KR100280206B1 - 고유전체 캐패시터 및 그의 제조 방법 - Google Patents

고유전체 캐패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 반응 방지막의 산화를 최소화시키는 고유전체 캐패시터 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 층간절연막을 뚫고 상기 반도체 기판과 전기적으로 접속되도록 베리드 콘택 플러그를 형성하고, 상기 베리드 콘택 플러그와 전기적으로 접속되도록 반응 방지막 및 캐패시터 하부전극을 차례로 형성한다. 다음, 상기 반응 방지막의 양측벽을 식각 하여 상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 형성한다. 그리고, 상기 언더 컷 프로파일을 포함하여 상기 반도체 기판 상에 서로 다른 식각 선택비를 갖는 제 1 절연막 및 제 2 절연막을 차례로 형성하고, 이를 에치 백하여 상기 반응 방지막의 양측벽에 반응 방지막 스페이서를 형성하되, 상기 제 1 절연막을 상기 제 2 절연막의 식각 정지층으로 사용한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 상기 반응 방지막 스페이서를 저온 절연막으로 형성할 때 발생되는 이상 식각을 방지할 수 있고, 캐패시터 하부전극의 소모를 최소화 할 수 있으며, 고온 절연막 형성을 가능하게 하여 반응 방지막 스페이서의 내산화성을 향상시킬 수 있다. 따라서, 고유전체막 형성 및 후속 열처리시 반응 방지막의 산화를 최소화시킬 수 있다.

Description

고유전체 캐패시터 및 그의 제조 방법(A High Dielectric Capacitor and Fabricating the Same)
본 발명은 고유전체 캐패시터(high dielectric capacitor) 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 반응 방지막(reaction barrier layer)의 산화를 최소화하기 위한 반응 방지막 스페이서(spacer)를 갖는 고유전체 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 메모리 장치(memory device)가 고집적화 됨에 따라 캐패시터로 사용되는 면적이 점차 감소되어 기존의 산화막, 질화막, 그리고 Ta2O5와 같은 캐패시터 유전체막으로는 소자 동작에 필요한 캐패시턴스(capacitance)를 확보하기 어려워지게 되었다.
따라서, 상기 캐패시턴스를 증가시키기 위해 캐패시터 유전체막(capacitor dielectric layer)의 두께를 감소시키는 박막화 작업과 함께 캐패시터 하부전극인 스토리지 노드(storage node)를 실린더(cylinder), 핀(fin), 그리고 HSG(Hemi-Spherical Grain)와 같은 3 차원 구조로 형성하여 캐패시터의 유효 면적을 증가시키는 연구가 진행되고 있다.
그러나, 1G DRAM 이상의 메모리 소자에서는 상기 3 차원화된 스토리지 노드를 형성하여도 소자 동작에 필요한 캐패시턴스를 얻기 어려워지고 있다.
이와 같은 문제를 해결하기 위해, 캐패시터 유전체막을 BST, PZT, 그리고 PLZT와 같은 고유전율을 갖는 박막으로 대체하는 연구가 활발히 진행되고 있다.
상기 고유전체막를 사용하는 경우, 기존의 유전체막에 비해 수 십에서 수 백배의 유전율을 갖게 되므로, 상기 스토리지 노드를 실린더, 핀, 그리고 HSG와 같은 복잡한 구조를 사용하지 않아도 소자 동작에 필요한 캐패시턴스를 얻을 수 있게 된다.
그러나, BST, PZT, 그리고 PLZT와 같은 물질은 기존의 전극 물질인 폴리실리콘막을 전극으로 사용하기 어렵기 때문에 새로운 전극 물질과 전극 구조가 요구된다.
고유전체막을 반도체 소자에 적용하기 위한 전극 물질로서 Pt, Ir, Ru, RuO2, 그리고 IrO2를 사용하는 연구가 활발히 진행되고 있다.
이러한 전극 물질들은 실리콘(silicon)과 반응성이 크기 때문에 상기 실리콘으로부터 격리(isolation) 시킬 수 있는 반응 방지막이 필요하다.
그러나, 상기 반응 방지막은 BST 등의 고유전체막 증착 과정과 후속 열처리 과정에서 산화되어 캐패시터 하부전극의 전기적 단락(short)을 발생시킨다.
그러므로, 상기 반응 방지막의 산화를 방지하는 것이 현재 고유전체막을 캐패시터 유전체막으로 사용하는 캐패시터의 개발에 가장 시급한 과제가 되고 있다.
도 1은 종래의 고유전체 캐패시터의 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래의 반응 방지막(6)의 산화를 방지하기 위한 고유전체 캐패시터의 구조는, 반도체 기판(1) 상에 형성된 층간절연막(InterLayer Dielectric)(2)과, 상기 층간절연막(2)을 뚫고 상기 반도체 기판(1)과 전기적으로 접속되도록 형성된 폴리실리콘막으로 형성된 베리드 콘택 플러그(buried contact plug)(4)를 포함한다.
그리고, 상기 베리드 콘택 플러그(4) 상에 형성된 반응 방지막(6)과, 상기 반응 방지막(6) 상에 플라티늄 물질로 형성된 스토리지 노드 전극인 캐패시터 하부전극(8)을 포함한다.
이때, 상기 반응 방지막(6)은, 상기 캐패시터 하부전극(8)의 하부에 언더 컷 프로파일(undercut profile)을 갖도록 형성되어 있고, 그 양측벽에 절연막 스페이서(9)가 형성되어 있다.
상기 고유전체 캐패시터 구조는 또한, 상기 캐패시터 하부전극(8)을 포함하여 층간절연막(2) 상에 형성된 캐패시터 유전체막(14) 및 상기 캐패시터 유전체막(14) 상에 형성된 캐패시터 상부전극(16)을 포함한다.
이때, 상기 캐패시터 상부전극(16) 역시 플라티늄 물질로 형성되어 있다.
상술한 바와 같은 종래의 반응 방지막(6)의 산화를 방지하기 위한 고유전체 캐패시터의 제조 방법은 다음과 같다.
도 2a 내지 도 2b는 종래의 일 실시예에 따른 반응 방지막(6)의 산화를 방지하기 위한 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도이고, 도 3은 도 2b의 SEM(Scanning Electronic Microscope) 사진이다.
도 2a 내지 도 2b에 있어서, 도 1의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 2a를 참조하면, 반도체 기판(1) 상에 층간절연막(2)을 형성하고, 상기 층간절연막(2)을 식각 하여 베리드 콘택홀(buried contact hole)(도면에 미도시)을 형성한다. 그리고, 상기 베리드 콘택홀을 폴리실리콘막으로 채워서 베리드 콘택 플러그(4)를 형성한다.
다음, 상기 베리드 콘택 플러그(4) 상에 전극 물질과 폴리실리콘과의 반응을 억제하기 위한 반응 방지막(6) 및 캐패시터 하부전극(8)을 차례로 형성한 후, 상기 반응 방지막(6)이 상기 캐패시터 하부전극(8)에 대해 언더 컷 프로파일을 갖도록 상기 반응 방지막(6)을 식각 한다.
그리고, 상기 캐패시터 하부전극(8)을 포함하여 반도체 기판(1) 전면에 반응 방지막 스페이서 형성용 절연막(10)을 형성한다.
상기 절연막(10)은 내산화성이 좋은 물질이어야 하고, 상기 언더 컷 부위를 채울 수 있도록 스텝 카버리지(step coverage)가 좋은 물질이어야 한다.
이와 같이, 내산화성이 좋고 스텝 카버리지가 좋은 물질로는 질화막(SiN) 및 밀도가 높은 SiO2등이 있다.
그러나, 이들 물질에 대해 좋은 스텝 카버리지를 얻기 위해서는 고온에서 증착 해야만 하는데, 고온에서는 소량의 산소에 의해서도 상기 반응 방지막(6)이 산화되는 문제점이 발생된다.
한편, 저온에서 증착 가능한 플라즈마 방식의 질화막(SiN)이나, SiO2의 경우는 스텝 카버리지가 불량하여 상기 언더 컷 부위를 채울 수 없게 된다.
저온에서 상기 언더 컷을 채울 수 있는 물질로는 SOG(Spin On Glass) 내지 FOX(Flowable OXide) 등이 있다.
그러나, 이러한 물질은 도 2b 내지 도 3에 도시된 바와 같이, 반응 방지막 스페이서(10a)를 형성을 위한 상기 절연막(10)의 식각에 있어서, 캐패시터 하부전극 물질인 플라티늄과 동시에 식각 되면서 "이상 식각 현상"이 발생된다. 이에 따라, 상기 층간절연막(2) 상에 형성된 상기 절연막(10)이 불규칙한 "주상(pillar-shaped) 모양(참조 번호 11)"을 갖게 된다.
이러한 경우, 반응 방지막 스페이서(10a)의 두께 변화가 심하여 내산화 특성의 재현성이 없게 되며, 식각 후 세정시 캐패시터 하부전극(8) 상에 잔류하는 산화막을 제거하는 과정에서 주상 모양의 절연막(11)이 떨어져 나와 파티클 소오스(particle source)가 되는 문제점이 발생된다.
도 4a 내지 도 4b는 종래의 다른 실시예에 따른 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도이다.
도 4a 내지 도 4b에 있어서, 도 3a 내지 도 3b에 도시된 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하고, 그 설명은 반복을 피하기 위해 생략한다.
상기 언더 컷 부위를 채울 수 있는 절연막으로서, 저온에서 증착 가능하고, 스텝 카버리지가 좋으며, 내산화성이 좋은 물질로 CVD(Chemical Vapor Deposition) 방식으로 증착 되는 Al2O3이 있다.
그러나, 상기 Al2O3은 플라티늄 캐패시터 하부전극(8)과 식각 선택비(selectivity)가 좋지 못하기 때문에 도 4a에 도시된 바와 같이, Al2O3막(12)을 증착한 후 에치 백(etch back)을 수행하면 상기 에치 백 과정에서 캐패시터 하부전극(8)이 동시에 식각 된다. 그리하여, 도 4b에 도시된 바와 같이, 캐패시터 하부전극(8)의 두께는 참조 번호 8a와 같이 감소되고, 상기 반응 방지막(6) 뿐아니라 상기 캐패시터 하부전극(8)의 양측 일부에 Al2O3스페이서(12a)가 형성됨으로써, 캐패시터 하부전극(8)의 노출 부위가 감소되는 문제점이 발생된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 반응 방지막의 양측벽에 선택적으로 스페이서를 형성하여 반응 방지막의 산화를 최소화 할 수 있는 고유전체 캐패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 반응 방지막 스페이서 형성시 이상 식각 현상을 방지할 수 있고, 플라티늄 전극의 소모를 최소화 할 수 있는 고유전체 캐패시터 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 고유전체 캐패시터의 구조를 보여주는 단면도;
도 2a 내지 도 2b는 종래의 일 실시예에 따른 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;
도 3은 도 2b의 SEM 사진;
도 4a 내지 도 4b는 종래의 다른 실시예에 따른 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도;
도 5는 본 발명의 실시예에 따른 고유전체 캐패시터의 구조를 보여주는 단면도;
도 6a 내지 도 6d는 본 발명의 실시예에 따른 고유전체 캐패시터의 제조 방법을 순차적으로 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1, 100 : 반도체 기판 2, 102 : 층간절연막
4, 104 : 베리드 콘택 플러그 6, 106 : 반응 방지막
8, 108 : 캐패시터 하부전극 9, 114 : 반응 방지막 스페이서
10, 12 : 절연막 14, 116 : 고유전체막
16, 118 : 캐패시터 상부전극 103 : 베리드 콘택홀
110 : 제 1 절연막 112 : 제 2 절연막
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전체 캐패시터의 제조 방법은, 반도체 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막을 상기 반도체 기판의 일부가 노출되도록 식각 하여 베리드 콘택홀을 형성하는 단계와; 상기 베리드 콘택홀을 도전막으로 채워서 베리드 콘택 플러그를 형성하는 단계와; 상기 베리드 콘택 플러그 상에 상기 베리드 콘택 플러그와 전기적으로 접속되도록 제 1 도전막 및 제 2 도전막을 차례로 형성하는 단계와; 상기 제 1 도전막 및 제 2 도전막을 식각 하여 각각 반응 방지막 및 캐패시터 하부전극을 형성하는 단계와; 상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 상기 반응 방지막의 양측벽을 식각 하는 단계와; 상기 언더 컷 프로파일을 갖는 반응 방지막의 양측벽을 포함하여 반도체 기판 상에 얇은 제 1 절연막 및 상기 제 1 절연막보다 상대적으로 두꺼운 제 2 절연막을 차례로 형성하는 단계; 및 상기 제 1 및 제 2 절연막을 상기 캐패시터 하부전극의 상부 및 양측 표면이 노출되도록 에치 백하여 상기 반응 방지막의 양측벽에 반응 방지막 스페이서를 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터 하부전극 물질은, Pt, Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막 물질은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막의 두께는, 10 ~ 500 Å 범위를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연막 물질은, 저온 절연막과 고온 절연막 중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 반응 방지막 스페이서 형성 단계는, 상기 제 1 절연막을 식각 정지층으로 하여 상기 언더 컷 프로파일 부위에만 제 2 절연막이 남도록 상기 제 2 절연막을 에치 백하는 단계와; 상기 캐패시터 하부전극의 상부 및 양측 표면이 노출되도록 상기 제 1 절연막을 에치 백하여 상기 언더 컷 프로파일 부위의 반응 방지막 스페이서를 완성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 캐패시터의 제조 방법은, 상기 캐패시터 하부전극을 포함하여 상기 반도체 기판 상에 고유전체막을 형성하는 단계; 및 상기 고유전체막 상에 캐패시터 상부전극을 형성하는 단계를 더 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 고유전체막 물질은, BST 계열, PZT 계열, 그리고 PLZT 계열의 물질 등 페로브스카이트 구조를 갖는 산화물 유전체 중 어느 하나이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전체 캐패시터의 제조 방법은, 캐패시터와 전기적으로 접속되는 노드(node)를 갖는 반도체 기판을 준비하는 단계와; 상기 반도체 기판 노드 상에 반응 방지막 및 상기 반응 방지막 상에 캐패시터 하부전극을 형성하는 단계와; 상기 반응 방지막의 노출 부위인 양측벽의 일부를 식각 하여 상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 형성하는 단계와; 상기 반응 방지막의 언더 컷 프로파일 부위가 채워지도록 반응 방지막 스페이서를 형성하되, 다층 물질층으로 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 다층 물질층은, 금속 물질 및 절연 물질 중 어느 하나를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 반응 방지막 스페이서 형성 단계는, 상기 언더 컷 프로파일을 갖는 반응 방지막을 포함하여 반도체 기판 상에 제 1 절연막을 얇게 형성하는 단계와; 상기 제 1 절연막 상에 상기 제 1 절연막보다 상대적으로 두꺼운 제 2 절연막을 형성하는 단계와; 상기 제 1 절연막을 식각 정지층으로 하여 상기 언더 컷 프로파일 부위에만 상기 제 2 절연막이 남도록 상기 제 2 절연막을 에치백 하는 단계와; 상기 캐패시터 하부전극의 상부 및 양측 표면이 노출되도록 상기 제 1 절연막을 에치 백하여 상기 언더 컷 프로파일 부위의 반응 방지막 스페이서를 완성하는 단계를 포함하고, 상기 제 1 절연막과 제 2 절연막은 서로 다른 식각 선택비를 갖는다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막 물질은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연막 물질은, 저온 절연막과 고온 절연막 중 어느 하나이다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전체 캐패시터는, 노드를 갖는 반도체 기판과; 상기 반도체 기판의 노드와 전기적으로 접속되는 캐패시터 하부전극과; 상기 반도체 기판의 노드와 상기 캐패시터 하부전극 사이에 형성되어 있되, 상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 형성된 전기적으로 도전성을 갖는 반응 방지막과; 상기 언더 컷 프로파일 부위를 채우도록 형성되어 있되, 다층 물질층으로 형성된 반응 방지막 스페이서를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 다층 물질층은, 금속 물질을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 다층 물질층은, 서로 다른 식각 선택비를 갖고, 상기 언더 컷 프로파일 부위에 순차적으로 형성된 제 1 및 제 2 절연막을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제 1 절연막 물질은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나이다.
이 방법의 바람직한 실시예에 있어서, 상기 제 2 절연막 물질은, 저온 절연막과 고온 절연막 중 어느 하나이다.
(작용)
본 발명에 의한 고유전체 캐패시터 및 그의 제조 방법은 반응 방지막의 산화를 최소화시키는 스페이서를 형성함에 있어서, 이상 식각 현상을 방지하고, 캐패시터 하부전극의 소모를 최소화시킨다.
(실시예)
도 5를 참조하면, 본 발명의 실시예에 따른 신규한 고유전체 캐패시터 및 그의 제조 방법은, 반도체 기판(100) 상에 형성된 층간절연막(102)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되도록 베리드 콘택 플러그(104)를 형성하고, 상기 베리드 콘택 플러그(104)와 전기적으로 접속되도록 반응 방지막(106) 및 캐패시터 하부전극(108)을 차례로 형성한다. 다음, 상기 반응 방지막(106)의 양측벽을 식각 하여 상기 캐패시터 하부전극(108)에 대해 언더 컷 프로파일을 갖도록 형성한다. 그리고, 상기 언더 컷 프로파일을 포함하여 상기 반도체 기판(100) 상에 서로 다른 식각 선택비를 갖는 제 1 절연막(110) 및 제 2 절연막(112)을 차례로 형성하고, 이를(110, 112) 에치 백하여 상기 반응 방지막(106)의 양측벽에 반응 방지막 스페이서(114)를 형성하되, 상기 제 1 절연막(110)을 상기 제 2 절연막(112)의 식각 정지층으로 사용한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 상기 반응 방지막 스페이서(114)를 저온 절연막으로 형성할 때 발생되는 이상 식각을 방지할 수 있고, 캐패시터 하부전극(108)의 소모를 최소화 할 수 있으며, 고온 절연막 형성을 가능하게 하여 반응 방지막 스페이서(114)의 내산화성을 향상시킬 수 있다. 따라서, 고유전체막(116) 형성 및 후속 열처리시 반응 방지(106)막의 산화를 최소화시킬 수 있다.
이하, 도 5 내지 도 6을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 고유전체 캐패시터의 구조를 보여주는 단면도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 고유전체 캐패시터는, 반도체 기판(100)과, 층간절연막(102)과, 베리드 콘택 플러그(104)와, 반응 방지막(106)과, 캐패시터 하부전극(108)과, 반응 방지막 스페이서(114)를 포함한다.
그리고, 상기 고유전체 캐패시터는 고유전체막(116) 및 캐패시터 상부전극(118)을 포함한다.
상기 층간절연막(102)은, 상기 반도체 기판(100) 상에 형성되어 있다.
캐패시터와 연결되는 노드(node)인 베리드 콘택 플러그(104)는, 상기 층간절연막(102)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되도록 형성되어 있다.
상기 베리드 콘택 플러그(104)는 일반적으로 폴리실리콘막으로 형성된다.
상기 캐패시터 하부전극(108)은, 상기 베리드 콘택 플러그(104)와 전기적으로 접속되도록 형성되어 있고, 상기 베리드 콘택 플러그(104)와 상기 캐패시터 하부전극(108) 사이에 이 둘 간의 반응을 방지하기 위한 상기 반응 방지막(106)이 형성되어 있다.
상기 캐패시터 하부전극(108)은, 주로 플라티늄(Pt) 물질로 형성되고, 이 물질 외에 Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트(perovskite) 구조를 갖는 산화물 중 어느 하나로 형성된다.
상기 반응 방지막(106)은, 상기 캐패시터 하부전극(108)에 대해 리세스된(recessed) 구조를 갖도록 즉, 언더 컷 프로파일을 갖도록 형성되어 있고, 상기 반응 방지막 스페이서(114)는, 상기 언더 컷 프로파일 부위에 선택적으로 형성되어 있다.
상기 반응 방지막 스페이서(114)는, 금속 물질 또는 절연 물질로 형성된다.
상기 절연 물질을 사용할 때, 식각 선택비가 서로 다른 다층 절연막(110, 112)을 사용하게 된다.
상기 다층 절연막(110, 112)은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나(110)와, 저온 절연막 또는 고온 절연막(112)을 포함한다.
상기 저온 절연막으로는, SOG 및 FOX 등이 있고, 상기 고온 절연막으로는, SiN 및 SiO2등이 있다.
상기 고유전체막(116)은, 상기 반응 방지막 스페이서(114)를 포함하여 반도체 기판(100) 전면에 형성되어 있고, 상기 캐패시터 상부전극(118)은, 상기 고유전체막(116) 상에 형성되어 있다.
상기 고유전체막(116)은, BST 계열 또는 PZT 계열 또는 PLZT 계열의 티탄산염(titanate) 물질 등 페로브스카이트 구조를 갖는 산화물 유전체 물질로 형성된다.
상기 캐패시터 상부전극(118)은, 상기 캐패시터 하부전극(108)과 마찬가지의 물질로 형성된다.
상술한 바와 같은 고유전체 캐패시터의 제조 방법은 다음과 같다.
먼저, 도 6a를 참조하면, 반도체 기판(100) 상에 층간절연막(102)을 형성하고, 상기 층간절연막(102)을 식각 하여 베리드 콘택홀(103)을 형성한다.
상기 베리드 콘택홀(103)을 폴리실리콘막 등의 도전막으로 채워서 베리드 콘택 플러그(104)를 형성한다.
다음, 상기 베리드 콘택 플러그(104)와 전기적으로 접속되도록 반응 방지막(106) 및 캐패시터 하부전극(108)을 차례로 형성한다.
상기 반응 방지막(106)은, 상기 베리드 콘택 플러그(104)와 캐패시터 하부전극(108) 간의 반응을 방지하는 기능을 갖는다.
상기 캐패시터 하부전극(108) 물질은, 주로 플라티늄(Pt)을 사용하고, 이 물질 외에 Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 어느 하나를 사용한다.
이어서, 상기 반응 방지막(106)의 양측벽을 선택적으로 식각 하여 참조 번호 107에 나타낸 바와 같이, 상기 캐패시터 하부전극(108)에 대해 언더 컷 프로파일을 갖도록 형성한다.
상기 언더 컷 프로파일을 갖는 반응 방지막(106)의 양측벽을 포함하여 반도체 기판(100) 상에 반응 방지막 스페이서 형성용 제 1 절연막(110)으로서, 스텝 카버리지가 좋고 내산화성이 좋은 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나(110)를 얇게 형성한다.
상기 Al2O3막(110) 두께는, 약 10Å ~ 500Å 범위를 갖도록 한다.
이와 같이, 상기 제 1 절연막(110)을 얇게 형성함으로서, 후속 에치 백 공정시 상기 플라티늄막인 캐패시터 하부전극(108)이 과식각 되는 것을 방지하게 된다.
도 6b에 있어서, 상기 얇은 제 1 절연막(110) 상에 반응 방지막 스페이서 형성용 제 2 절연막(112)을 형성한다.
상기 제 2 절연막(112)은, 반응 방지막 스페이서(114)의 반응 방지막(106)의 산화 억제 효과를 증가시키기 위해 형성하는 것으로, 상기 제 1 절연막(110)과 서로 다른 식각 선택비를 갖는 물질로 형성한다.
상기 제 2 절연막(112)은, SOG 또는 FOX막 등과 같이 스텝 카버리지가 좋은 저온 절연막을 사용한다. 상기 저온 절연막 에치 백 공정시 상기 플라티늄 전극(108)이 상기 제 1 절연막(110)에 의해 가려져 있으므로 종래와 같은 이상 식각 현상은 발생되지 않는다.
그리고, 상기 반응 방지막(106)이 상기 제 1 절연막(110)에 의해 가려져 있으므로, 상기 제 2 절연막(112)으로서 고온 절연막인 SiN 또는 SiO2막 등의 형성도 가능하다.
상기 고온 절연막은, 내산화성 및 스텝 카버리지가 우수한 특성을 갖는다.
상기 제 2 절연막(112)은, 상기 언더 컷 부위를 채우기에 적당한 정도의 두께로 형성하며, 여기서는 약 4000 Å 두께로 형성한다.
도 6c를 참조하면, 상기 제 2 절연막(112)을 1차 에치 백 공정으로 식각 하여 상기 언더 컷 부위에만 상기 제 2 절연막(112)이 남도록 한다.
상기 제 2 절연막(112) 식각시 상기 제 1 절연막(110)을 식각 정지층(etch stopper)으로 사용한다.
마지막으로, 상기 제 1 절연막(110)을 상기 캐패시터 하부전극(108)의 상부 및 양측 표면이 노출되도록 2차 에치 백 공정으로 식각 하면 도 6d에 도시된 바와 같이, 반응 방지막 스페이서(114)가 형성된다.
이어서, 상기 반응 방지막 스페이서(114)를 포함하여 반도체 기판(100) 상에 고유전체막(116) 및 캐패시터 상부전극(118)을 형성하면 도 5에 도시된 바와 같이, 고유전체 캐패시터가 완성된다.
상기 고유전체막(116)은, BST 계열 또는 PZT 계열 또는 PLZT 계열 물질과 같은 티탄산염 물질 등 페로브스카이트 구조를 갖는 산화물 유전체 물질로 형성한다.
상기 캐패시터 상부전극(118)은, 상기 캐패시터 하부전극(108)과 마찬가지로 주로 플라티늄(Pt)을 사용하고, 이 물질 외에 Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 어느 하나를 사용한다.
본 발명은 반응 방지막 스페이서를 저온 절연막으로 형성할 때 발생되는 이상 식각을 방지할 수 있고, 캐패시터 하부전극의 소모를 최소화 할 수 있으며, 고온 절연막 형성을 가능하게 하여 반응 방지막 스페이서의 내산화성을 향상시킬 수 있다. 따라서, 고유전체막 형성 및 후속 열처리시 반응 방지막의 산화를 최소화시킬 수 있는 효과가 있다.

Claims (22)

  1. 반도체 기판 상에 층간절연막을 형성하는 단계와;
    상기 층간절연막을 상기 반도체 기판의 일부가 노출되도록 식각 하여 베리드 콘택홀을 형성하는 단계와;
    상기 베리드 콘택홀을 도전막으로 채워서 베리드 콘택 플러그를 형성하는 단계와;
    상기 베리드 콘택 플러그 상에 상기 베리드 콘택 플러그와 전기적으로 접속되도록 제 1 도전막 및 제 2 도전막을 차례로 형성하는 단계와;
    상기 제 1 도전막 및 제 2 도전막을 식각 하여 각각 반응 방지막 및 캐패시터 하부전극을 형성하는 단계와;
    상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 상기 반응 방지막의 양측벽을 식각 하는 단계와;
    상기 언더 컷 프로파일을 갖는 반응 방지막의 양측벽을 포함하여 반도체 기판 상에 얇은 제 1 절연막 및 상기 제 1 절연막보다 상대적으로 두꺼운 제 2 절연막을 차례로 형성하는 단계; 및
    상기 제 1 및 제 2 절연막을 상기 캐패시터 하부전극의 상부 및 양측 표면이 노출되도록 에치 백하여 상기 반응 방지막의 양측벽에 반응 방지막 스페이서를 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 캐패시터 하부전극 물질은, Pt, Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 어느 하나인 캐패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 절연막 물질은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나인 캐패시터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 1 절연막의 두께는, 10 ~ 500 Å 범위를 갖는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제 2 절연막 물질은, 저온 절연막과 고온 절연막 중 어느 하나인 캐패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반응 방지막 스페이서 형성 단계는, 상기 제 1 절연막을 식각 정지층으로 하여 상기 언더 컷 프로파일 부위에만 제 2 절연막이 남도록 상기 제 2 절연막을 에치 백하는 단계와;
    상기 캐패시터 하부전극의 상부 및 양측 표면이 노출되도록 상기 제 1 절연막을 에치 백하여 상기 언더 컷 프로파일 부위의 반응 방지막 스페이서를 완성하는 단계를 포함하는 캐패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 캐패시터의 제조 방법은, 상기 캐패시터 하부전극을 포함하여 상기 반도체 기판 상에 고유전체막을 형성하는 단계; 및
    상기 고유전체막 상에 캐패시터 상부전극을 형성하는 단계를 더 포함하는 캐패시터의 제조 방법.
  8. 제 7 항에 있어서,
    상기 고유전체막 물질은, BST 계열, PZT 계열, 그리고 PLZT 계열 등 페로브스카이트 구조를 갖는 산화물 유전체 물질 중 어느 하나인 캐패시터의 제조 방법.
  9. 캐패시터와 전기적으로 접속되는 노드(node)를 갖는 반도체 기판을 준비하는 단계와;
    상기 반도체 기판 노드 상에 반응 방지막 및 상기 반응 방지막 상에 캐패시터 하부전극을 형성하는 단계와;
    상기 반응 방지막의 노출 부위인 양측벽의 일부를 식각 하여 상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 형성하는 단계와;
    상기 반응 방지막의 언더 컷 프로파일 부위가 채워지도록 반응 방지막 스페이서를 형성하되, 다층 물질층으로 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 캐패시터 하부전극 물질은, Pt, Ru, RuO2, Ir, IrO2, 그리고 페로브스카이트 구조를 갖는 산화물 중 어느 하나인 캐패시터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 다층 물질층은, 금속 물질 및 절연 물질 중 어느 하나를 포함하는 캐패시터의 제조 방법.
  12. 제 9 항에 있어서,
    상기 반응 방지막 스페이서 형성 단계는, 상기 언더 컷 프로파일을 갖는 반응 방지막을 포함하여 반도체 기판 상에 제 1 절연막을 얇게 형성하는 단계와;
    상기 제 1 절연막 상에 상기 제 1 절연막보다 상대적으로 두꺼운 제 2 절연막을 형성하는 단계와;
    상기 제 1 절연막을 식각 정지층으로 하여 상기 언더 컷 프로파일 부위에만 상기 제 2 절연막이 남도록 상기 제 2 절연막을 에치백 하는 단계와;
    상기 캐패시터 하부전극의 상부 및 양측 표면이 노출되도록 상기 제 1 절연막을 에치 백하여 상기 언더 컷 프로파일 부위의 반응 방지막 스페이서를 완성하는 단계를 포함하고, 상기 제 1 절연막과 제 2 절연막은 서로 다른 식각 선택비를 갖는 캐패시터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 절연막 물질은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나인 캐패시터의 제조 방법.
  14. 제 12 항에 있어서,
    상기 제 1 절연막의 두께는, 10 ~ 500 Å 범위를 갖는 캐패시터의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 2 절연막 물질은, 저온 절연막과 고온 절연막 중 어느 하나인 캐패시터의 제조 방법.
  16. 제 9 항에 있어서,
    상기 캐패시터의 제조 방법은, 상기 캐패시터 하부전극을 포함하여 상기 반도체 기판 상에 고유전체막을 형성하는 단계; 및
    상기 고유전체막 상에 캐패시터 상부전극을 형성하는 단계를 더 포함하는 캐패시터의 제조 방법.
  17. 제 16 항에 있어서,
    상기 고유전체막 물질은, BST 계열, PZT 계열, 그리고 PLZT 계열의 물질 등 페로브스카이트 구조를 갖는 산화물 유전체 물질 중 어느 하나인 캐패시터의 제조 방법.
  18. 노드를 갖는 반도체 기판과;
    상기 반도체 기판의 노드와 전기적으로 접속되는 캐패시터 하부전극과;
    상기 반도체 기판의 노드와 상기 캐패시터 하부전극 사이에 형성되어 있되, 상기 캐패시터 하부전극에 대해 언더 컷 프로파일을 갖도록 형성된 전기적으로 도전성을 갖는 반응 방지막과;
    상기 언더 컷 프로파일 부위를 채우도록 형성되어 있되, 다층 물질층으로 형성된 반응 방지막 스페이서를 포함하는 캐패시터.
  19. 제 18 항에 있어서,
    상기 다층 물질층은, 금속 물질을 포함하는 캐패시터.
  20. 제 18 항에 있어서,
    상기 다층 물질층은, 서로 다른 식각 선택비를 갖고, 상기 언더 컷 프로파일 부위에 순차적으로 형성된 제 1 및 제 2 절연막을 포함하는 캐패시터.
  21. 제 20 항에 있어서,
    상기 제 1 절연막 물질은, 저온 증착 가능하고 스탭 카버리지가 좋은 물질인 Al2O3및 Ta2O5중 어느 하나인 캐패시터.
  22. 제 20 항에 있어서,
    상기 제 2 절연막 물질은, 저온 절연막과 고온 절연막 중 어느 하나인 캐패시터.
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