KR100346668B1 - 절연측벽캐패시터 - Google Patents

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KR100346668B1
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제임스 에이치 컴포트
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데이빗 에드워드 코텍키
캐써린 린 생거
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

본 발명의 캐패시터 구조체는 기판의 상부에 제1 도체, 상기 제1 도체의 상부에서 제1 도체와 실질적으로 부합적인(conformal) 관계에 있는 제1 부도체, 제1 도체와 제1 부도체의 내부에 제공된 제1 개구에 형성되는 비도전성 측벽 스패이서, 그리고 상기 측벽 스페이서 내부에 제공된 제2 개구에 형성되는 제2 도체를 포함한다.

Description

절연 측벽 캐패시터
본 발명은 캐패시터 및 그 제조 방법에 관한 것으로, 보다 상세히 설명하면, 고유전율의 물질을 사용하기에 적합한 구조를 채용한 캐패시터에 관한 것이다.
극고밀도 집적(ultra large scale integration; ULSI) 회로 소자의 제조에 있어서, DRAM(동적 랜덤 액세스 메모리) 칩 및 FRAM(강유전성 랜덤 액세스 메모리) 칩의 밀도가 증가하고 있다. 밀도가 증가하면, 최소 배선폭(feature size)이 감소하므로, 메모리 셀 크기 역시 감소한다. 그러므로, 메모리 셀을 구성하는 필수 구성 요소인 캐패시터는 최소 공간[즉, 작은 "점유 면적(footprint)"]을 취하여야 하며, 그리고 댜량의 전하(즉, 30Ff 정도의 캐패시턴스)를 저장할 수 있어야 한다.
캐패시턴스는 유전 물질의 유전율과 유전 면적의 함수로서, 유전체의 두게와 반비례한다. 따라서 보다 작은 면적에서 캐패시턴스를 증가시키는 한 방법은 유전체로서 고 유전 상수를 갖는 물질을 사용하는 것이다. 그러나, 고유전율의 물질을 사용하는 경우에 실리콘과 같은 통상의 물질을 전극으로 사용하면 문제가 발생한다. 실리콘은 고유전율의 물질을 증착시키는 동안에 고유전율의 물질과 반응하거나 산화하여, 실리콘 이산화물로 이루어진 중간 층을 형성함으로써, 유전 물질의 유효유전율을 감소시킨다.
고유전율의 물질에는 증착 온도 및 누설과 같은 여타의 문제가 있다. 높은 유전율을 갖는 물질은 비교적 고온에서 증착되어야 하기 때문에, 가장 먼저 증착되는 전극은 산화하거나 유전체와 반응하지 않는 고융점 도전성 물질로 형성된다. 또한, 전극 재료는 숏트키 장벽(배리어)의 높이를 증가시키기 위해 큰 일함수(work function)를 가져야 한다. 이러한 상황에서 백금(Pt) 및 기타 유사한 물질이 전극용으로 사용하기에 적합하다.
그러나, 이러한 전극 물질은 통상적인 방법을 사용하여 패터닝하는 것이 곤란하다. 예를 들면, Pt을 패터닝하기 위하여 반응성 이온 에칭법(RIE)을 사용하면 경사진 측벽이 생기게 되는데, 이는 두꺼운 층의 경우에 그 상부애 캐패시터가 형성될 유효 표면적을 상당히 감소시킬 수 있다. 또한, 고유전율의 물질이 실리콘과 절연되어야 하고, 기판에서 캐패시터와 반도체 회로 사이에는 양호한 접속이 이루이져야 한다.
따라서, 고유전율의 물질을 사용하여 제조되면서도 최종 구조의 성능 감소와 관련된 상기 문제를 해결할 수 있는 캐패시터에 대한 필요성이 존재한다.
도 1은 절연 측벽 캐패시터를 도시하는 도면,
도 2a 내지 도 2e는 도 1의 캐페시터 제조에 사용되는 일련의 단계를 도시하는 도면,
도 3은 충전된 하부 전극을 갖는 절연 측벽 캐패시터를 도시하는 도면,
도 4a 내지 도 4c는 도 3의 캐패시터 제조에 사용되는 단계로서, 도 2e에 도시된 것과 다른 단계를 도시하는 도면,
도 5 및 도 6은 부가적인 비도전성 층을 갖는 절연 측벽 캐패시터를 도시하는 도면,
도 7, 도 8 및 도 9는 복합 하부 전극을 갖는 절연 측벽 캐패시터의 실시예를 도시하는 도면,
도 10은 기판에서의 다른 회로 소자에 접점부를 제공하는 하부 전극을 갖는 절연 측벽 캐패시터를 도시하는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판
102, 108, 202, 600 : 유전층
104 : 플러그
106 : 제1 전극
110, 700 : 측벽 스페이서
112 : 제2 전극
116 : 확산 배리어
200, 208 : 도전층
204 : 개구
300 : 하부 전극
그러므로, 본 발명의 목적은 특히 고유전율의 물질 증착 시에 실리콘과 고유전율의 물질간의 접촉을 최소화하거나 방지하는, 고유전율의 물질을 채용하는 캐패시터를 제공하는 것이다.
본 발명의 또다른 목적은 전극에 대한 패터닝 단계를 최소화하는 캐패시터를 제공하는 것이다.
본 발명의 또다른 목적은 기판에서 캐패시터와 반도체 회로 소자 간의 양호한 접속을 허용하는, 고유전율의 물질을 채용하는 캐패시터를 제공하는 것이다.
본 발명의 또다른 목적은 대량 생산에 적합한 캐패시터를 제공하는 것이다.
상기 및 기타 본 발명의 목적에 따르면, 캐패시터 구조체는 기판의 상부에 제1 도체, 상기 제1 도체의 상부에서 제1 도체와 실질적으로 부합적인(conformal) 관계에 있는 제1 부도체, 상기 제1 도체와 제1 부도체의 내부에 제공된 제1 개구에 형성되는 비도전성 측벽 스페이서, 그리고 상기 측벽 스페이서 내부에 제공된 제2 개구에 형성되는 제2 도체를 포함한다.
이하, 도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하기로 한다.
도 1에는 절연 측벽 캐패시터의 한 실시예가 도시되어 있다. 기판(100)은 그위에 형성된 유전층(비도전층)(102)과 상기 유전층(102)에 매설된 도전성 플러그(104)를 갖는다. 플러그(104)는 기판 내부의 소정의 회로 소자(도시하지 않음)에 접속부를 제공한다. 플러그(104) 상부에는 선택에 따라 전기적 도전성 확산 배리어(116)가 위치할 수 있다. 유전층(102)상에는 제1 전극(106)(통상, 상부 전극또는 판 전극이라 지칭되며, 캐패시터 유전체와 공통 전압 또는 접지 사이에 전기적 접속부를 형성한다)이 형성되며, 그리고 그 위에 또다른 유전층(108)이 형성된다. 전극(106)과 유전층(108) 사이에는 선택에 따라 접착층(도시하지 않음)이 사용될 수 있다. 고유전율의 측벽 스페이서(110)가 도시된 바와 같이 위치하며, 상기 측벽 스페이서(110) 내부에는 제2 전극(112)(통상, 하부 전극이라 지칭됨)이 위치하고, 제2 전극은 상부층(114)을 갖거나 갖지 않을 수 있다. 이렇게 형성된 구조는 위에서 볼때 거의 환형 또는 타원형 캐패시터인 것에 주목하여야 한다.
도 2a 내지 도 2f는 도 1의 캐패시터를 제조하는데 사용되는 일련의 단계를 도시한다. 도 2a에서, 기판(100)상에는 유전층(102)이 형성되며, 통상적인 방법, 예를 들면 반응성 이온 에칭법(RIE)에 의하여 패터닝된다. 유전층(102)은 SiO2, SiNx, 포스포실리케이트 글래스(PSG), 보로포스포실리케이트 글래스(BPSG), 스핀 온 글래스(spin-on-glass), 유동성 산화물(flowable oxide), 또는 그와 유사한 물질일 수 있다. 또한 단일 유전층(102) 대신에 하나 이상의 유전층이 사용되어 최상부 층이, 예를 들면 후속 공정 동안에 에칭 저지부로서 사용될 수 있도록 할 수도 있다. 도전성 플러그(104)가, 예를 들면 화학적 증착(CVD)과 같은 통상적인 방법에 의하여 형성되며, 그 이후 화학 기계적 폴리싱(CMP)에 의하여 평탄화 처리되었다. 플러그(104)는 도핑된 폴리실리콘, W, 또는 다른 적절한 도전성 물질일 수 있다. 플러그(104)의 직경은 중요하지 않으며, 도시된 것보다 좁거나 넓을 수 있음에 주목하여야 한다. 유전층(102)의 표면 밑의 플러그(104)를 오목하게 만드는 에치 백 공정이후에, 확산 배리어(116)가 스퍼터링과 같은 통상적인 방법에 의하여 다시 형성되며, 상기 확산 배리어는 Ta1-xSixNy(0<x<1, y<0), TiN, 또는 그와 유사한 물질일 수 있다.
도전층(200)과 유전층(202)이 각각 통상적인 방법에 의하여, 예를 들면 도전층(200)은 스퍼터 증착으로, 그리고 유전층(202)은 저온 CVD, 플라즈마 CVD, 또는 스퍼터 증착으로 각각 형성된다. 확산 배리어(116)는 도전층(200)과 유전층(202)의 패터닝 처리 동안의 에칭 저지부로서 기능할 수 있다. 도전층(200)은 귀금속(예를 들면, Au, Pt, Pd, Ir, Rh 등), 귀금속과 귀금속 또는 귀금속과 비귀금속의 합금, 산화물이 도전체인 금속(예를 들면, Ru, Mo 등), 전기적으로 도체인 산화물(예를 들면, RuO2, IrO2, Re2O3등), 전기적으로 도체인 질화물(예를 들면, TaN, TaSiN, TiN 또는 WN 등) 또는 그와 유사한 물질로 알려져 있는 것으로 이루어진 그룹으로부터 선택될 수 있으며, 두께가 약 3500 Å 일 수 있다. 유전층(202)은 SiO2, SiNx, Al2O3, TiO2, 유동성 산화물, 스핀 온 글래스, PSG, BPSG, BST와 같은 고유전율의 물질 또는 그와 유사한 물질로 이루어질 수 있으며, 두께가 약 1000Å 일 수 있다.
도 2b에서, 도전층(200)과 유전층(202)은 개구(204), 상부 전극(106) 및 유전층(108)을 형성하기 위하여 통상의 방식(예를 들면, 반응성 이온 에칭)으로 패터닝된다. 개구(204)는 직경이 약 0.2 내지 0.5 마이크론일 수 있다.
그리고 개구(204)는 예를 들면 RIE와 같은 통상적인 방법을 사용하여 세정될 수 있다. 도 2c에서, 예를 들면 화학 기상 증착법(CVD)에 의하여 고유전율의 물질로 이루이진 부합 층(conformal layer)(206)이 형성되며, 도 2d에서, 층(206)은 예를 들면 반응성 이온 에칭(RIE)과 같은 통상적인 방법에 의하여 패터닝되어 측벽 스페이서(110)를 형성한다. 층(206)을 이루는 고유전율의 물질(206)은 강유전체(ferroelectric), 상유전체(paraelectric), 페로브스카이트(perovskite), 층상 페로브스카이트(layered perovskite), 리렉서(relaxor), 파이로클로어(pyrochlore), 또는 유전율이 20 또는 그 이상인 물질과 같은 것으로 이루어진 그룹으로부터 선택될 수 있다. 이러한 물질의 예로는 Ta2O5, (Ta2O5)x(TiO2)1-x(여기서, 0<x<1), PbMgxNb1-xO3+y(여기서, 0<x<0.5, 0<y<1)(PMN), (Ba,Sr)TiO3(BST 또는 BSTO), SrBi2Ta2O9(SBT), BaTiO3, SrTiO3, PbZr1-xTixO3(PZT), PbZrO3, Pb1-xLaTiO3(PLT), 및 Pb1-xLax(ZryTi1-y)1-x/4O3(PLZT)가 있다.
도 2e에서, 도전층(208)이 형성되고, 통상적인 방법(예를 들면, RIE 또는 이온 빔 스퍼터링)에 의하여 패터닝되어 도 1에 도시된 바와 같은 하부 전극(112)을 형성한다. 하부 전극(112)은 상부 전극(106)과 절연되는 것에 주목하여야 한다. 또한, 필요에 따라, 도전층(208)을 패터닝하고 이와 동시에 상부층(114)을 제거하기 위하여 자기 정렬(self-aligned) 화학 기계적 폴리싱(CMP) 방법이 사용될 수 있음에 주목하여야 한다. 도전층(208)을 이루는 도전성 물질은 도전층(200)과 동일한 그룹으로부터 선택되고, 산화물이 절연될 수 있는 도전성 물전(예를 들면, Ti, Al, TiN, W 등)이 부가될 수 있다. 또한, 도전성 물질(208)은 W 또는 도핑된 폴리실리콘으로 이루어진 코팅을 갖는 TiN 라이너와 같은 조합 재료일 수 있다.
하부 전극(112)이 형성된 이후에, 캐패시터 구조체는 어닐링 처리된다. 어닐링 동안에, 확산 배리어(116)는 산소 확산에 대한 장벽이나 플러그 재료 확산에 대한 장벽 또는 이들 모두에 대한 장벽으로 작용한다.
최종 캐패시터 구조체가 오로지 수직의 고유전율 측벽 스페이서(110)를 가지므로, 필요한 판 전극(106)의 두께가 감소되며, Pt와 같은 전극 물질로 이루어진 두꺼운 층을 패터닝하는데 있어서의 곤란성이 경감된다. 그 이유는 유전체 측벽 스페이서의 어떤 비수직 성분이라도 판 전극의 유효 높이를 감소시키기 때문이다. 따라서, 비수직 소자를 사용하는 경우에는 동일한 캐패시턴스를 얻기 위하여 측벽 스페이서와 판 전극 양자는 보다 커져야 하므로, 보다 많은 재료를 필요로 한다.
도 3은 절연된 측벽 캐패시터의 또다른 실시예를 도시한다. 도 3은 하부 전극(300)이 상부(도 1에서 참조부호 114)를 갖지 않으므로 측벽 스페이서(110)와 실질적으로 동일 평면인 상부면을 가지며 그리고 그 중앙에 충전 재료(302)를 갖는 점을 제외하고 도 1과 유사하다.
도 4a 내지 도 4c는 도 3의 캐패시터를 제조하는데 사용될 수 있는 도 2e에 도시된 것과 다른 단계를 도시하는 도면이다. 도 4a에서 도전성 물질로 이루어진 얇은, 바람직하게는 부합 층(400)이 형성되며, 그 다음에 충전층(402)이 형성된다. 도전층(400)은 도전 재료(208)와 동일한 물질로부터 선택되며, 충전층(402)은 예를들면 TaSiN, TaN, TiN, 또는 SiO2, Al2O3, SiNx, 스핀 온 글레스와 같은 유전체가 부가된 TiN, TiN이 없는 상기 유전체 등으로 구성된 하나 이상의 층일 수 있다. 도4b에서, 충전층(402)은 필요에 따라 도전층(400)과 실질적으로 동일 평면이 되도록(평탄 처리, 에치백, 또는 기타 다른 통상적인 방법에 의하여) 두께가 감소된다. 도 4c에서, 도전층(400)은 도 3에 도시된 바와 같이 하부 전극(300)을 형성하기 위하여 통상적인 방법으로 (예를 들면, 블랭킷 에칭에 의하여) 패터닝된다. 나머지 충전층(402)은 추가 에치백 처리되거나 모두 제거된다. 평탄 처리 및 선택적 제거를 위하여 선택된 방법에 따라, 충전 물질은 평탄 처리 가능하고, 하부 전극이 에칭되는 동안 에칭에 대하여 내성이 있으며, 충전 물질이 최종 구조로부터 제거되면 하부 전극 물질에 대하여 선택적으로 에칭 가능한 것에 주목하여야 한다.
도 3은 하부 전극(112)이 자기 정렬 방법에 의하여 형성되므로, 부가적인 석판 기술 정렬 단계를 필요로 하지 않기 때문에 도 1에 비하여 장점을 갖는다. 또한, 도 3의 구조는 보다 평탄하므로, 캐패시터의 상부에 부가의 층을 형성하고 처리하는 것이 용이하다.
도 5는 절연 측벽 캐패시터의 또 다른 실시예를 도시한다. 도 5는 부가의 층(500)이 유전층(102)과 상부 전극(106) 사이에 부가되어 있는 것을 제외하고 도 1과 유사하다. 층(500)은 도전층 또는 비도전층(유전층)일 수 있으며, 상부 전극(106)을 에칭할 때 에칭 저지부나 버퍼층으로 작용할 수 있다. 층(500)은 유전 측벽 스페이서(110)를 형성하기 전에 플러그(104)를 노출시키도록 에칭된다.
도 6은 도 5의 절연 측벽 캐패시터의 변형예를 도시한다. 유전층(102)과 상부 전극(106) 사이에는 유전층(600)이 위치하지만, 이것은 유전 측벽 스페이서(110) 밑으로 연장된다. 층(500)과 유사하게, 유전층(600)도 상부전극(106) 에칭시에 에칭 저지부로 기능하지만, 높은 유전율을 갖는 측벽 스페이서(110)의 형성동안에 도전성 플러그(104)에 대한 장벽으로서 작용한다. 측벽 스페이서(110)가 형성된 이후에, 유전층(600)은 측벽 스페이서(110)를 마스크로 사용하여 도전성 플러그(104)를 노출시키기 위하여 패터닝된다.
도 5 및 도 6의 구조는 층(500, 600) 각각이 전극(106)과 유전층(102) 사이에서의 접착 증진제로 작용할 수 있다는 점에서 도 1에 비하여 또다른 장점을 갖는다. 층(600)은 높은 유전율을 갖는 물질로 증착하는 동안 플러그(104)를 보호할 수 있다.
도 7, 도 8 및 도 9는 복합 하부 전극을 갖는 절연 측벽 캐패시터를 도시한다. 도 7은 유전층(108)의 상부로부터 유전층(600)의 하부까지 연장되는 도전성 측벽 스페이서(700)가 부가되어 있는 것을 제외하고 도 6과 유사하다. 도전성 측벽 스페이서(700)는 하부 전극(112)에 있는 도전성 물질을 통해 플러그(104)에 전기적으로 접속된다. 또한, 도전성 측벽 스페이서(700)와 하부 전극(112)은 복합 하부 전극을 형성한다.
복합 하부 전극을 사용하는 한 가지 장점은 유전성 측벽 스페이서(110)와 도전성 측벽 스페이서(700) 사이의 임계적 인터페이스를 어닐링한 이후에 플러그(104)와 접촉 관계에 있는 하부 전극(112) 부분이 형성되는 것이다. 이에 의하면, 어닐링 동안에 하부 전극/플러그 반응 가능성을 제거하므로, 도전성 측벽 스페이서(700)를 플리그(104)에 접촉시키는 하부 전극(112)의 부분에 대하여 다양한 물질을 사용할 수 있다. 예를 들면, Pt을 도전성 측벽 스페이서용으로 사용할 수있으므로, 산소 어닐링이 가능하고, 또한 하부 전극(112)의 잔부로서 TiN/폴리실리콘을 사용할 수 있다.
도 8은 도 7의 변형예를 도시하는 것으로, 유전성 측벽 스페이서(110)와 도전성 측벽 스페이서(800)가 유전층(600)의 상부까지만 연장되고, 따라서 측벽 스페이서(110, 800)를 마스크로서 사용하여 층(600)이 형성된다. 도 9는 도 8의 변형예로서, 유전층(600)이 생략되어 있다.
도 10은 기판에 있는 다른 회로 소자에 대하여 접점을 제공하는 하부 전극을 갖는 절연 측벽 캐패시터를 도시한다. 도 10은 도 1과 유사한 것으로, 하부 전극(1000)이 밑으로 연장되어 도전성 플러그(104)에 의하여 이전에 점유된 공간을 충전한다. 캐패시터의 나머지 부분이 형성된 이후에, 고유전율의 측벽 스페이서(110)를 마스크로서 사용하여 층(102)에 있는 개구가 에칭되는 것을 제외하고, 공정은 도 1의 구조를 제조하는데 사용되는 것과 유사하다. 따라서, 석판 기술 정렬 단계(초기에 플러그(104)를 형성하는데 사용됨)가 생략된다. 또한, 고유전율의 물질(204)이 증착되고 측벽 스페이서(110)로 패터닝된 이후에 플러그가 형성되기 때문에, 이미 존재하는 플러그가 증착 단계 동안에 파괴될 위험이 없다. 도 10의 캐패시터는 도 5 또는 도 6에 도시된 바와 같은 부가적인 유전층 및/또는 도 7, 도 8 또는 도 9에 도시된 바와 같은 복합 하부 전극을 갖도록 변형될 수 있다.
요컨대, 특히 고유전율의 물질을 증착하는 동안에 실리콘과 고유전율의 물질간의 접촉을 최소화하거나 방지하는 고유전율의 물질을 채용하는 캐패시터가 제공된다. 또한, 전극에 대한 패터닝 단계가 최소화되고, 기판에서 캐패시터와 잔류 전송 소자간의 양호한 접속이 (선택적인 확산 배리어가 부가된 도전성 플러그의 형태로) 얻어진다. 기술된 캐패시터는 대량 생산에 적합하다.
본 발명은 특정 실시예의 견지에서 기술되었지만, 여러 가지 변경, 수정 및 변형이 이루어질 수 있음이 전술한 바로부터 당업자에게 분명하다. 따라서, 본 발명은 본 발명과 청구범위의 사상에 포함되는 이러한 모든 변경, 수정 및 변형을 포함한다.

Claims (19)

  1. 적어도 하나의 유전체 및 상기 유전체 내에 배치된 도전성 플러그를 포함하는 기판 내의 캐패시터 구조체에 있어서,
    ① 상기 기판 위에 형성되며, 하부면을 갖는 제1 도체와,
    ② 상부면을 가지며, 상기 제1 도체 위에 배치되어 있는 제1 부도체-상기 제 1 도체 및 상기 제1 부도체내에는 제1 개구가 형성되어 있고, 상기 개구는 상기 도전성 플러그와 정렬하여 상기 제1 부도체의 상기 상부면에서 연장한다-와,
    ③ 고유전율 물질로 이루어져 있으며, 상기 제1 개구 내에 형성되어 있는 비도전성 측벽 스페이서-상기 비도전성 측벽 스페이서는 제2 하부면 및 그 안에 형성된 제2 개구를 가지며, 상기 제1 도체의 상기 하부면 및 상기 비도전성 측벽 스페이서의 상기 하부면은 실질적으로 동일한 평면을 이룬다-와,
    ④ 상기 제2 개구 내에 형성되어 있으며, 상기 도전성 플러그와 접촉하고 있는 제2 도체를 포함하는
    캐패시터 구조체.
  2. 제1항에 있어서,
    상기 고유전율의 물질은 강유전체(ferroelectric), 상유전체(paraelectric), 리렉서(relaxor), 페로브스카이트(perovskite), 파이로클로어(pyrochlore)로 이루어진 그룹으로부터 선택된 물질인 캐패시터 구조체.
  3. 제1항에 있어서,
    상기 제1 및 제2 도체는 귀금속, 귀금속과 귀금속의 합금 또는 비귀금속과 귀금속의 합금, 산화물이 도제인 금속, 전기적으로 도체인 산화물 및 전기적으로 도체인 질화물로 이루어진 그룹으로부터 선택된 물질로 제조되는 캐패시터 구조체.
  4. 제1항에 있어서,
    상기 제1 도체는 Au, Pt, Pd, Ir, Rh, Ru, Mo, RuO2, IrO2, Re2O3, TiN, TaN, TaSiN, 및 WN 으로 이루어진 그룹으로부터 선택된 물질로 제조되는 캐패시터 구조체.
  5. 제1항에 있어서,
    상기 제2 도체는 귀금속, 귀금속과 귀금속의 합금, 귀금속과 비귀금속의 합금, 산화물이 도전체인 금속, 전기적으로 도체인 산화물, 전기적으로 도체인 질화물, 절연성인 산화물을 갖는 도전성 재료, 도전성 재료의 조합물(combinations)로 이루어진 그룹으로부터 선택된 물질로 제조되는 캐패시터 구조체.
  6. 제1항에 있어서,
    상기 제2 도체는 비도전성 측벽 스페이서와 실질적으로 동일 평면에 있는 상부면을 갖는 캐패시터 구조체.
  7. 제1항에 있어서,
    상기 제2 도체의 내부에는 제3 개구가 형성되어 있는 캐패시터 구조체.
  8. 제1항에 있어서,
    상기 제1 도체 밑에 제2 부도체를 더 포함하는 캐패시터 구조체.
  9. 제8항에 있어서,
    상기 제2 부도체는 제1 도체와 실질적으로 부합적인(conformal) 캐패시터 구조체.
  10. 제8항에 있어서,
    상기 제2 부도체는 비도전성 측벽 스페이서 밑으로 연장되어 제2 도체와 접촉하는 캐패시터 구조체.
  11. 제1항에 있어서,
    상기 제1 도체와 비도전성 측벽 스페이서 밑에 제2 부도체를 더 포함하며, 상기 제2 부도체의 내부애는 제3 개구가 형성되고, 상기 제3 개구의 적어도 일부는 제2 개구 밑에 위치하는 캐패시터 구조체.
  12. 제11항에 있어서,
    상기 제3 개구에 형성된 도전성 플러그를 더 포함하며, 상기 도전성 플러그는 기판에서 제2 도체와 회로 소자 사이에 전기적 접점을 제공하는 캐패시터 구조체.
  13. 제11항에 있어서,
    상기 제2 도체는 제3 개구를 충전하여 기판에 있는 회로 소자에 전기적 접점을 제공하는 캐패시터 구조체.
  14. 제11항에 있어서,
    상기 도전성 플러그와 제2 도체 사이애 확산 배리어 층을 더 포함하며, 상기 확산 배리어는 도전성 플러그와 실질적으로 부합 관계에 있는 캐패시터 구조체.
  15. 제1항에 있어서,
    상기 비도전성 측벽 스페이서와 제2 도체 사이에 도전성 측벽 스페이서를 더 포함하는 캐패시터 구조체.
  16. 기판 상에 캐패시터 구조체를 제조하는 방법에 있어서,
    ① 상기 기판 상에 도전성 플러그를 형성하는 단계와,
    ② 상기 기판 상에 제1 도체를 형성하는 단계와,
    ③ 상기 제1 도체 위에 상기 제1 도체와 실질적으로 부합 관계에 있는 제1 부도체를 형성하는 단계와,
    ④ 상기 제1 도체 및 제1 부도체 내에 제1 개구-상기 제1 개구는 상기 도전성 플러그와 실질적으로 정렬되고, 상기 기판을 노출시킨다-를 형성하는 단계와,
    ⑤ 상기 제1 개구 내에 연속적인 비도전성 측벽 스페이서를 형성하는 단계와,
    ⑥ 상기 연속적인 비도전성 측벽 스페이서 내에 제2 개구를 형성하는 단계-상기 측벽 스페이서는 제1 및 제2 의 연속적인 비도전성 측벽을 포함하고 상기 제2 개구는 상기 기판을 노출시킨다-와,
    ⑦ 상기 제2 개구 내에 제2 도체를 형성하는 단계를 포함하되,
    상기 측벽 스페이서의 제1 및 제2 의 연속적인 비도전성 측벽 스페이서는 상기 제2 도체로부터 상기 제1 도체를 절연시키는
    캐패시터 구조체 제조 방법.
  17. 제16항에 있어서,
    상기 제1 전도체를 형성하기 전에 상기 기판의 상기 도전 플러그 상에 도전성 확산 배리어를 형성하는 단계를 더 포함하는 캐패시터 구조체 제조 방법
  18. 적어도 하나의 유전체 및 상기 유전체 내에 배치된 도전성 플러그를 포함하는 기판 내의 캐패시터 구조체에 있어서,
    ① 상기 기판 위의 제1 도체와,
    ② 상부면을 가지며, 상기 제1 도체 위에 배치되어 있는 제1 부도체-상기 제 1 도체 및 제1 부도체 안에는 제1 개구가 형성되어 있으며, 상기 개구는 상기 도전성 플러그와 정렬하여 상기 제1 부도체의 상위 표면에서 연장한다-와,
    ③ 상기 제1 개구- 내에 형성된 비도전성 측벽 스페이서-상기 비도전성 측벽스페이서에는 그 내부에 제2 개구가 형성되어 있다-와,
    ④ 상기 제2 개구 내에 형성되어 있으며, 상기 도전성 플러그와 접촉하고 있는 제2 도체와,
    ⑤ 상기 제1 도체 아래 상기 기판 위에 있는 제2 부도체를 포함하되,
    상기 제2 부도체는 상기 비도전성 측벽 스페이서 밑으로 연장되어 상기 제2 도체와 접촉하는
    캐패시터 구조체.
  19. 적어도 하나의 유전체 및 상기 유전체 내에 배치된 도전성 플러그를 포함하는 기판 내의 캐패시터 구조체에 있어서,
    ① 상기 기판 위의 제1 도체와,
    ② 상위 표면을 가지며, 상기 제1 도체 위에 배치되어 있는 제1 부도체-상기 제1 도체 및 제1 부도체 안에는 제1 개구가 형성되어 있으며, 상기 개구는 상기 도전성 플러그와 정렬하여 상기 제1 부도체의 상부면에서 연장한다-와,
    ③ 상기 제1 개구 내에 형성된 비도전성 측벽 스페이서-상기 비도전성 측벽 스페이서에는 그 내부에 제2 개구가 형성되어 있다-와,
    ④ 상기 제2 개구 내에 형성되어 있으며, 상기 도전성 플러그와 접촉하고 있는 제2 도체를 포함하되,
    상기 제2 도체는 상기 비도전성 측벽 스페이서와 실질적으로 동일한 평면을 이루는 상부면을 갖는
    캐페시터 구조체.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19640413A1 (de) * 1996-09-30 1998-04-02 Siemens Ag Verfahren zur Herstellung barrierenfreier Halbleiterspeicheranordnungen
KR100290895B1 (ko) * 1998-06-30 2001-07-12 김영환 반도체 소자의 커패시터 구조 및 이의 제조 방법
KR100285700B1 (ko) * 1998-07-10 2001-04-02 윤종용 반도체장치의콘택형성방법및그구조
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
JP2000306860A (ja) * 1999-04-20 2000-11-02 Nec Corp 半導体装置の製造方法
DE19935130C1 (de) * 1999-07-27 2001-02-22 Siemens Ag Verfahren zur Herstellung eines Kontaktloches für ein Halbleiterspeicherbauelement
US6548414B2 (en) * 1999-09-14 2003-04-15 Infineon Technologies Ag Method of plasma etching thin films of difficult to dry etch materials
US6551923B1 (en) 1999-11-01 2003-04-22 Advanced Micro Devices, Inc. Dual width contact for charge gain reduction
US6441418B1 (en) * 1999-11-01 2002-08-27 Advanced Micro Devices, Inc. Spacer narrowed, dual width contact for charge gain reduction
US6214661B1 (en) * 2000-01-21 2001-04-10 Infineon Technologoies North America Corp. Method to prevent oxygen out-diffusion from BSTO containing micro-electronic device
US6218315B1 (en) 2000-02-24 2001-04-17 International Business Machines Corporation HTO (high temperature oxide) deposition for capacitor dielectrics
US6358855B1 (en) * 2000-06-16 2002-03-19 Infineon Technologies Ag Clean method for recessed conductive barriers
US6284619B1 (en) 2000-06-29 2001-09-04 International Business Machines Corporation Integration scheme for multilevel metallization structures
US6472124B1 (en) * 2000-11-10 2002-10-29 Macronix International Co., Ltd. Self-aligned metal-insulator-metal capacitor for integrated circuits
US6576525B2 (en) 2001-03-19 2003-06-10 International Business Machines Corporation Damascene capacitor having a recessed plate
JP2003023106A (ja) * 2001-07-10 2003-01-24 Mitsubishi Electric Corp キャパシタの製造方法
US6757971B2 (en) * 2001-08-30 2004-07-06 Micron Technology, Inc. Filling plugs through chemical mechanical polish
KR100444299B1 (ko) * 2001-12-26 2004-08-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100457038B1 (ko) * 2002-09-24 2004-11-10 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법.
US6777288B1 (en) 2002-11-06 2004-08-17 National Semiconductor Corporation Vertical MOS transistor
US6693017B1 (en) * 2003-04-04 2004-02-17 Infineon Technologies Ag MIMcap top plate pull-back
US7498219B2 (en) * 2003-04-15 2009-03-03 Texas Instruments Incorporated Methods for reducing capacitor dielectric absorption and voltage coefficient
US20050124155A1 (en) * 2003-12-03 2005-06-09 Brooks Joseph F. Electrode structures and method to form electrode structures that minimize electrode work function variation
KR100611776B1 (ko) * 2004-10-06 2006-08-10 주식회사 하이닉스반도체 반도체 소자 제조 방법
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー
TW200746940A (en) * 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
US8030215B1 (en) * 2008-02-19 2011-10-04 Marvell International Ltd. Method for creating ultra-high-density holes and metallization
US8575026B2 (en) * 2011-11-03 2013-11-05 Infineon Technologies Ag Method of protecting sidewall surfaces of a semiconductor substrate

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950007117A (ko) * 1993-08-02 1995-03-21 빈센트 비. 인그라시아 금속 산화물 유전체를 갖는 커패시터

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4591738A (en) * 1983-10-27 1986-05-27 International Business Machines Corporation Charge pumping circuit
JPS62190869A (ja) * 1986-02-18 1987-08-21 Matsushita Electronics Corp 半導体記憶装置
US5189503A (en) * 1988-03-04 1993-02-23 Kabushiki Kaisha Toshiba High dielectric capacitor having low current leakage
US4954927A (en) * 1988-09-16 1990-09-04 Samsung Electronics Co., Ltd. Double capacitor and manufacturing method thereof
JPH0311761A (ja) * 1989-06-09 1991-01-21 Seiko Epson Corp 半導体装置
US5192704A (en) * 1989-06-30 1993-03-09 Texas Instruments Incorporated Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell
US5196909A (en) * 1989-11-30 1993-03-23 Sgs-Thomson Microelectronics, Inc. Capacitor for DRAM cell
US5081559A (en) * 1991-02-28 1992-01-14 Micron Technology, Inc. Enclosed ferroelectric stacked capacitor
JPH05109982A (ja) * 1991-10-18 1993-04-30 Sharp Corp 半導体装置及びその製造方法
US5384729A (en) * 1991-10-28 1995-01-24 Rohm Co., Ltd. Semiconductor storage device having ferroelectric film
US5397748A (en) * 1991-12-28 1995-03-14 Nec Corporation Method of producing semiconductor device with insulating film having at least silicon nitride film
US5401680A (en) * 1992-02-18 1995-03-28 National Semiconductor Corporation Method for forming a ceramic oxide capacitor having barrier layers
US5382817A (en) * 1992-02-20 1995-01-17 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having a ferroelectric capacitor with a planarized lower electrode
US5329486A (en) * 1992-04-24 1994-07-12 Motorola, Inc. Ferromagnetic memory device
US5313089A (en) * 1992-05-26 1994-05-17 Motorola, Inc. Capacitor and a memory cell formed therefrom
JP3250257B2 (ja) * 1992-06-09 2002-01-28 セイコーエプソン株式会社 半導体装置及びその製造方法
JP3141553B2 (ja) * 1992-08-06 2001-03-05 日本電気株式会社 半導体装置の製造方法
US5208725A (en) * 1992-08-19 1993-05-04 Akcasu Osman E High capacitance structure in a semiconductor device
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region
JP3161836B2 (ja) * 1992-10-19 2001-04-25 シャープ株式会社 半導体記憶装置
US5335138A (en) * 1993-02-12 1994-08-02 Micron Semiconductor, Inc. High dielectric constant capacitor and method of manufacture
US5480820A (en) * 1993-03-29 1996-01-02 Motorola, Inc. Method of making a vertically formed neuron transistor having a floating gate and a control gate and a method of formation
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
JP2550852B2 (ja) * 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法
JPH0730077A (ja) * 1993-06-23 1995-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3319869B2 (ja) * 1993-06-24 2002-09-03 三菱電機株式会社 半導体記憶装置およびその製造方法
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5383088A (en) * 1993-08-09 1995-01-17 International Business Machines Corporation Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics
JP2565111B2 (ja) * 1993-09-22 1996-12-18 日本電気株式会社 半導体記憶装置及びその製造方法
US5330931A (en) * 1993-09-22 1994-07-19 Northern Telecom Limited Method of making a capacitor for an integrated circuit
US5498889A (en) * 1993-11-29 1996-03-12 Motorola, Inc. Semiconductor device having increased capacitance and method for making the same
US5416042A (en) * 1994-06-09 1995-05-16 International Business Machines Corporation Method of fabricating storage capacitors using high dielectric constant materials
KR0132831B1 (ko) * 1994-07-08 1998-04-16 김광호 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법
US5573979A (en) * 1995-02-13 1996-11-12 Texas Instruments Incorporated Sloped storage node for a 3-D dram cell structure
US5438011A (en) * 1995-03-03 1995-08-01 Micron Technology, Inc. Method of forming a capacitor using a photoresist contact sidewall having standing wave ripples
US5585998A (en) * 1995-12-22 1996-12-17 International Business Machines Corporation Isolated sidewall capacitor with dual dielectric
US5633781A (en) * 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950007117A (ko) * 1993-08-02 1995-03-21 빈센트 비. 인그라시아 금속 산화물 유전체를 갖는 커패시터

Also Published As

Publication number Publication date
KR970054167A (ko) 1997-07-31
US6027966A (en) 2000-02-22
US5914851A (en) 1999-06-22

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