KR20020013691A - 반도체장치의 제조방법과 반도체장치 - Google Patents

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Abstract

본 발명은 레어 메탈층(rare metal layer)과 절연층과의 접착력을 향상시키는 것을 과제로 한다.
본 발명은 (가) 레어 메탈로 형성된 하측전극을 표면에 갖는 반도체기판 상에, 높은 유전율을 갖는 산화물 고유전체 또는 산화물 강유전체로 형성된 커패시터 유전체층을 퇴적하는 공정과, (나) 상기 커패시터 유전체층 상에, 레어 메탈로 형성된 상측전극층, 접착층을 포함한 적층을 형성하는 공정과, (다) 상기 적층을 패터닝하는 공정과, (라) 패터닝된 상기 적층을 화학적으로 처리하여 상기 적층의 표면층을 제거하는 공정과, (마) 상기 화학적으로 처리한 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정을 포함하는 반도체장치의 제조방법을 제공한다.

Description

반도체장치의 제조방법과 반도체장치{SEMICONDUCTOR DEVICE AND ITS MANUFACTURE}
본 발명은 반도체장치의 제조방법과 반도체장치에 관한 것이며, 특히 산화물 유전체로 형성된 커패시터 유전체층을 포함한 커패시터를 갖는 반도체장치의 제조방법과 반도체장치에 관한 것이다.
또 본 명세서에 있어서 고유전체란 비유전율이 20 이상인 유전체를 가리킨다.
다이내믹 랜덤 액세스 메모리(DRAM), 강유전체 랜덤 액세스 메모리(FeRAM) 등의 반도체 메모리는 커패시터를 메모리 소자로서 이용한다. 커패시터의 성능을 향상시킴으로써 메모리 소자의 성능을 향상할 수 있다. 높은 유전율을 갖는 고유전체 커패시터를 사용하면, DRAM를 미세화하는 것이 용이하게 된다. 강유전체 커패시터를 사용하면 불휘발성 메모리를 만들 수 있다.
산화물 고유전체층 또는 산화물 강유전체층을 커패시터 유전체층으로서 사용하는 경우, 커패시터의 하측전극, 상측전극은 산화되지 않는 또는 산화되어도 도전체인 금속, 또는 도전성 금속산화물로 형성하는 것이 바람직하다. 이와 같은 재료의 전극을 사용하면, 양호한 유전체 특성을 갖는 커패시터 유전체층을 얻는 것이 용이하게 된다.
산화되지 않는 또는 산화되어도 도전성을 유지하는 성질을 갖는 금속으로서, Ru, Pt, 등의 귀금속을 포함한 레어 메탈(rare metal)이 알려져 있다. 도전성을 갖는 금속 산화물로서 RuOx, SrRuO3등이 알려져 있다. 이와 같은 금속 및 금속산화물은 산화실리콘 등의 절연체에 대하여 접착성이 부족하다. 반도체장치를 제조하기 위해서는, SiO2등으로 층간절연층을 형성하는 것이 필요하다. 층간절연층과의 밀착성이 부족하면 반도체장치 내에서 이들의 재료를 사용하기가 곤란하게 된다.
이상 설명한 바와 같이, 우수한 성능을 갖는 커패시터를 만들고자 하면 레어 메탈의 전극을 사용하는 것이 바람직하다. 그러나 레어 메탈의 전극은 절연층과의 접착성이 부족하다. 따라서, 레어 메탈의 전극을 사용하여 절연층과의 접착력을 향상하는 것이 요망되고 있다.
본 발명의 목적은 레어 메탈층과 절연층과의 접착력을 향상할 수 있는 반도체장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 레어 메탈층과 절연층과의 밀착력이 우수한 반도체장치를 제공하는 것이다.
도1은 본 발명의 기본 실시예를 설명하기 위한 반도체기판의 단면도.
도2는 본 발명자가 행한 실험을 설명하기 위한 반도체기판의 단면도.
도3은 도2에 나타낸 샘플의 SIMS 측정결과를 나타낸 그래프.
도4는 본 발명의 실시예에 의한 DRAM의 제조방법의 주요 공정을 나타낸 반도체기판의 단면도.
도5는 본 발명의 실시예에 의한 DRAM의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도6은 본 발명의 실시예에 의한 DRAM의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도7은 본 발명의 다른 실시예에 의한 DRAM 장치의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도8은 본 발명의 다른 실시예에 의한 DRAM 장치의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도9는 본 발명의 다른 실시예에 의한 DRAM 장치의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도10은 본 발명의 또 다른 실시예에 의한 DRAM 장치의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도11은 본 발명의 또 다른 실시예에 의한 DRAM 장치의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도12는 본 발명의 실시예에 의한 FeRAM 장치의 제조방법의 주요공정을 나타낸 반도체기판의 단면도.
도13은 본 발명의 다른 실시예에 의한 FeRAM 장치의 제조방법의 주요공정을 나타낸 반도체장치의 단면도.
도14는 본 발명의 또 다른 실시예에 의한 FeRAM 장치의 제조방법의 주요공정을 나타낸 반도체장치의 단면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
1 Si 기판
2 Ti층
3, 7, 39, 59 TiN층
4 Ru층
5 Ta2O5(커패시터 유전체)층
6, 38, 58 Ru층
7 TiN층
8, 42, 62 층간절연막
10, 40, 60 SiO2층
본 발명의 한 관점에 의하면, (가) 레어 메탈로 형성된 하측전극을 표면에 갖는 반도체기판 상에, 높은 유전율을 갖는 산화물 고유전체 또는 산화물 강유전체로 형성된 커패시터 유전체층을 퇴적하는 공정과, (나) 상기 커패시터 유전체층 상에, 레어 메탈로 형성된 상측전극층, 접착층을 포함한 적층을 형성하는 공정과, (다) 상기 적층을 패터닝하는 공정과, (라) 패터닝된 상기 적층을 화학적으로 처리하여 상기 적층의 표면층을 제거하는 공정과, (마) 상기 화학적으로 처리된 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 다른 관점에 의하면, (가) 레어 메탈로 형성된 하측전극을 갖는 반도체기판 상에, 높은 유전율을 갖는 고유전체층 또는 강유전체층으로 형성된 커패시터 유전체층을 퇴적하는 공정과, (나) 상기 커패시터 유전체층 상에, 레어 메탈로 형성된 상측전극층, 접착층을 포함한 적층을 형성하는 공정과, (다) 상기 적층을 패터닝하는 공정과, (라) 패터닝된 상기 적층을 열화학적으로 처리하여 상기 적층의 표면층을 변화시키는 공정과, (마) 상기 열화학적으로 처리한 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정을 포함하는 반도체장치의 제조방법이 제공된다.
본 발명의 또 다른 관점에 의하면, 능동소자를 형성한 반도체기판과, 상기 반도체기판 위에 형성된 제1층간절연막과, 상기 제1층간절연막 상에 배치되며, 레어 메탈로 형성되고, 상기 능동소자에 전기적으로 액세스된 하측전극과, 상기 하측전극상에 배치되며, 높은 유전율을 갖는 고유전체 또는 강유전체로 형성된 커패시터 유전체층과, 상기 커패시터 유전체층 상에 배치되며, 레어 메탈로 형성된 상측전극층과, 상기 상측전극층 상에 배치되며, 상기 상측전극층과 동일 평면형상을 갖는 접착층과, 상기 접착층 상에 배치되며, 상기 접착층 단부로부터 안으로 들어간단부를 갖는 절연마스크층과, 상기 절연마스크층, 상기 상측전극층, 상기 커패시터 유전체층, 상기 하측전극층을 덮어서 상기 반도체기판 상에 형성된 층간절연층을 갖는 반도체장치가 제공된다.
실시예
평면적인 구성 뿐만이 아니고, 높이 방향에도 구조를 갖는 3차원 커패시터를 형성하고자 하면 커패시터의 구성요소인 유전체층 및 그 양측의 전극을 화학기상퇴적(CVD)으로 형성하는 것이 바람직하다. 커패시터 유전체층으로서는 예를 들면 Ta2O5등의 고유전체층이나, SrTiO3등의 강유전체층이 주목되고 있다.
산화물 유전체의 양호한 유전체 특성을 확보하기 위해서는 산소 등의 산화성 분위기 중에서 열처리하는 것이 바람직하고, 전극으로서도 산화하지 않는 금속이나 산화되어도 도전성을 갖는 금속 또는 도전성 금속 산화물을 사용하는 것이 바람직하다. 예를 들면 전극으로서 Ru가 사용된다.
그러나 물리기상퇴적(PVD)으로 형성된 Ru 전극은, 절연층과의 접착력이 약하다. CVD로 형성된 Ru 전극은 절연층과의 접착력이 더욱 약하다. Ru를 전극으로서 사용하여 입체적 구조를 갖는 커패시터를 작성한 후 SiO2의 층간절연막을 형성하면 층간절연막은 통상 박리되고 만다.
접착력이 약한 금속과 절연층 사이의 접착력을 증강하기 위해서, TiN 등의 접착층을 사용할 수 있다.
본원 발명자들은 Ru 전극과 절연층 사이에 접착층으로서 TiN층을 삽입한 커패시터를 만들었다.
도2a에 나타낸 바와 같이 Si 기판(1) 위에 두께 약 15nm의 Ti층(2)을 스퍼터링으로 형성하고, 그 위에 접착층, 배리어층으로서 기능하는 TiN층(3)을 두께 약 30nm의 반응성 스퍼터링으로 형성하였다. 이 TiN층(3) 위에 하측 Ru 전극층(4)을 두께 약 30nm의 CVD로 형성하였다. Ru층의 형성은 Ru(EtCP)2또는 Ru(CP)2, 또는 Ru(OD)3을 소스가스로 하고, 기판온도 300 ∼ 400℃의 CVD에 의해서 행하였다.
하측 Ru 전극(4) 위에 커패시터의 고유전체층으로 된 Ta2O5층(5)을 두께 약 15nm의 CVD로 형성하였다. Ta2O5의 형성은 Ta(O(C2H5))5를 소스가스로 하고, 기판온도 400 ∼ 500℃의 CVD에 의해서 행하였다.
Ta2O5커패시터 유전체층 위에 상측전극으로서 Ru층(6)을 상술한 바와 같은 CVD에 의해서 두께 약 50nm를 형성하였다. 상측 Ru 전극층(6) 위에 접착층으로서 기능하는 TiN층(7)을 두께 약 50nm의 반응성 스퍼터링으로 형성하였다. 또 TiN층(7)은 도전성을 갖기 때문에 상측전극의 일부로서도 기능한다. 이와 같이 하여 형성된 커패시터적층 위에 테트라에틸올소실리케이트(TEOS)를 소스가스로 하고, 두께 약 500nm의 SiO2층간절연막(ILD)(8)을 CVD로 형성하였다.
이와 같이 형성된 커패시터 구조에 있어서, 층간절연막(8)과 그 아래의 TiN층(7) 사이에 박리는 생기지 않았다. TiN층(7)이 Ru층(6)과 ILD(8) 사이의 접착력이 증강된 것을 일 수 있다.
다음에 도2b에 나타낸 바와 같이 상술한 커패시터 구조를 만든 후, 상측전극을 형성하는 TiN층(7), Ru층(6)을 레지스트 마스크를 사용하여 리엑티브 이온에칭으로 패터닝하였다. TiN층의 에칭은 Cl2/He를 에천트 가스로서 사용하고, Ru층의 에칭은 Cl2/O2를 에천트 가스로서 사용하였다.
패터닝된 상측전극 위에 상술한 바와 같은 층간절연막(8)을 CVD로 형성하였다. 이 경우 층간절연막(8)은 도면에 나타낸 바와 같이 TiN층(7)으로부터 박리되고 말았다. 보다 자세하게 설명하면 층간절연막의 성막 후에 부분적으로 벗겨져, 테이프 테스트를 행할 때 모두 벗겨졌다.
도2a에 나타낸 바와 같이 상측전극을 패터닝하지 않았던 경우에는, 층간절연막(8)은 박리되지 않고, 상측전극의 패터닝을 하였을 때, 층간절연막(8)이 박리된다. 이 현상을 구명하기 위해서 2차이온질량분석(SINS)에 의해서 층간절연막(8), TiN층(7), Ru층(6)의 원소분석을 행하였다.
도3a는 상측전극을 패터닝한 경우의 측정결과를 나타내고, 도3b는 상측전극을 패터닝하지 않았던 경우의 측정결과를 나타낸다. 또 측정한 원소분포 중 특히 주목해야 할 것으로 생각되는 Cl 및 Ru의 분포만을 추출하여 나타낸다. 층간절연막 ILD 중에는 특히 주목해야 할 불순물분포는 존재하지 않는다.
그러나 패터닝된 구조에 있어서, 층간절연막 ILD와 TiN층의 계면에 있어서, Cl과 Ru의 현저한 피크가 발견되었다. 패터닝을 하지 않았던 샘플에 있어서는, 도3b에 나타낸 바와 같이 Cl 및 Ru의 TiN층 표면에서의 피크는 작다. 이에 대하여패터닝된 샘플에 있어서는, TiN층 표면에서 Ru 및 Cl는 현저한 피크를 나타내고 있다.
또 Cl는 TiN층 및 Ru층을 에칭할 때에 사용한 에천트 가스의 구성원소이다. Ru는 본래 TiN층에는 포함되지 않는 원소이지만 Ru층을 에칭할 때에 Ru층으로부터 이탈된 원소가 TiN층 표면에 부착하는 것으로 생각된다.
TiN층 표면에 Ru층이 부착되면, 접착층으로서의 TiN층의 기능이 대폭 손상되는 것을 생각할 수 있다. 그런데 상측전극 패터닝시 Ru 및/또는 Cl이 패터닝 후의 구조 위에 잔류되어도 이 영향을 저감하는 방법을 고찰하였다.
도1a에 나타낸 바와 같이 Si 기판(1) 표면 상에, Ti층(2), TiN층(3), Ru층(4), Ta2O5층(5), Ru층(6), TiN층(7)을 전술한 샘플과 똑 같이 하여 형성하였다. 또 각 층의 두께, 제조방법은 전술의 샘플과 같다. Ru층의 형성은 Ru(EtCP)2또는 Ru(CP)2, 또는 Ru(OD)3을 소스가스로 하고, 기판온도 300 ∼ 400℃의 CVD에 의해서 행하였다. Ta2O5의 형성은 Ta(O(C2H5))5를 소스가스로 하여 기판온도 400 ∼ 500℃의 CVD에 의해서 행하였다.
TiN층(7) 위에 또 SiO2층(10)을 소스로 하여 TEOS를 사용한 CVD에 의해서 두께 약 500nm 형성하였다. 이 SiO2층(10) 위에 포토레지스트층을 형성하여 노광, 현상하여 레지스트 패턴PR를 만들었다. 레지스트 패턴PR를 마스크로 하여, SiO2층(10)을 에칭하였다. 그 후 레지스트 마스크PR를 제거하였다. 레지스트 패턴의 제거는실온에서 Cl2/CF4/포밍 가스를 에천트 가스로 한 에싱에 의해서 행하였다.
SiO2층(10)을 마스크로서 TiN층(7), Ru층(6)을 패터닝하였다. TiN층의 에칭은 Cl2/He혼합가스를 에천트로 한 리엑티브 이온에칭(RIE)에 의해서 행하였다. Ru층의 에칭은 Cl2/O2를 에천트 가스로 한 RIE에 의해서 행하였다.
그 후 도1b에 나타낸 바와 같이 HF용액으로 표면처리를 행하였다. SiO2층(10)은 HF용액에 의해서 에칭되고, 그 표면부분이 제거되었다. 또 SiO2층(10)을 일부 제거했으나 전부 제거하여도 좋다.
도1c에 나타낸 바와 같이, 표면을 화학처리한 커패시터 구조 상에, TEOS를 소스로 한 CVD에 의해서 층간절연막(8)을 퇴적하였다. 이 방법에 의해서 형성된 커패시터 구조에 있어서는, 층간절연막(8)은 박리되지 않았다. 또 접착력 검사를 위해서 테이프 테스트도 행하였으나, 박리는 생기지 않았다. 이에 대해 도2b의 경우에는 테이프 테스트로 층간절연막이 박리되었다.
이상 설명한 실험에 의해서 Ru층 등의 레어 메탈층을 에칭한 후, 에칭 잔사(殘渣)가 부착할 수 있는 표면을 화학적처리에 의해서 청정화하면, 그 후 작성되는 층간절연막에 대한 접착력이 증강되는 것을 알 수 있다.
도4a ∼ c, 도5d,e, 도6f는 본 발명의 실시예에 의한 DRAM 장치의 제조방법의 주요공정을 나타낸다.
도4a에 나타낸 바와 같이 p형 표면영역을 갖는 Si 기판(11) 표면에 쉘로우트렌치 아이소레이션(STI)(shallow trench isolation )에 의해서 SiO2의 분리영역(12)을 형성한다. 분리영역(12)에서 획정된 활성영역 표면에 절연게이트 전극(13)을 형성한다.
도4b에 나타낸 바와 같이 절연 게이트전극은 Si표면에 형성된 SiO2층의 게이트절연막(21)과, 그 위에 형성된 다결정실리콘의 하측 게이트전극(22)과, 그 위에 형성된 WSi 등 상측게이트전극(23)과, 그 위에 형성된 SiN 등의 에칭 스토퍼층(24)과, 게이트전극 측벽을 덮는 SiN 등의 사이드 월 에칭 스토퍼(25)를 갖는다. 또 도시의 간략화를 위해서, 이후의 도면에 있어서도 절연게이트 전극은 간략화된 구성(13)으로 나타낸다.
절연 게이트전극(13)을 만든 후, SiO2등의 제1층간절연막(14)을 형성한다. 제1층간절연막(14)의 소요 개소에 콘택트 렌즈 구멍을 개구하고, 다결정 실리콘, W 등의 플러그(15)를 형성한다. 또 플러그의 형성은 CVD에 의한 퇴적과 CMP 등에 의한 불용부(unnecessary regions) 제거에 의해서 행한다.
그 후 기판 전면 상에 제2층간절연막(16)을 형성한다. 또 제2층간절연막(16)은 일단 도중의 레벨까지 절연층을 퇴적하고, 비트선(BL)을 형성한 후 비트선(BL)을 매립하고, 나머지 부분의 절연층의 퇴적을 하여 만든다. 제2층간절연막(16)을 관통하여 아래의 플러그(15)에 달하는 접속구멍을 형성하고, W 등으로 형성된 플러그(17)를 만든다.
플러그(17)의 작성은 예를 들면 블랭킷 W층의 퇴적, CMP 등에 의해서 행한다. 그 후 평탄화된 표면 상에 SiN층(31), SiO2층(32), SiN층(33)의 적층을 형성한다. 이와 같은 적층은 후에 형성되는 커패시터의 넘어짐을 방지하기 위한 대좌(臺座)를 형성하는 부재로 된다. 상하의 SiN층(31, 33)은 SiO2층의 에칭시에 에칭 스토퍼로서 기능한다.
SiN층(33) 위에 두꺼운 희생막(sacrificial film)을 SiO2등에 의해서 형성하고, 실린더형 커패시터를 형성하는 영역에 통로를 형성한다. 이 통로의 저면에 플러그(17)의 표면을 노출시킨다. 개구를 형성한 후, TiN층(34), Ru층(36)을 퇴적하고, 희생막 표면 상의 Ru층 및 TiN층을 CMP 등에 의해서 제거한다. 이와 같이 하여, 커패시터의 하측전극이 형성된다.
그 후 희생막은 HF용액 등에 의한 웨트 에칭에 의해서 제거한다. 이 제거공정에 있어서, TiN층(34)은 노출되어 있는 부분에서 제거되고, SiN층(33) 표면으로부터 안으로 들어간 부분까지 제거된다. Ru층(36)은 외측 측면도 노출된다.
커패시터 하측전극의 노출표면 상에 Ta2O5층(37)을 Ta(O(C2H5))5를 소스가스로 한 400 ∼ 500℃의 CVD에 의해서 두께 약 13nm퇴적한다. 이 Ta2O5층(37)은 TiN층(34)이 후퇴한 부분도 포함하여, 노출되어 있는 Ru층(36)의 전표면을 덮는다.
Ru(EtCP)2또는 Ru(CP)2를 소스 가스로서 사용하고, 기판 온도 300 ∼ 400℃의 CVD에 의해서 Ta2O5층(37) 표면을 덮도록 Ru층(38)을 두께 약 30nm 형성한다. 이와 같이 하여 하측전극(36), 커패시터 유전체층(37), 상측전극(38)으로 되는 커패시터 구조가 형성된다.
도4c에 나타낸 바와 같이 TiN층(39)을 물리기상퇴적(PVD)에 의해서 두께 약 100nm 형성한다. PVD에 의한 TiN층의 형성은 주로 평탄한 표면 상에서 행하여지며, 수직에 가까운 측면 상에서는 거의 행하여지지 않는다.
TiN층(39) 형성 후, CVD에 의해서 SiO2층을 두께 약 400nm의 전면에 형성한다. SiO2층의 표면에 레지스트 마스크를 형성하고, SiO2층을 패터닝하여 SiO2의 하드 마스크층(40p)을 형성한다. 그 후 레지스트 패턴은 제거한다.
도5d에 나타낸 바와 같이 하드 마스크층(40p)을 마스크로 하고, 그 아래의 TiN층 및 Ru층을 에칭하고, 패터닝한 TiN층(39p), 패터닝한 Ru층(38p)을 형성한다. 또 그 아래의 Ta2O5층(37)도 동일 형상으로 패터닝하여도 좋다. 이하의 도면에 있어서는 Ta2O5층(37)도 패터닝된 경우를 나타낸다. 하드 마스크층(40p)을 마스크로 한 에칭에 있어서, TiN층(39p)과 그 아래의 Ru층(38p)은 단부가 가지런하게 되어 동일 형상으로 정형(整形)된다.
도5e에 나타낸 바와 같이 SiO2의 하드 마스크층(40p)을 모두 또는 일부분 제거한다. 도면에 있어서는 하드 마스크층(40p)을 모두 제거한 상태를 나타내지만, 도1c에 나타낸 바와 같이, 그 두께의 일부분 예를 들면 20 ∼ 30nm만을 제거하여도 좋다. 이 경우에는 도1c에 나타낸 바와 같이, SiO2하드 마스크층(40p)의 단부는 TiN층(39p) 및 Ru층(38p)의 단부로부터 안으로 들어간 형상으로 된다. Ru 표면이하드 마스크층에 덮어진 상태를 유지하기 때문에 Ru 표면이 노출되는 경우의 오염의 가능성을 방지할 수 있다.
실제로 상술한 구조에 의한 DRAM 장치를 시작(試作)한 결과, 층간절연막의 박리는 생기지 않았다. Ru 전극을 사용하여 신뢰성이 높은 커패시터를 갖는 반도체장치를 얻을 수 있었다.
도6f에 나타낸 바와 같이 하드 마스크층을 모두 또는 부분적으로 제거한 후, 커패시터 구조를 덮고 반도체기판 전면 상에 산화실리콘 등의 층간절연막(42)을 형성한다.
상측전극의 에칭시에 커패시터 표면은 SiO2층(40p)으로 덮어져 있고, 에칭에 의한 생성물은 SiO2하드 마스크층(40p) 표면에 잔사로서 부착되는 것으로 생각된다. SiO2하드 마스크층(40p)의 적어도 표면부분을 에칭으로 제거함으로써, 상측전극 에칭시에 표면에 퇴적된 잔사는 에칭과 함께 제거되는 것으로 생각된다.
상술한 실시예에 있어서는 커패시터의 상측전극 패터닝을 위해서 하드 마스크층을 사용하여, 상측전극 에칭 후 하드 마스크층을 일부분 또는 모두 제거하였다. 그러나 하드 마스크층을 사용하지 않고 에칭의 부산물의 영향을 저감하는 것도 가능하다.
도7a, b, 도8c, d, 도9e는 본 발명의 다른 실시예에 의한 DRAM 반도체장치의 제조방법의 주요공정을 나타낸다.
도7a에 나타낸 바와 같이 Si 기판 표면 상에, DRAM 셀 작성용의 MOS 트랜지스터, 커패시터를 형성한다. 또 이 공정은 도4a에 나타낸 것과 같다.
도7b에 나타낸 바와 같이 TiN층(39)을 PVD에 의해서 위쪽으로부터 퇴적하고, 평탄한 표면 상에 예를 들면 두께 약 50nm의 TiN층(39)을 형성한다. 도4c의 공정에 있어서는 계속 하드 마스크층의 퇴적을 하였으나, 본 실시예에 있어서는 하드 마스크층은 형성하지 않는다.
도8c에 나타낸 바와 같이 TiN층(39)을 레지스트 마스크를 사용하여 패터닝한다. 패터닝된 TiN층(39p)이 형성된다. 그 후 레지스트 패턴을 제거하고, TiN층(39p)을 마스크로 하여 Ru층의 에칭을 행한다. 패터닝된 Ru층(38p)은 TiN층(39p)과 동일한 평면형상으로 된다. 또 커패시터 유전체막(37)을 동시에 에칭하여도 좋다.
도8d에 나타낸 바와 같이 마스크로서 사용한 TiN층의 일부분(표면층)을 H2SO4를 포함한 용액, 예를 들면 H2SO4+H2O2용액을 사용하여 웨트 에칭으로 제거하고, 예를 들면 두께 약 10 ∼ 30nm의 TiN층(39r)을 남긴다. TiN층의 표면이 에칭으로 제거됨으로써, 그 표면에 부착된 에칭의 잔사가 제거된다.
또 남는 TiN층(39r)의 두께는 Ru층(38p)과 그 위에 형성되는 층절연막 사이의 접착층의 역할을 하는 것이면 좋다. TiN층(39r)의 단부는 Ru층(38p)의 단부로부터 후퇴한 형상으로 된다.
도9e에 나타낸 바와 같이, 표면이 에칭 제거된 TiN층(39r)을 덮도록 반도체기판 표면 상에 층간절연막(42)을 퇴적한다.
본 실시예에 있어서도 Ru층 에칭시에 발생한 에칭 잔사는 TiN층(39)의 표면층 에칭에 의해서 제거되고, 그 영향은 저감된다.
도10a, b, 도11c, d는 본 발명의 또 다른 실시예에 의한 DRAM 반도체장치의 제조방법의 주요공정을 나타낸다.
도10a에 나타낸 바와 같이 반도체기판 표면 위에 DRAM 셀을 구성하는 트랜지스터, 커패시터를 만든다. 이 구성은 도4a에 나타낸 것과 같다.
도10b에 나타낸 바와 같이 커패시터 상측전극(38) 상에, TiN층(39)을 PVD에 의해서 예를 들면 두께 약 50nm 퇴적한다. 이 구성은 도7b에 나타낸 것과 같다.
도11c에 나타낸 바와 같이 레지스트 마스크를 사용하여 TiN층(39)을 에칭하여 패터닝된 TiN층(39p)을 남긴다. 그 후 레지스트 패턴은 제거된다. TiN층(39p)을 마스크로서 Ru층(38)을 에칭하고, TiN층(39p)과 동일 형상의 Ru층(38p)으로 패터닝한다. 이 상태에서는 Ru층 에칭에 의한 잔사는 TiN층(39p) 표면에 부착되어 있는 것으로 생각된다.
도11d에 나타낸 바와 같이 O2를 포함한 분위기 중에서 반도체기판을 200 ∼ 600℃, 보다 바람직하기로는 300 ∼ 500℃에서 1 ∼ 100분간 가열하고, 열화학반응이 일어나도록 한다. 표면에 부착되어 있는 Ru는 RuO4(가스)로 되어서 이산된다. Cl이 부착되어 있는 경우, Cl는 보다 화학적 반응력이 강한 O와 치환된다. 이와 같이 표면에 부착된 Ru, Cl를 제거한 TiN층(39t)을 얻는다. 그 후 전술한 실시예와 같이 TiN층(39t)을 덮어서 층간절연막을 형성한다.
이상 실린더형 커패시터를 갖는 DRAM 반도체장치의 제조방법을 설명하였다. 작성되는 커패시터는 실린더형에 제한되는 것은 아니다. 예를 들면 필러형 커패시터나 오목부형 커패시터를 만들 수도 있다. 또 고유전체층 대신에 강유전체층을 형성하면 DRAM으로 바꾸어 FeRAM을 만들 수 있다. 이하 오목형 커패시터를 갖는 FeRAM 반도체장치의 제조공정을 개략적으로 설명하겠다.
도12a에 나타낸 바와 같이 제1층간절연막(51)을 SiO2의 CVD 등에 의해서 형성한다. 접속 구멍을 개구하여, W층(53), TiN층(54)의 적층을 매립한다. 이 위에 제2층간절연막(55)을 SiO2의 CVD 등에 의해서 형성하고, 커패시터 형성용의 오목부를 형성한다. 오목부 내에 Ru층(56)을 CVD에 의해서 퇴적하고, 제2층간절연막(55) 표면상의 Ru층을 CMP 등에 의해서 제거한다.
Ru층(56)의 표면 상에 P2T층(57)을 CVD에 의해서 퇴적한다. BST층(57)의 표면 상에 상측전극으로 되는 Ru층(58)을 CVD에 의해서 퇴적한다.
도12b에 나타낸 바와 같이 Ru층(58) 위에, TiN층(59)을 PVD에 의해서 성막하고, 그 위에 SiO2층(60)을 CVD에 의해서 퇴적한다. 레지스트 패턴을 사용하여 SiO2층을 패터닝하고, SiO2의 하드 마스크층(60p)을 얻는다. 그 후 레지스트 패턴은 제거된다.
도12c에 나타낸 바와 같이 SiO2하드 마스크층(60p)을 마스크로 하여 TiN층, Ru층을 에칭하고, 패터닝된 TiN층(59p), 패터닝된 Ru층(58p)을 얻는다. 하드 마스크(60p)를 사용한 동일 프로세스의 에칭에 있어서, TiN층(59p), Ru층(58p)은 동일한 평면형상을 갖는다.
도12d에 나타낸 바와 같이 하드 마스크층(60p)을 일부 또는 모두 제거한다. 도면에 있어서는 하드 마스크층(60p)을 모두 제거한 상태를 나타내지만, 도1c에 나타낸 바와 같이 일부를 남겨도 좋다. 이 경우 남은 하드 마스크층의 단부는 커패시터 상측전극 단부로부터 안으로 들어간 형상으로 된다.
도12e에 나타낸 바와 같이 작성된 커패시터를 덮어서 반도체기판 표면 상에 층간절연막(62)을 형성한다. 이와 같이 하여, 접착력이 강한 층간절연막을 갖는 FeRAM 반도체장치가 형성된다.
도13a ∼ e는 본 발명의 다른 실시예에 의한 FeRAM 반도체장치의 제조방법의 주요공정을 나타낸다. 도13a에 나타낸 바와 같이 층간절연막(51) 중에 플러그(53, 54)를 형성하고, 그 위에 층간절연막(55)을 형성한다. 층간절연막(55) 표면을 홈을 형성하고 그 위에 커패시터 구조를 형성한다. 이 구성은 도12a에 나타낸 것과 같다.
도13b에 나타낸 바와 같이 Ru층(58) 위에 TiN층(59)을 PVD에 의해서 예를 들면 두께 약 50nm 퇴적한다. 본 실시예에 있어서는 TiN층(59) 위에 SiO2층은 형성되지 않았다.
도13c에 나타낸 바와 같이 TiN층(59) 위에 레지스트 패턴을 형성하고, TiN층을 에칭하여 정형된 TiN층(59p)을 얻는다. 그 후 레지스트 패턴은 제거한다. 패터닝된 TiN층(59p)을 마스크로 하고, Ru층(58)을 에칭하여 TiN층(59p)과 동일 형상의 Ru층(58p)을 얻는다. Ru층의 에칭에 의해서 생긴 잔사는 TiN층(59p) 표면에 부착하는 것으로 생각된다.
도13d에 나타낸 바와 같이 TiN층의 표면을 에칭으로 제거하여 두께 약 10 ∼ 30nm의 TiN층(59r)을 남긴다. 이 에칭에 의해서 TiN층(59r)의 단부는 Ru층(58p)의 단부로부터 안으로 들어간 형상으로 된다.
TiN층의 표면층을 제거함으로써 TiN층 표면에 부착되었던 Ru, Cl 등의 에칭 잔사는 제거된다고 생각된다.
도13e에 나타낸 바와 같이 처리 후의 커패시터 구조의 표면을 덮어서 반도체기판 위에 층간절연막(62)을 형성한다. 청정화된 TiN층 표면에 형성된 층간절연막은 강한 접착력을 나타낸다고 생각된다.
도14a ∼ e는 본 발명의 또 다른 실시예에 의한 FeRAM 반도체장치의 제조방법의 주요 공정을 나타낸다.
도14a에 나타낸 바와 같이 층간절연막에 매립된 커패시터 구조를 형성한다. 이 구성은 도12a에 나타낸 것과 같다.
도14b에 나타낸 바와 같이 Ru층(58) 상에 TiN층을 PVD에 의해서 퇴적하고, 레지스트 패턴을 사용하여 패터닝해서 TiN층의 패턴(59p)을 형성한다.
도14c에 나타낸 바와 같이 TiN층(59p)을 마스크로 하고, 그 아래의 Ru층을 에칭하여 패터닝된 Ru층(58p)을 얻는다. TiN층(59p)과 Ru층(58p)은 동일한 평면형상을 갖는다.
도14d에 나타낸 바와 같이 반도체기판을 O2를 포함한 분위기 중 200 ∼ 600℃, 보다 바람직하기로는 300 ∼ 500℃에서, 1 ∼ 100분간 가열하는 열처리를 행한다. TiN층(59t) 표면에 부착된 Ru, Cl는 O2를 포함한 분위기 중의 열처리에 의해서 제거된다.
도14e에 나타낸 바와 같이 처리된 반도체기판 표면 상에 층간절연막(62)을 형성한다. 청정화된 TiN층 표면 상에 형성된 층간절연막은 강한 접착력을 나타낸다.
이와 같이 하여 Ru층을 전극으로서 사용한 커패시터 표면 상에, 접착력이 강한 층간절연막을 형성할 수 있다.
이상 실시예에 따라서 본 발명을 설명하였으나, 본 발명은 이에 제한되는 것은 아니다. 예를 들면 커패시터의 전극으로서 Ru층을 사용하는 경우를 설명하였으나, 하부전극은 Pt, Fr 등의 레어 메탈층, 메탈질화물층, SrRuO3층, RuO층, IrO2층을 사용하여도 좋다. 상부 전극으로서는 Ru, Ir, Pt, Pd, RuO, IrO2, SrRuO3을 사용하여도 좋다. 이와 같은 경우에도 같은 결과를 얻을 수 있을 것이다. 접착층으로서 TiN층을 사용하는 경우를 설명했으나, 기타 Ta2O5층, WNx층, TiON층, WON층 등을 사용할 수도 있을 것이다. 커패시터 유전체층으로서 Ta2O5, BST [(Ba, Sr)TiO3]를 사용하는 경우를 설명하였으나, SrTiO3, Pb(Zr, Ti)O3등을 사용하여도 같은 결과를 얻을 수 있을 것이다. TiN층의 부분적 에칭에 H2SO4를 포함한 용액을 사용하였으나,HF를 포함한 용액이나 OH+H2O2를 포함한 용액을 사용하여도 같은 결과를 얻을 수 있을 것이다. 기타 여러 가지의 변경, 개량, 조합이 가능한 것은 당업자에는 자명할 것이다.
본 발명의 특징에 관하여 이하를 개시한다.
(부기 1)
(가) 레어 메탈로 형성된 하측전극을 표면에 갖는 반도체기판 상에, 높은 유전율을 갖는 산화물 고유전체 또는 산화물 강유전체로 형성된 커패시터 유전체층을 퇴적하는 공정과,
(나) 상기 커패시터 유전체층 상에 레어 메탈로 형성된 상측전극층, 접착층을 포함한 적층을 형성하는 공정과
(다) 상기 적층을 패터닝하는 공정과,
(라) 패터닝된 상기 적층을 화학적으로 처리하여 상기 적층의 표면층을 제거하는 공정과,
(마) 상기 화학적으로 처리한 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정
을 포함하는 반도체장치의 제조방법.
(부기 2)
상기 적층이 상기 접착층 위에 형성된 절연마스크층을 최상층으로서 더 포함하고, 상기 공정 (라)는 상기 절연마스크층의 일부 또는 전부를 제거하는 공정인것이 특징인 부기1 기재의 반도체장치의 제조방법.
(부기 3) 상기 공정 (다)는 레지스트 마스크를 사용하여 상기 절연마스크층을 패터닝하는 공정과, 패터닝된 상기 절연마스크층을 사용하여 상기 접착층, 상기 상측전극층을 패터닝하는 공정을 포함하는 공정인 것이 특징인 부기2 기재의 반도체장치의 제조방법.
(부기 4) 상기 절연마스크층은 산화실리콘층이며, 상기 공정 (라)는 상기 적층을 HF를 포함한 용액으로 처리하고, 상기 절연마스크층을 부분적으로 또는 모두 제거하는 공정인 것이 특징인 부기2 또는 3기재의 반도체장치의 제조방법.
(부기 5) 상기 적층의 최상층이 상기 접착층이며, 상기공정 (라)는 상기 접착층을 부분적으로 제거하는 공정인 것이 특징인 부기1 기재의 반도체장치의 제조방법.
(부기 6) 상기 공정 (다)는 레지스트 마스크를 사용하여 상기 접착층을 패터닝하는 공정과, 패터닝된 상기 접착층을 사용하여 상기 상측전극층을 패터닝하는 공정을 포함하는 공정인 것이 특징인 부기5 기재의 반도체장치의 제조방법.
(부기 7) 상기 공정 (라)는 H2SO4를 포함한 용액, HF를 포함한 용액, 또는 OH-+H2O2를 포함한 용액을 사용하여 상기 접착층의 일부를 에칭하는 공정인 것이 특징인 부기5 또는 6 기재의 반도체장치의 제조방법.
(부기 8) (가) 레어 메탈로 형성된 하측전극을 갖는 반도체기판 상에, 높은 유전율을 갖는 고유전체층 또는 강유전체층으로 형성된 커패시터 유전체층을 퇴적하는 공정과,
(나) 상기 커패시터 유전체층 상에, 레어 메탈로 형성된 상측전극층, 접착층을 포함한 적층을 형성하는 공정과
(다) 상기 적층을 패터닝하는 공정과,
(라) 패터닝된 상기 적층을 열화학적으로 처리하여 상기 적층의 표면층을 변화시키는 공정과,
(마) 상기 열화학적으로 처리한 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정
을 포함하는 반도체장치의 제조방법.
(부기 9) 상기 공정 (다)는 레지스트 마스크를 사용하여 상기 접착층을 패터닝하는 공정과, 패터닝된 상기 접착층을 사용하여 상기 상측전극층을 패터닝하는 공정을 포함하는 공정인 것이 특징인 부기8 기재의 반도체장치의 제조방법.
(부기 10) 상기 공정 (라)는 O2를 포함한 분위기 중, 200 ℃ ∼ 600℃의 온도에서, 1 ∼ 100분 어닐링을 행하는 공정인 것이 특징인 부기8 또는 9기재의 반도체장치의 제조방법.
(부기 11) 상기 레어 메탈이, Ru, SrRuO3, RuOx, Pt 및 이와 같은 조합 중의 어느 것이며, 상기 접착층이 TiN, Ta2O5, WN, TiON, WON 및 이와 같은 조합 중의 어느 것인 부기 1 ∼ 10의 어느 하나에 기재된 반도체장치의 제조방법.
(부기 12) 상기 커패시터 유전체층이 Ta2O5, (Ba, Sr) TiO3, SrTiO3, Pb(Zr,Ti)O3, 이들 조합 중의 어느 것인 부기 1 ∼ 11 중의 어느 하나에 기재된 반도체장치의 제조방법.
(부기 13) 상기 층간절연막은 산화실리콘으로 형성되어 있는 부기 1 ∼ 12 중의 어느 하나에 기재된 반도체장치의 제조방법.
(부기 14) (가) Ru로 형성된 하측전극을 갖는 반도체기판 상에 산화물 유전체로 형성된 커패시터 유전체층을 퇴적하는 공정과,
(나) 상기 커패시터 유전체층 상에, Ru로 형성된 상측전극층, TiN 접착층, SiO2마스크층을 적층하는 공정과
(다) 상기 적층을 패터닝하는 공정과,
(라) 패터닝된 상기 적층을 HF를 포함한 용액으로 화학적으로 처리하여 상기 SiO2마스크층을 일부 제거하는 공정과,
(마) 상기 화학적으로 처리한 SiO2마스크층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정
을 포함하는 반도체장치의 제조방법.
(부기 15) 능동소자를 형성한 반도체기판과,
상기 반도체기판 위에 형성된 제1층간절연막과,
상기 제1층간절연막 상에 배치되며, 레어 메탈로 형성되고, 상기 능동소자에 전기적으로 접속된 하측전극과,
상기 하측전극상에 배치되며, 높은 유전율을 갖는 고유전체 또는 강유전체로형성된 커패시터 유전체층과,
상기 커패시터 유전체층 상에 배치되며, 레어 메탈로 형성된 상측전극층과,
상기 상측전극층 상에 배치되며, 상기 상측전극층과 동일 평면형상을 갖는 접착층과,
상기 접착층 상에 배치되며, 상기 접착층 단부로부터 안으로 들어간 단부를 갖는 절연마스크층과,
상기 절연마스크층, 상기 상측전극층, 상기 커패시터 유전체층, 상기 하측전극층을 덮어서 상기 반도체기판 위에 형성된 층간절연층
을 갖는 반도체장치.
(부기 16) 능동소자를 형성한 반도체기판과,
상기 반도체기판 위에 형성된 제1층간절연막과,
상기 제1층간절연막 상에 배치되며, 레어 메탈로 형성되고, 상기 능동소자에 전기적으로 접속된 하측전극과,
상기 하측전극 상에 배치되며, 높은 유전율을 갖는 고유전체 또는 강유전체로 형성된 커패시터 유전체층과,
상기 커패시터 유전체층 상에 배치되며, 레어 메탈로 형성된 상측전극층과,
상기 상측전극층 상에 배치되며, 상기 상측전극층 단부로부터 안으로 들어간 단부를 갖는 접착층과,
상기 상측전극층, 상기 커패시터 유전체층, 상기 하측전극층을 덮어서 상기 반도체기판 상에 형성된 층간절연층
을 갖는 반도체장치.
(부기 17) 상기 접착층 표면이 상기 상측전극 정형에 의한 잔류물을 갖지 않고, 높은 접착력을 갖는 부기15 또는 16 기재의 반도체장치.
이상 설명한 바와 같이, 본 발명에 의하면 레어 메탈전극과 층간절연막 등의 절연막 사이의 접착력이 향상된다.
또한 본 발명에 의하면, 신뢰성이 높은 층간절연막을 갖는 고유전체 커패시터, 강유전체 커패시터를 갖는 반도체장치가 제공된다.

Claims (8)

  1. (가) 하측전극을 표면에 갖는 반도체기판 상에, 높은 유전율을 갖는 산화물 고유전체 또는 산화물 강유전체로 형성된 커패시터 유전체층을 퇴적하는 공정과,
    (나) 상기 커패시터 유전체층 상에, 상측전극층, 접착층을 포함한 적층을 형성하는 공정과,
    (다) 상기 적층을 패터닝하는 공정과,
    (라) 패터닝된 상기 적층을 화학적으로 처리하여 상기 적층의 표면층을 제거하는 공정과,
    (마) 상기 화학적으로 처리된 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정
    을 포함하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 적층이 상기 접착층 위에 형성된 절연 마스크층을 최상층으로서 더 포함하고, 상기 공정 (라)는 상기 절연 마스크층의 일부 또는 전부를 제거하는 공정인 것이 특징인 반도체장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 공정 (다)는 레지스트 마스크를 사용하여 상기 절연 마스크층을 패터닝하는 공정과, 패터닝된 상기 절연 마스크층을 사용하여 상기 접착층, 상기 상측전극층을 패터닝하는 공정을 포함하는 공정인 것이 특징인 반도체장치의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 절연 마스크층이 산화실리콘층이고, 상기 공정 (라)는 상기 적층을 HF를 포함한 용액으로 처리하여, 상기 절연 마스크층을 부분적으로 또는 모두 제거하는 공정인 것이 특징인 반도체장치의 제조방법.
  5. 제 1 항에 있어서,
    상기 적층의 최상층이 상기 접착층이고, 상기 공정 (라)가 상기 접착층을 부분적으로 제거하는 공정인 것이 특징인 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 공정 (다)는 레지스트 마스크를 사용하여 상기 접착층을 패터닝하는 공정과, 패터닝된 상기 접착층을 사용하여 상기 상측전극층을 패터닝하는 공정을 포함하는 공정인 것이 특징인 반도체장치의 제조방법.
  7. (가) 하측전극을 갖는 반도체기판 상에, 높은 유전율을 갖는 고유전체층 또는 강유전체층으로 형성된 커패시터 유전체층을 퇴적하는 공정과,
    (나) 상기 커패시터 유전체층 상에, 상측전극층, 접착층을 포함한 적층을 형성하는 공정과
    (다) 상기 적층을 패터닝하는 공정과,
    (라) 패터닝된 상기 적층을 열화학적으로 처리하여 상기 적층의 표면층을 변화시키는 공정과,
    (마) 상기 열화학적으로 처리한 적층을 덮어서 상기 반도체기판 상에 층간절연층을 형성하는 공정
    을 포함하는 반도체장치의 제조방법.
  8. 능동소자를 형성한 반도체기판과,
    상기 반도체기판 위에 형성된 제1층간절연막과,
    상기 제1층간절연막 상에 배치되며, 상기 능동소자에 전기적으로 접속된 하측전극과,
    상기 하측전극 상에 배치되며, 높은 유전율을 갖는 고유전체 또는 강유전체로 형성된 커패시터 유전체층과,
    상기 커패시터 유전체층 상에 배치된 상측전극층과,
    상기 상측전극층 상에 배치되며, 상기 상측전극층과 동일 평면형상을 갖는 접착층과,
    상기 접착층 상에 배치되며, 상기 접착층 단부로부터 안으로 들어간 단부를 갖는 절연마스크층과,
    상기 절연마스크층, 상기 상측전극층, 상기 커패시터 유전체층, 상기 하측전극층을 덮어서 상기 반도체기판 상에 형성된 층간절연층
    을 갖는 반도체장치
KR1020000079164A 2000-08-11 2000-12-20 반도체장치의 제조방법과 반도체장치 KR100690567B1 (ko)

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