JP4375561B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

本発明は、半導体記憶装置及びその製造方法に関する。
半導体記憶装置では、強誘電体キャパシタと基板の半導体素子とを電気的に接続するプラグの酸化防止を図ることが重要である。従来の方法によれば、強誘電体キャパシタの側壁に酸化アルミニウムなどのバリア層を形成することにより、強誘電体キャパシタの側方から侵入する酸素を防止している。しかし、強誘電体キャパシタに改めて成膜する場合、成膜工程及びそのパターニング工程が追加され、製造プロセスが煩雑になる。また、新たにバリア層を設けるため、強誘電体キャパシタのサイズが大きくなってしまい、微細化の妨げとなる。
特開２００３−１１００９５号公報
本発明の目的は、プラグの酸化防止を図るとともに、製造プロセスの簡略化及び微細化が実現できる、半導体記憶装置及びその製造方法を提供することにある。
（１）本発明に係る半導体記憶装置は、
半導体素子が形成された基板と、
前記基板の上方に形成された層間絶縁層と、
前記層間絶縁層に形成されたプラグと、
前記プラグの上方を含む領域に形成された密着層と、
前記密着層の上方に形成され、下部電極、強誘電体層及び上部電極を含む強誘電体キャパシタと、
を含み、
前記密着層の一部である側壁には、酸化層が形成されている。
本発明によれば、密着層の一部である側壁に酸化層が形成されている。これにより、酸化層により密着層の側壁からの酸素侵入を阻止することができる。そのため、例えば酸素雰囲気の高温熱処理が行われた場合であっても、プラグの酸化防止を効果的に達成することができる。また、強誘電体キャパシタに酸化防止層（例えば酸化アルミニウム層）を別途成膜する場合に比べて、強誘電体キャパシタのサイズを大きくすることがなく、半導体記憶装置の微細化を図ることができる。さらに、酸化防止層が不要となり、構成の簡略化を図ることができる。
なお、本発明において、特定のＡ層の上方にＢ層が設けられているとは、Ａ層上に直接Ｂ層が設けられている場合と、Ａ層上に他の層を介してＢ層が設けられている場合と、を含むものとする。このことは、以下の発明においても同様である。
（２）この半導体記憶装置において、
前記密着層の上面は、前記下部電極の下面とほぼ同一の面積を有していてもよい。
（３）この半導体記憶装置において、
前記密着層は、アルミニウムを含む導電材料からなり、
前記酸化層は、酸化アルミニウムを含んでもよい。
例えば、密着層を窒化チタンアルミニウムから形成することができる。
（４）この半導体記憶装置において、
前記密着層は、前記プラグの上方に形成された第１の密着層と、前記第１の密着層よりも大きい平面形状を有し前記第１の密着層の上方及び側方に形成された第２の密着層と、を含み、
前記酸化層は、前記第２の密着層の一部である側壁に形成されていてもよい。
（５）この半導体記憶装置において、
前記第１の密着層は、前記第２の密着層よりも低抵抗材料から構成されていてもよい。
（６）この半導体記憶装置において、
前記第１の密着層は、窒化チタン層であり、
前記第２の密着層は、窒化チタンアルミニウム層であってもよい。
（７）本発明に係る半導体記憶装置の製造方法は、
（ａ）半導体素子が形成された基板の上方に、層間絶縁層を形成すること、
（ｂ）前記層間絶縁層にプラグを形成すること、
（ｃ）前記プラグの上方を含む領域に、密着層、下部電極、強誘電体層及び上部電極を含む積層体を形成すること、
（ｄ）前記積層体をパターニングすることにより、強誘電体キャパシタを形成すること、
（ｅ）酸素雰囲気においてアニール処理を行うことにより、密着層の一部である側壁に酸化層を形成すること、
を含む。
本発明によれば、強誘電体キャパシタを形成した後、酸素雰囲気においてアニール処理を行うことにより、密着層の一部である側壁に酸化層を形成する。これにより、酸化層により密着層の側壁からの酸素侵入を阻止することができる。そのため、その後の工程でさらに酸素雰囲気の高温熱処理が行われた場合であっても、プラグの酸化防止を効果的に達成することができる。また、強誘電体キャパシタに酸化防止層（例えば酸化アルミニウム層）を別途成膜する場合に比べて、強誘電体キャパシタのサイズを大きくすることがなく、半導体記憶装置の微細化を図ることができる。さらに、酸化防止層を別途形成するための成膜工程及びパターニング工程が不要になるので製造プロセスの簡略化を図ることができる。
以下、本発明の実施の形態について図面を参照して説明する。
図１から図６は、本発明の実施の形態に係る半導体記憶装置（強誘電体記憶装置）の製造方法を示す図である。
（１）図１に示すように、基板１０を用意する。基板１０は半導体基板（半導体ウエハ）であり、複数の半導体素子２０が形成されている。半導体素子２０は、ソース又はドレイン領域となる拡散領域２２と、ゲート絶縁層２４と、ゲート電極２６と、を含む。それぞれの半導体素子２０の間には素子分離２８が設けられている。本実施の形態では、一例として、１Ｔ１Ｃ型のスタック構造の半導体記憶装置を製造する。
まず、基板１０上に層間絶縁層３０を形成する。層間絶縁層３０は、例えば酸化シリコン（ＳｉＯ２）又はＴＥＯＳ−ＳｉＯ２から形成することができる。層間絶縁層３０は、基板１０における半導体素子２０が形成された面上に形成する。層間絶縁層３０は、基板１０の上面の全部を被覆して形成する。その形成方法には、例えばＣＶＤ（Chemical Vapor Deposition）法などの公知技術を適用することができる。ＣＭＰ（Chemical Mechanical Polishing）法などにより、層間絶縁層３０の上面を平坦にしてもよい。
図１に示すように、層間絶縁層３０に穴３２を形成する。穴３２は、強誘電体キャパシタ７０と半導体素子２０（図１では拡散領域２２）を相互に電気的に接続するコンタクトホールである。すなわち、穴３２からは半導体素子２０の一部（例えば拡散領域２２）が露出している。穴３２は、ドライエッチング法により形成することができる。
（２）次に、図２及び図３に示すように、層間絶縁層３０にプラグ４０を形成する。プラグ４０は、強誘電体キャパシタ７０と半導体素子２０との電気的接続を図るものである（図６参照）。
まず、図２に示すように、穴３２の内面を含む領域にバリア層３４を形成する。バリア層３４は、例えばスパッタリング法により成膜することができる。バリア層３４は、穴３２を埋めないようにその内壁面に形成する。バリア層３４は、例えばチタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の少なくともいずれか１層から形成することができる。
次に、穴３２の内面を含む領域（バリア層３４上）に導電層３６を形成する。導電層３６は、穴３２の内部（詳しくはバリア層３４により囲まれた内側）を埋め込むように形成する。導電層３６は、ＣＶＤ法により成膜することができる。導電層３６は、例えばタングステン（Ｗ）から形成してもよい。
その後、図３に示すように、導電層３６及びバリア層３４をエッチング又は研磨することにより、プラグ４０（研磨後のバリア層４２及び導電層４４を含む）を形成する。本研磨工程では、エッチバック又はＣＭＰ法を適用することができる。詳しくは、導電層３６及びバリア層３４を層間絶縁層３０の表面が露出するまでエッチング又は研磨する。こうして、穴３２内にプラグ４０を形成することができる。
（３）図４に示すように、プラグ４０上を含む領域に、密着層５２、下部電極５４、強誘電体層５６、上部電極５８を含む積層体５０を形成する。
密着層５２は、アルミニウム（Ａｌ）を含む導電材料からなり、例えば窒化チタンアルミニウム（ＴｉＡｌＮ）層から形成することができる。密着層５２は、単層から形成してもよいし、複数層（後述の変形例参照）から形成してもよい。プラグ４０にリセスが生じている場合には、リセス解消のために密着層５２の一部を穴３２内に設けてもよい。
密着層５２上に、下部電極５４、強誘電体層５６及び上部電極５８を順に積層する。下部電極５４は、例えばＰｔ、Ｉｒ、Ｉｒ酸化物（ＩｒＯｘ）、Ｒｕ、Ｒｕ酸化物（ＲｕＯｘ）、ＳｒＲｕ複合酸化物（ＳｒＲｕＯｘ）などから形成することができる。下部電極５４は、単層又は複数層から形成する。複数層の場合、下部電極５４は、例えば密着層５２上に順に積層されたＩｒ層、ＩｒＯｘ層、Ｐｔ層を含んでもよい。下部電極５４の形成方法としては、スパッタリング法、真空蒸着法、ＣＶＤ法などを適用することができる。
強誘電体層５６は、Ｐｂ、Ｚｒ、Ｔｉを構成元素として含む酸化物からなるＰＺＴ系強誘電体から形成することができる。あるいは、ＴｉサイトにＮｂをドーピングしたＰｂ（Ｚｒ、Ｔｉ、Ｎｂ）Ｏ３（ＰＺＴＮ系）を適用してもよい。あるいは、強誘電体層５６はこれらの材料に限定されるものではなく、例えばＳＢＴ系、ＢＳＴ系、ＢＩＴ系、ＢＬＴ系のいずれを適用してもよい。強誘電体層５６の形成方法としては、溶液塗布法（ゾル・ゲル法、ＭＯＤ（Metal Organic Decomposition）法などを含む）、スパッタ法、ＣＶＤ（Chemical Vapor Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などを適用することができる。
なお、上部電極５８は、下部電極５４について説明した材料及び方法を適用して形成することができる。
（４）図５に示すように、積層体５０をパターニングすることにより、密着層６０及び強誘電体キャパシタ７０を形成する。
パターニング工程は、フォトリソグラフィ技術及びエッチング（ドライエッチング又はウエットエッチング）技術を適用して行うことができる。パターニング工程では、積層体５０の全部を一括してパターニングしてもよい。すなわち、密着層５２、下部電極５４、強誘電体層５６及び上部電極５８の全部を同時にパターニングしてもよい。その場合、各層はほぼ同一の平面形状を有し、例えば、密着層６０の上面（強誘電体キャパシタ７０側の面）は、下部電極７２の下面（密着層６０側の面）とほぼ同一の面積を有する。パターニング後の強誘電体キャパシタ７０及び密着層６０の側壁には、末広がりの方向にテーパが付されていてもよい。なお、パターニング工程では、積層体５０の一部ずつを順にそれぞれ別工程でパターニングしてもよい。その場合、上部電極７６、強誘電体層７４、下部電極７２及び密着層６０のうちいずれか１つの層は他の層とは異なる平面形状を有するように形成してもよい。
（５）図６に示すように、酸素雰囲気においてアニール処理を行う。こうして、密着層６０の一部である側壁に酸化層６４を形成する。アニール温度は限定されず、例えば５５０℃〜７５０℃（例えば７００℃）程度であってもよい。このアニール処理は、強誘電体キャパシタ７０のエッチングダメージの回復を兼ねていてもよい。
酸素雰囲気においてアニール処理を行うと、密着層６０に含まれるアルミニウム成分が酸化し、密着層６０の側壁に露出する部分に酸化アルミニウム層（ＡｌＯｘ層）が形成される。例えば、密着層６０が窒化チタンアルミニウム（例えば組成比Ｔｉ０．６Ａｌ０．４Ｎ）からなる場合、アニール処理を行うことにより、密着層６０の側壁においてチタンの組成比がほぼ半分となり、アルミニウムの組成比がほぼ２倍となる。アニール処理温度が高いと、密着層６０の側壁に厚い酸化層６４を形成することができる。また、酸化層６４を酸化アルミニウム層から形成することにより、例えばアルミニウムのない窒化チタン層（ＴｉＮ層）を酸化させた場合のＴｉＯｘ層に比べて、高い耐酸化性を確保することができる。
アニール処理後の密着層６０は、内部の導電層６２と、導電層６２の周囲に設けられ側壁に露出する酸化層６４と、を含む。酸化層６４は、密着層６０の全周に亘って形成されている。なお、酸化層６４は、密着層６０のうち酸素の割合が内部の導電層６２に比べて高い領域を指し、完全に酸化されているものに限定されない。
こうして、図６に示すように、強誘電体キャパシタ７０を含む半導体記憶装置を製造することができる。この半導体記憶装置は、基板１０と、層間絶縁層３０と、層間絶縁層３０に形成されたプラグ４０と、プラグ４０上を含む領域に形成された密着層６０と、密着層６０上に形成された強誘電体キャパシタ７０と、を含む。密着層６０の一部である側壁には、酸化層６４が形成されている。なお、半導体記憶装置のその他の詳細は、上述の製造方法の内容から導くことができるので省略する。
本実施の形態によれば、強誘電体キャパシタ７０を形成した後、酸素雰囲気においてアニール処理を行うことにより、密着層６０の一部である側壁に酸化層６４を形成する。これにより、酸化層６４により密着層６０の側壁からの酸素侵入を阻止することができる。そのため、その後の工程でさらに酸素雰囲気の高温熱処理が行われた場合であっても、プラグ４０の酸化防止を効果的に達成することができる。また、強誘電体キャパシタ７０に酸化防止層（例えば酸化アルミニウム層）を別途成膜する場合に比べて、強誘電体キャパシタのサイズを大きくすることがなく、半導体記憶装置の微細化を図ることができる。さらに、酸化防止層を別途形成するための成膜工程及びパターニング工程が不要になるので製造プロセスの簡略化を図ることができる。
図７及び図８は、本実施の形態の変形例に係る半導体記憶装置の製造方法を示す図である。本変形例では、密着層９０を複数層（第１及び第２の密着層９２，９４）から形成する点が上述と異なる。
図７に示すように、プラグ４０上を含む領域に、第１の密着層８１、第２の密着層８２、下部電極８４、強誘電体層８６及び上部電極８８を含む、積層体８０を形成する。詳しくは、第１の密着層８１を所定形状にパターニングした後、第１の密着層８１を被覆するように第２の密着層８２を形成し、第２の密着層８２上に下部電極８４、強誘電体層８６及び上部電極８８を積層する。
次に、図８に示すように、積層体８０をパターニングすることにより、密着層９０及び強誘電体キャパシタ１００を形成する。第２の密着層９４は、第１の密着層９２よりも大きい平面形状を有し、第１の密着層９２の上方及び側方に位置するように形成する。すなわち、第２の密着層９４は、第１の密着層９２の全体を被覆している。
その後、酸素雰囲気においてアニール処理を行うことにより、第２の密着層９４の一部である側壁に酸化層９８を形成する。アニール処理後の密着層９０は、第１の密着層９２と、第１の密着層９２の周囲に設けられた第２の密着層９４と、を含む。また、第２の密着層９４は、内部の導電層９６と、導電層９６の周囲に設けられ側壁に露出する酸化層９８と、を含む。
第１の密着層９２は、第２の密着層９４よりも低抵抗材料から構成されていてもよい。例えば、第１の密着層９２を窒化チタン（ＴｉＮ）層から形成し、第２の密着層９４を窒化チタンアルミニウム（ＴｉＡｌＮ）層から形成してもよい。これにより、第１の密着層９２により低抵抗化を図りつつ、アルミニウム（Ａｌ）を含む第２の密着層９４により酸素バリア機能を向上させることができる。なお、第２の密着層９４の導電層９６のうち、第１の密着層９２上の厚さは、第１の密着層９２の厚さよりも薄くてもよい。これにより、強誘電体キャパシタ１００の電流経路における低抵抗化を図ることができる。
なお、本変形例のその他の詳細は、上述の実施の形態の内容から導くことができるので省略する。
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
本発明の実施の形態に係る半導体記憶装置の製造方法を示す図。 本発明の実施の形態に係る半導体記憶装置の製造方法を示す図。 本発明の実施の形態に係る半導体記憶装置の製造方法を示す図。 本発明の実施の形態に係る半導体記憶装置の製造方法を示す図。 本発明の実施の形態に係る半導体記憶装置の製造方法を示す図。 本発明の実施の形態に係る半導体記憶装置及びその製造方法を示す図。 本発明の実施の形態の変形例に係る半導体記憶装置の製造方法を示す図。 本発明の実施の形態の変形例に係る半導体記憶装置及びその製造方法を示す図。
符号の説明
１０…基板 ２０…半導体素子 ３０…層間絶縁層 ３４…バリア層 ３６…導電層
４０…プラグ ４２…バリア層４２ ４４…導電層 ５０…積層体 ５２…密着層
５４…下部電極 ５６…強誘電体層 ５８…上部電極 ６０…密着層 ６２…導電層
６４…酸化層 ７０…強誘電体キャパシタ ７２…下部電極 ７４…強誘電体層
７６…上部電極 ８０…積層体 ８１…第１の密着層 ８２…第２の密着層
８４…下部電極 ８６…強誘電体層 ８８…上部電極 ９０…密着層
９２…第１の密着層 ９４…第２の密着層 ９６…導電層 ９８…酸化層
１００…強誘電体キャパシタ １０２…下部電極 １０４…強誘電体層
１０６…上部電極

Claims (4)

  1. 半導体素子が形成された基板と、
    前記基板の上方に形成された層間絶縁層と、
    前記層間絶縁層に形成されたプラグと、
    前記プラグの上方を含む領域に形成された密着層と、
    前記密着層の上方に形成され、下部電極、強誘電体層及び上部電極を含む強誘電体キャパシタと、
    を含み、
    前記密着層は、前記プラグの上方に形成された窒化チタンからなる第１の密着層と、前記第１の密着層よりも大きい平面形状を有し前記第１の密着層の上方及び側方に形成された窒化チタンアルミニウムからなる第２の密着層と、を含み、
    前記第２の密着層の一部である側壁には、酸化層が形成されている、半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    前記密着層の上面は、前記下部電極の下面とほぼ同一の面積を有する、半導体記憶装置。
  3. 請求項１又は請求項２記載の半導体記憶装置において、
    前記酸化層は、酸化アルミニウムを含む、半導体記憶装置。
  4. （ａ）半導体素子が形成された基板の上方に、層間絶縁層を形成すること、
    （ｂ）前記層間絶縁層にプラグを形成すること、
    （ｃ）前記プラグの上方を含む領域に、窒化チタンからなる第１の密着層と、前記第１の密着層よりも大きい平面形状を有し前記第１の密着層の上方及び側方に形成された窒化チタンアルミニウムからなる第２の密着層と、下部電極、強誘電体層及び上部電極を含む積層体を形成すること、
    （ｄ）前記積層体をパターニングすることにより、強誘電体キャパシタを形成すること、
    （ｅ）酸素雰囲気においてアニール処理を行うことにより、前記第２の密着層の一部である側壁に酸化層を形成すること、
    を含む、半導体記憶装置の製造方法。
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