KR100406536B1 - 산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법 - Google Patents

산소확산방지막으로서 알루미늄 산화막을 구비하는강유전체 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 적층 캐패시터 구조를 갖는 강유전체 메모리 소자에서 캐패시터와 트랜지스터를 전기적으로 연결하는 통로인 플러그가 강유전체 캐패시터 제조 공정에서 산화됨으로써 플러그의 접촉 저항이 크게 증가하거나 또는 전기적으로 단선되는 것을 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법에 관한 것으로, 층간절연막 내에 형성된 플러그를 덮는 제1 산소확산방지막, 상기 제1 산소확산방지막의 측벽과 상기 층간절연막을 덮는 제2 산소확산방지막 및 상기 제2 산소확산방지막 상에 형성된 스페이서 형상의 제3 산소확산방지막을 구비하여, 고온 산소분위기에서 실시하는 열처리 과정에서 확산방지막과 층간절연막의 계면을 따라 산소가 확산 침투되는 것을 효과적으로 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 특징이 있다.

Description

산소확산방지막으로서 알루미늄 산화막을 구비하는 강유전체 메모리 소자 및 그 제조 방법{FeRAM having aluminum oxide layer as oxygen diffusion barrier and method for forming the same}
본 발명은 강유전체 메모리 소자에 관한 것으로, 특히 적층 캐패시터(stacked capacitor) 구조를 갖는 강유전체 메모리 소자에서 캐패시터와 트랜지스터를 전기적으로 연결하는 통로인 플러그가 강유전체 캐패시터 제조 공정에서 산화됨으로써 전기적으로 단선되는 것을 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.
강유전체 메모리 소자(ferroelectric random access memory, 이하 FeRAM이라 함)은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리 소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory) 보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다.
SiO2또는 SiON 등과 같은 유전막을 구비하는 DRAM의 캐패시터는 전압을 인가한 후 전압공급을 중단하면 다시 원점으로 돌아오게 된다. 이와 달리, 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있기 때문에, FeRAM을 이루는 강유전체 캐패시터는 양의 전압을 인가한 후 전압공급을 중단할 경우에도 강유전체 고유의 잔류분극 특성으로 인하여 데이터를 잃어버리지 않고 보유하게 된다.
첨부된 도면 도 1은 종래 1 개의 트랜지스터와 1개의 강유전체 캐패시터로 이루어지는 FeRAM 소자의 메모리 셀 구성을 보이는 회로도로서, 워드라인(WL)과 연결되는 게이트 전극, 그 각각이 비트라인(BL) 및 캐패시터(C) 중 어느 하나와 연결되는 소오스 및 드레인으로 이루어지는 트랜지스터(Tr), 그 제1 전극이 플레이트라인(PL)과 연결되고 강유전체막을 사이에 두고 상기 제1 전극과 중첩되는 제2 전극이 트랜지스터(Tr)와 연결되어 전하저장 전극으로서 역할하는 캐패시터(C)를 보이고 있다.
FeRAM 소자는 캐패시터와 트랜지스터가 각각 워드라인과 플레이트라인에 접속되는 점에서 DRAM 소자와 동일하나, 캐패시터가 강유전체 박막을 갖는다는 점과 플레이트라인과 연결되는 캐패시터의 전극이 접지 전위 또는 전원전압의 1/2 등의 고정 전위에 연결되는 것이 아니라 셀 마다 전압인가가 가능한 개별 플레이트라인으로 되어 있다는 점에서 DRAM 소자와 차이가 있다.
강유전체의 이력특성을 보이는 도 2를 참조하여 FeRAM 소자의 동작을 설명한다. 다음의 설명에서 양의 전압은 비트라인의 전위가 플레이트라인의 전위보다 높은 경우로 정하고, 잔류분극 "a" 점, "c"점의 상태를 각각 데이터 "1", "0"로 정의한다.
데이터 "1"을 쓸 때 트랜지스터를 켜고 비트라인의 전위에 대하여 플레이트 라인에 양의 전압을 인가하면 강유전체 캐패시터에 인가되는 전압은 음이 되고 이력특성 곡선에서 "d" 점을 통과하게 된다. 이후 인가된 전압을 "0 V"로 돌리면 분극치가 잔류분극 "a"점으로 되고 데이터 "1"이 저장된다. 한편, 데이터 "0"을 써넣을 때는 강유전체 캐패시터에 인가하는 전압을 양으로 하여 "b"점을 통과시킨 후 인가전압을 "0 V"로 돌리면 분극량은 잔류분극 "C"점으로 기억되어 데이터 "0"이 기록된다.
데이터 읽어내기는 강유전체 캐패시터에 전압을 인가한 순간에 비트라인 상으로 흘러나가는 전하량을 검출하는 것으로 이루어진다. 즉, 양의 전압을 캐패시터에 인가하면 데이터가 "1"인 때 전하량 ΔQ1가 흘러나간다. 즉, 비트라인상으로 흘러나가는 전하량의 크기가 캐패시터에 기억된 정보에 의하여 차이 난다.
강유전체 캐패시터로부터 비트라인으로 흘러나가는 전하는 비트라인의 전위를 변동시킨다. 비트라인에는 그 자체가 갖고 있는 기생 비트라인 캐패시턴스 "Cb"가 존재한다. 트랜지스터가 켜져서 읽어낼 메모리가 선택되면 "ΔQ1"과 "ΔQ0" 만큼의 전하가 출력된다. 이 전하를 기생 비트라인 캐패시턴스(Cb)와 강유전체 캐패시터(C)의 캐패시턴스값 "Cs"의 합으로 나눈 값이 다음의 수학식1과 같이 비트라인의 전위 "V1", "V0"가 된다.
V1 = ΔQ1
V0 = ΔQ0/ (Cb+Cs)
따라서 데이터 "1"과 "0"의 차이에 의하여 비트라인에 나타나는 전위가 다르다. 워드라인에 전압을 인가하여 트랜지스터가 켜지면 비트라인의 전위가 "V1" 또는 "V0"로 변한다. 비트라인의 전위가 "V1"인가 또는 "V0" 인가를 판정하기 위해서는 "V1"과 "V0" 사이 값의 기준전위(Vref)와 "V1" 또는 "V0" 전위 각각의 크기 관계를 비교하면 된다.
FeRAM의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 결정이기 때문에 그 박막 성장에는 하부의 재료가 중요하다. 즉, 강유전체 캐패시터에서는 전극 재료의 선택이 강유전체의 특성에 크게 영향을 미치기 때문에 전기저항이 충분히 낮아야 하고, 강유전체 재료와 격자상수 부정합이 작아야 하고, 내열성이 높아야하며, 반응성이 낮고, 확산 완충성이 높으며 하부층 및 강유전체막과 접착성이 양호하여야 한다.
도 3은 종래 기술에 따른 FeRAM 소자 구조를 보이는 단면도로서, 소자분리막(11) 그리고 게이트 절연막(12), 게이트 전극(13) 및 소오스·드레인 불순물 영역(14)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10)을 덮는 제1 층간절연막(15), 상기 제1 층간절연막(15) 내에 형성된 콘택홀에 매립되어 상기 소오스·드레인 불순물 영역(14)과 연결되는 텅스텐 또는 폴리실리콘 플러그(plug, 16), 상기 플러그(16) 상에 형성된 Ir 확산방지막(17), 상기 Ir 확산방지막(17) 측벽을 덮는 Si3N4막 스페이서(18), Ir 확산방지막(17) 및 Si3N4막 스페이서(18)를 덮는 하부전극(19), 강유전체막(20) 및 상부전극(21)으로 이루어지는 캐패시터, 상기 캐패시터를 포함한 전체 구조를 덮는 제2 층간절연막(22)을 포함하는 FeRAM 소자를 보이고 있다.
전하저장을 위한 강유전체막(20) 형성은 일반적으로 650 ℃ 내지 750 ℃의 고온 산화분위기 열처리 공정을 수반하기 때문에 형성 과정 중에 산소가 강유전체막(20), 하부전극(19) 및 확산방지막(17)을 통과하여 캐패시터와 트랜지스터를 전기적으로 연결하는 통로인 플러그(16)를 산화시킴으로써 전기적으로 단선이 발생하는 문제점이 있다. 도 4는 종래 강유전체 적층 캐패시터 제조 공정 중 산소의 확산경로(a, b)를 나타내고 있다. 종래의 적층 캐패시터 구조에서는 Ir 확산방지막(17)을 사용하여 산소가 플러그를 산화시키지 않도록 하고 있으나, 산소의 확산경로는 수직 방향(a) 보다는 수평 방향(b) 즉, 확산방지막(17)과 제1 층간절연막층(15)의 계면을 통해서 보다 쉽게 플러그(16) 쪽으로 침투하여 플러그(16)와 Ir 확산방지막(17)의 접촉부위를 산화시킨다.
따라서, 종래에는 이러한 문제로 인해 강유전체막의 열처리 조건이 크게 제약을 받게 된다. 예를 들면, 650 ℃의 낮은 온도에서 로 열처리(furnace anneal)를 하거나 또는 700 ℃에서 짧은 시간 급속가열(rapid thermal anneal)시켜 강유전체막(20)을 결정화시키는 방법을 사용한다. 그러나 이러한 방법은 강유전체를 충분히 결정화시킬 수 없기 때문에 후속 공정에서 캐패시터 특성이 크게 열화되는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 적층 캐패시터 구조를 갖는 강유전체 메모리 소자에서 캐패시터와 트랜지스터를 전기적으로 연결하는 통로인플러그가 강유전체 캐패시터 제조 공정에서 산화됨으로써 전기적으로 단선되는 것을 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
도 1은 종래 1개의 트랜지스터와 1개의 강유전체 캐패시터로 이루어지는 FeRAM 소자의 메모리 셀 구성을 보이는 회로도,
도 2는 강유전체의 이력특성을 보이는 그래프,
도 3은 종래 기술에 따른 FeRAM 소자의 단면도,
도 4는 종래 기술에 따른 FeRAM 소자에서의 산소확산 경로를 보이는 단면도,
도 5는 본 발명의 실시예에 따른 FeRAM 소자 단면도,
도 6a 내지 도 6h는 본 발명의 실시예에 따른 FeRAM 소자 제조 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
36: 플러그 37: Ir 확산방지막
38: Al2O3확산방지막 39: Si3N4확산방지막
40: 하부전극 41: 강유전체막
42: 상부전극
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극, 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 불순물 영역으로 이루어지는 트랜지스터; 상기 트랜지스터 및 상기 반도체 기판을 덮는 층간절연막; 상기 층간절연막 내에 형성된 콘택홀을 통하여 상기 트랜지스터의 불순물 영역과 연결되는 플러그; 상기 플러그를 덮으면서 상기 콘택홀 주변의 상기 층간절연막 상에 형성된 제1 확산방지막; 상기 제1 확산방지막의 측벽과 상기 층간절연막 상에 형성된 제2 확산방지막; 상기 제2 확산방지막 상에 스페이서 형상으로 형성된 제3 확산방지막; 상기 제1 확산방지막, 상기 제2 확산방지막 및 상기 제3 확산방지막 상에 형성된 하부전극; 상기 하부전극 상에 형성된 강유전체막; 및 상기 강유전체막 상에 형성된 상부전극을 포함하는 강유전체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은 강유전체 메모리 소자에 있어서, 반도체 기판; 상기 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극, 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 불순물 영역으로 이루어지는 트랜지스터; 상기 트랜지스터 및 상기 반도체 기판을 덮는 층간절연막; 상기 층간절연막 내에 형성된 콘택홀을 통하여 상기 트랜지스터의 불순물 영역과 연결되는 플러그; 상기 플러그를 덮으면서 상기 콘택홀 주변의 상기 층간절연막 상에 형성된 제1 확산방지막; 상기 제1 확산방지막의 측벽과 상기 층간절연막 상에 형성된 알루미늄 산화막; 상기 제2 확산방지막 상에 스페이서 형상으로 형성된 실리콘 질화막; 상기 제1 확산방지막, 상기 알루미늄 산화막 및 상기 실리콘 질화막 상에 형성된 하부전극; 상기 하부전극 상에 형성된 강유전체막; 및 상기 강유전체막 상에 형성된 상부전극을 포함하는 강유전체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극 양단의 상기 반도체 기판 내에 불순물 영역을 형성하여 트랜지스터를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계; 상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 제3 단계; 상기 콘택홀 내부에 플러그를 형성하는 제4 단계; 상기 플러그 및 상기 콘택홀 주변의 상기 층간절연막 상에 제1 확산방지막 패턴을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제2 확산방지막 및 제3 확산방지막을 형성하는 제6 단계; 상기 층간절연막 표면이 노출될 때까지 상기 제3 확산방지막 및 상기 제2 확산방지막을 전면식각하여 상기 제1 확산방지막 측벽 상부에 제3 확산방지막 패턴을 형성하면서 상기 제1 확산방지막 패턴 측벽과 그 주변의 상기 층간절연막 상에 제2 확산방지막 패턴을 형성하는 제7 단계; 상기 제1 확산방지막 패턴, 상기 제2 확산방지막 패턴 및 상기 제3 확산방지막 패턴 상에 하부전극을 형성하는 제8 단계; 상기 하부전극 상에 강유전체막을 형성하고 산소분위기에서 결정화를 위한 열처리 공정을 실시하는 제9 단계; 및 상기 강유전체막 상에 상부전극을 형성하는 제10 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극 양단의 상기 반도체 기판 내에 불순물 영역을 형성하여 트랜지스터를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계; 상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 제3 단계; 상기 콘택홀 내부에 플러그를 형성하는 제4 단계; 상기 플러그 및 상기 콘택홀 주변의 상기 층간절연막 상에 제1 확산방지막 패턴을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 알루미늄 산화막 및 제 실리콘 질화막을 형성하는 제6 단계; 상기 층간절연막 표면이 노출될 때까지 상기 실리콘 질화막 및 상기 알루미늄 산화막을 전면식각하여 상기 제1 확산방지막 측벽 상부에 실리콘 질화막 패턴을 형성하면서 상기 제1 확산방지막 패턴 측벽과 그 주변의 상기 층간절연막 상에 알루미늄 산화막 패턴을 형성하는 제7 단계; 상기 제1 확산방지막 패턴, 실리콘 질화막 패턴 및 상기 알루미늄 산화막 패턴 상에 하부전극을 형성하는 제8 단계; 상기 하부전극 상에 강유전체막을 형성하고 산소분위기에서 결정화를 위한 열처리 공정을 실시하는 제9 단계; 및 상기 강유전체막 상에 상부전극을 형성하는 제10 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
본 발명은 층간절연막 내에 형성된 플러그를 덮는 제1 산소확산방지막, 상기제1 산소확산방지막의 측벽과 상기 층간절연막을 덮는 제2 산소확산방지막 및 상기 제2 산소확산방지막 상에 형성된 스페이서 형상의 제3 산소확산방지막을 구비하여, 고온 산소분위기에서 실시하는 열처리 과정에서 확산방지막과 층간절연막의 계면을 따라서 산소가 확산 침투하는 것을 효과적으로 방지할 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 그 특징이 있다. 본 발명의 실시예에 따른 FeRMA 소자의 상기 제1 산소확산방지막은 Ir으로 이루어지고, 상기 제2 산소확산방지막은 산소에 대한 확산장벽 특성이 뛰어난 알루미늄 산화막으로 이루어지며, 상기 제3 산소확산방지막은 실리콘질화막으로 이루어진다.
도 5는 본 발명의 실시예에 따른 FeRAM 소자 구조를 보이는 단면도로서, 소자분리막(31) 그리고 게이트 절연막(32), 게이트 전극(33) 및 소오스·드레인 불순물 영역(34)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(30)을 덮는 제1 층간절연막(35), 상기 제1 층간절연막(35) 내에 형성된 콘택홀에 매립되어 상기 소오스·드레인 불순물 영역(34)과 연결되는 텅스텐 또는 폴리실리콘 플러그(36), 상기 플러그(36) 및 상기 콘택홀 주변의 층간절연막을 덮는 Ir 확산방지막(37), 상기 Ir 확산방지막(37) 측벽 및 상기 Ir 확산방지막(37)에 인접한 제1 층간절연막(35)을 덮는 Al2O3확산방지막(38), Al2O3확산방지막(38) 상에 형성된 스페이서 형상의 Si3N4확산방지막(39), Ir 확산방지막(37), Al2O3확산방지막(38) 및 Si3N4확산방지막(39)을 덮는 하부전극(40), 강유전체막(41) 및 상부전극(42)으로 이루어지는 캐패시터, 상기 캐패시터를 포함한 전체 구조를 덮는 제2층간절연막(43)을 포함하는 FeRAM 소자를 보이고 있다. 상기 Ir 확산방지막(37)을 대신하여 Ru 확산방지막을 형성할 수도 있다.
이하, 도 6a 내지 도 6h를 참조하여 본 발명의 실시예에 따른 FeRAM 소자 제조 방법을 설명한다.
먼저 도 6a에 보이는 바와 같이, 반도체 기판(30)에 소자분리막을 형성하고, 게이트 절연막(32), 게이트 전극(33) 및 소오스·드레인 불순물 영역(34)으로 이루어지는 CMOS 트랜지스터 형성을 완료한 다음, 전체 구조 상에 제1 층간절연막(35)을 형성하고 화학적 기계적 연마법(chemical mechanical polishing)으로 평탄화시키고 선택적으로 식각하여 캐패시터와 연결될 트랜지스터의 소오스·드레인 불순물 영역(34)을 노출시키는 콘택홀을 형성한다.
다음으로 도 6b에 도시한 바와 같이, 전체 구조 상에 Ti막 및 TiN막을 적층하여 상기 콘택홀 저면의 소오스·드레인 불순물 영역(34)과 접하는 금속확산방지막(44)을 형성한다. 상기 금속확산방지막(44)은 상기 콘택홀 내에 형성되는 플러그 물질의 종류에 따라 그 형성을 생략할 수도 있다.
이어서 도 6c에 보이는 바와 같이, 전체 구조 상에 텅스텐 또는 폴리실리콘막 등의 플러그용 전도막(36A)을 형성하여 콘택홀 내부를 채운다.
다음으로 제1 층간절연막(35) 표면이 노출될 때까지 반응성 이온 에칭 (reactive ion etching) 등과 같은 건식식각 방법으로 플러그용 전도막(36A) 및 금속확산방지막(44)을 제거하여 도 6d에 도시한 바와 같이 콘택홀 내부의 금속확산방지막(44) 상에 플러그(36)를 형성한다.
이어서 도 6e에 보이는 바와 같이, 상기 플러그(36) 및 상기 콘택홀 주변의 상기 제1 층간절연막(35) 상에 1000 Å 내지 1500 Å 두께의 Ir 확산방지막(37) 패턴을 형성한다. 상기 Ir 확산방지막(37) 패턴을 대신하여 Ru 확산방지막 패턴을 형성할 수도 있다.
다음으로 도 6f에 도시한 바와 같이, 전체 구조 상에 100 Å 내지 300 Å 두께의 Al2O3확산방지막(38) 및 2000 Å 내지 2500 Å 두께의 Si3N4확산방지막(39)을 형성한다.
이어서 도 6g에 보이는 바와 같이, RIE 등의 건식식각 방법으로 제1 층간절연막(35)이 노출될 때까지 Si3N4확산방지막(39) 및 Al2O3확산방지막(38)을 전면식각하여 Ir 확산방지막(37) 패턴 측벽 상부에 스페이서 형상의 Si3N4확산방지막(39) 패턴을 형성하면서 Si3N4확산방지막(39) 패턴 하부 즉, Ir 확산방지막(37) 측벽과 그 주변의 제1 층간절연막(35)을 덮는 Al2O3확산방지막(38) 패턴을 형성한다.
이러한 식각과정에서 형성된 상기 Si3N4확산방지막(39) 패턴에 Ir 확산방지막(37) 패턴 측벽과 Si3N4확산방지막(39) 사이 그리고 층간절연막(35)과 Si3N4확산방지막(39) 사이에 자기정렬적으로 Al2O3확산방지막(38) 패턴이 형성된다.
이때, Si3N4확산방지막(39) 및 Al2O3확산방지막(38) 식각시 전력은 650 W 내지 750 W의 소스파워, 150 W내지 250 W의 바이어스 파워를 인가한다. 그리고 식각가스로는 30 sccm 내지 50 sccm의 Ar과 함께 5 sccm 내지 20 sccm의 CF4가스 또는 10 sccm 내지 20 sccm의 Cl2가스를 주입하고, 챔버내 압력은 2 mTorr 내지 5 mTorr가 되도록 한다.
다음으로 도 6h에 도시한 바와 같이, Ir 확산방지막(37) 패턴, Al2O3확산방지막(38) 패턴 및 Si3N4확산방지막(39) 패턴을 덮는 하부전극(40)을 형성하고, 하부전극(40) 위에 Pb(Zr,Ti)O3(PZT), (Bi, La)4Ti3O12(BLT) 또는 SrBi2Ta2O9(SBT) 등으로 이루어지는 강유전체막(41)을 형성하고, 산소분위기에서 고온열처리하여 강유전체막(41)을 결정화시킨 다음, 강유전체막(41) 상에 상부전극(42)을 형성하여 강유전체 캐패시터 형성 공정을 완료한다. 다음으로 상부전극, 강유전체막 및 하부전극의 순으로 패터닝하여 강유전체 캐패시터를 제조한다.
이후, 층간절연막을 형성한 다음 통상적인 메모리 소자의 후공정을 진행하여 강유전체 메모리 소자를 제조한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 층간절연막 내에 형성된 플러그를 덮는제1 산소확산방지막, 상기 제1 산소확산방지막의 측벽과 상기 층간절연막을 덮는 제2 산소확산방지막 및 상기 제2 산소확산방지막 상에 형성된 스페이서 형상의 제3 산소확산방지막을 구비하여, 고온 산소분위기에서 실시하는 열처리 과정에서 제1 산소확산방지막과 층간절연막의 계면에 산소가 확산되는 것을 효과적으로 방지할 수 있다. 그에 따라 강유전체막 형성시 보다 높은 온도에서 결정화를 위한 열처리 공정을 진행할 수 있어서 양호한 특성을 갖는 강유전체 캐패시터를 제조할 수 있다.

Claims (14)

  1. 강유전체 메모리 소자에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극, 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 불순물 영역으로 이루어지는 트랜지스터;
    상기 트랜지스터 및 상기 반도체 기판을 덮는 층간절연막;
    상기 층간절연막 내에 형성된 콘택홀을 통하여 상기 트랜지스터의 불순물 영역과 연결되는 플러그;
    상기 플러그를 덮으면서 상기 콘택홀 주변의 상기 층간절연막 상에 형성된 제1 확산방지막;
    상기 제1 확산방지막의 측벽과 상기 층간절연막 상에 형성된 제2 확산방지막;
    상기 제2 확산방지막 상에 스페이서 형상으로 형성된 제3 확산방지막;
    상기 제1 확산방지막, 상기 제2 확산방지막 및 상기 제3 확산방지막 상에 형성된 하부전극;
    상기 하부전극 상에 형성된 강유전체막; 및
    상기 강유전체막 상에 형성된 상부전극
    을 포함하는 강유전체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제2 확산방지막은 알루미늄 산화막으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제3 확산방지막은 실리콘질화막으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자.
  4. 강유전체 메모리 소자에 있어서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막 및 게이트 전극, 상기 게이트 전극 양단의 상기 반도체 기판 내에 형성된 불순물 영역으로 이루어지는 트랜지스터;
    상기 트랜지스터 및 상기 반도체 기판을 덮는 층간절연막;
    상기 층간절연막 내에 형성된 콘택홀을 통하여 상기 트랜지스터의 불순물 영역과 연결되는 플러그;
    상기 플러그를 덮으면서 상기 콘택홀 주변의 상기 층간절연막 상에 형성된 제1 확산방지막;
    상기 제1 확산방지막의 측벽과 상기 층간절연막 상에 형성된 알루미늄 산화막;
    상기 제2 확산방지막 상에 스페이서 형상으로 형성된 실리콘 질화막;
    상기 제1 확산방지막, 상기 알루미늄 산화막 및 상기 실리콘 질화막 상에 형성된 하부전극;
    상기 하부전극 상에 형성된 강유전체막; 및
    상기 강유전체막 상에 형성된 상부전극
    을 포함하는 강유전체 메모리 소자.
  5. 제 1 항 있어서,
    상기 제1 확산방지막은 Ir 또는 Ru으로 이루어지는 것을 특징으로 하는 강유전체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 강유전체막은 Pb(Zr,Ti)O3, (Bi, La)4Ti3O12또는 SrBi2Ta2O9중 어느 하나인 것을 특징으로 하는 강유전체 메모리 소자.
  7. 제 5 항에 있어서,
    상기 트랜지스터의 불순물 영역과 상기 플러그 사이에 금속확산방지막을 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
  8. 강유전체 메모리 소자 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극 양단의 상기 반도체 기판 내에 불순물 영역을 형성하여 트랜지스터를 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 제3 단계;
    상기 콘택홀 내부에 플러그를 형성하는 제4 단계;
    상기 플러그 및 상기 콘택홀 주변의 상기 층간절연막 상에 제1 확산방지막 패턴을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 제2 확산방지막 및 제3 확산방지막을 형성하는 제6 단계;
    상기 층간절연막 표면이 노출될 때까지 상기 제3 확산방지막 및 상기 제2 확산방지막을 전면식각하여 상기 제1 확산방지막 측벽 상부에 제3 확산방지막 패턴을형성하면서 상기 제1 확산방지막 패턴 측벽과 그 주변의 상기 층간절연막 상에 제2 확산방지막 패턴을 형성하는 제7 단계;
    상기 제1 확산방지막 패턴, 상기 제2 확산방지막 패턴 및 상기 제3 확산방지막 패턴 상에 하부전극을 형성하는 제8 단계;
    상기 하부전극 상에 강유전체막을 형성하고 산소분위기에서 결정화를 위한 열처리 공정을 실시하는 제9 단계; 및
    상기 강유전체막 상에 상부전극을 형성하는 제10 단계
    를 포함하는 강유전체 메모리 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 제2 확산방지막을 알루미늄 산화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 제3 확산방지막을 실리콘질화막으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  11. 강유전체 메모리 소자 제조 방법에 있어서,
    반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하고, 상기 게이트 전극 양단의 상기 반도체 기판 내에 불순물 영역을 형성하여 트랜지스터를 형성하는 제1 단계;
    상기 제1 단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 제3 단계;
    상기 콘택홀 내부에 플러그를 형성하는 제4 단계;
    상기 플러그 및 상기 콘택홀 주변의 상기 층간절연막 상에 제1 확산방지막 패턴을 형성하는 제5 단계;
    상기 제5 단계가 완료된 전체 구조 상에 알루미늄 산화막 및 제 실리콘 질화막을 형성하는 제6 단계;
    상기 층간절연막 표면이 노출될 때까지 상기 실리콘 질화막 및 상기 알루미늄 산화막을 전면식각하여 상기 제1 확산방지막 측벽 상부에 실리콘 질화막 패턴을 형성하면서 상기 제1 확산방지막 패턴 측벽과 그 주변의 상기 층간절연막 상에 알루미늄 산화막 패턴을 형성하는 제7 단계;
    상기 제1 확산방지막 패턴, 실리콘 질화막 패턴 및 상기 알루미늄 산화막 패턴 상에 하부전극을 형성하는 제8 단계;
    상기 하부전극 상에 강유전체막을 형성하고 산소분위기에서 결정화를 위한 열처리 공정을 실시하는 제9 단계; 및
    상기 강유전체막 상에 상부전극을 형성하는 제10 단계
    를 포함하는 강유전체 메모리 소자 제조 방법.
  12. 제 8 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 제1 확산방지막을 Ir 또는 Ru으로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  13. 제 12 항에 있어서,
    상기 강유전체막을 Pb(Zr,Ti)O3, (Bi, La)4Ti3O12또는 SrBi2Ta2O9중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
  14. 제 12 항에 있어서,
    상기 제2 단계 후,
    상기 콘택홀 저면의 상기 불순물 영역과 접하는 금속확산방지막을 형성하는 제11 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
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