KR20010043698A - 반도체장치 및 그 제조방법 - Google Patents

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KR20010043698A
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시마모토야스히로
미키히로시
쿠시다케이코
후지사키요시히사
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

하부전극의 저면과, 하부전극과 스위치용 트랜지스터의 한쪽의 확산층을 접속하는 배선과의 사이에 있는 확산방지층을 자기정합적으로 형성한다.
이것에 의해, 더미막을 이용해서 구멍 패턴을 형성하기 위한 사이드 트렌치를 발생시키지 않게 하여, 메모리부 콘택트 플러그와 확산방지층 사이에서 맞춤 어긋남이 일어나도 메모리부 콘택트 플러그와 고유전율 유전체막이 직접 접촉하지 않아, 신뢰성이 높은 소자를 얻을 수 있다.

Description

반도체장치 및 그 제조방법{Semiconductor device and Process for Manufacturing the same}
강유전체 물질에는 수백에서 수천으로 매우 큰 비유전율을 갖는 것이 있다. 따라서, 그들 강유전체의 박막을 커패시터 절연막으로 이용하면, 대규모 집적회로(LSI)에 적합한 소면적이고, 또한 대용량의 커패시터가 얻어진다. 또, 강유전체 물질은 자발분극을 갖고, 외부전장에 의해 그 방향을 반전시킬수 있으므로, 이 특성을 이용해서 불휘발성 메모리가 얻어진다. 강유전체를 이용한 메모리에는 강유전체 박막으로서 티탄산 지르콘산납, 티탄산 스트론튬 바륨 등의 산화물 강유전체를 이용하는 것이 일반적이다.
이 강유전체 물질의 비유전율은 크지만, 예컨대 1기가(G)비트 DRAM에서는 비유전율 250의 커패시터 절연막을 이용해도 평면 커패시터에서는 충분한 신뢰성을 얻는데 필요해지는 전하를 축적할 수 없어, 입체 구조의 커패시터가 필요해진다. 종래의 1G 비트 DRAM의 시험제작(試作) 발표는, 예컨대 아이ㆍ이ㆍ이ㆍ이, 아이ㆍ이ㆍ디ㆍ엠 테크놀러지 다이제스트 1995 119페이지(IEDM' 95 Tech. Digest pp.119, 1995)나 아이ㆍ이ㆍ이ㆍ이, 아이ㆍ이ㆍ디ㆍ엠 테크놀러지 다이제스트 1995 115페이지(IEDM' 95 Tech. Digest pp.115, 1995)에 기재되어 있다. 이들 종래 기술에서 이용되고 있는 메모리셀은, 도 20에 나타낸 것과 같은 구조이다. 게이트 산화막(202)과 게이트 전극(203)을 포함하는 스위치용 MOS 트랜지스터를 형성한 반도체 기판 위를 층간절연막(206)으로 덮고, 베이스(下地) 단차를 평탄화 한 후, 그 위에 확산방지용 도전층(207)을 형성하고, 하부전극(208), 고유전율 유전체막(209), 플레이트 전극(210)으로 이루어지는 고유전율 유전체 커패시터를 형성한다. 하부전극(208)에는 백금이나 루테늄, 이산화루테늄 등이 이용된다. 강유전체 커패시터의 한쪽의 전극(208)과 MOS 트랜지스터의 소스 또는 드레인으로의 접속은, 절연 물질에 천설(穿設)한 콘택트 홀 내부에 매립한 도전물질(205)에 의한 구조로 되어 있다. 또, 도면 중 204는 비트라인, 201은 소자간 분리절연막이다. 이와 같이, 하부전극을 직육면체의 전극으로 하고, 그 측면을 이용함으로써 동일한 평면적 중에 면적이 큰 커패시터를 실현하고 있다.
그러나, 도 20에 나타낸 것과 같은 종래의 구조에서는, 고유전율 유전체막(209)을 성막할 때 확산방지층(207)의 측면(211)이 산화되어 박리를 일으키는 문제가 있다. 또한, 메모리부 콘택트와 축적용량의 저면을 규정하는 마스크의 맞춤 어긋남이 일어나면, 도 21에 나타낸 바와 같이 메모리부 콘택트 플러그(205)와 커패시터 절연막(209)이 직접 접촉하고, 고유전율 유전체막(99)을 성막할 때 산화분위기에 의해 메모리부 콘택트 플러그가 산화되어 도통 불량을 일으켜버리거나 하부전극을 가공할 때 메모리부 콘택트 플러그가 삭감되어 버리는 등의 문제를 일으킬 가능성이 있다.
종래의 구조에서 더 고집적화를 추진하고자 하면 커패시터 용량을 확보하기 위해 더 측면적을 넓게 할 필요가 있으므로, 이 직육면체 모양의 하부전극(207)을 얇고 높게하는 것이 필요해진다. 예컨대, 최소 가공치수 0.13㎛의 DRAM을 생각하면, 직육면체의 애스펙트비를 3∼5로 하는 가공이 필요해지는 것으로 예상된다. 그러나, 이들 재료의 미세 가공기술은 확립된 것이라고는 말할 수 없고, 특히 고(高)애스펙트비의 미세 가공은 곤란하다. 또한, 전극의 높이를 높게 하기 위해서는, 우선, 루테늄 혹은 이산화루테늄 등의 하부전극 재료를 필요한 높이분의 막 두께 만큼 퇴적할 필요가 있지만, 막 두께가 두껍게 되면, 퇴적시간이 길게 걸리고, 막 자신이 갖는 응력에 의한 박리가 생기기 쉽게 되어 수율이 저하하는 등의 문제가 있다.
한편, 확산방지층을 콘택트 홀의 내부에만 형성하거나, 콘택트 플러그에 TiN, W 등을 이용하는 구조도 제안되어 있지만, 이들 방법을 이용하여도 확산방지층의 산화나 하부전극 가공시의 삭감 등의 문제는 회피할 수 없다.
이 종래기술의 문제를 회피하는 것으로서, 일본공개특허 평5-291526에 기재되어 있는 도 25에 나타낸, 하부전극(81)을 두꺼운 절연막으로 개공한 원통 모양의 구멍의 내부에 얇은 벽 모양으로 형성하는 구조가 제안되어 있다. 그러나, 이 구조를 고유전율 유전체 커패시터에 적용할 때는 다음과 같은 문제점이 있다. 즉, 고유전율 유전체 커패시터에서는 하부전극으로 백금, 루테늄 혹은 이산화루테늄 등의 재료를 이용하지만, 스위치용 MOS 트랜지스터의 한쪽의 확산층과 커패시터의 하부전극을 접속할 때, 이들 재료가 직접 실리콘(53)에 접촉하고 있으면 실리사이드화 반응을 일으키거나 혹은 전극/실리콘 계면에서 실리콘이 산화되어 저항이 증대하거나 한다. 이 때문에, 전극(81)과 실리콘(53)의 사이에 확산방지층(61)을 설치할 필요가 있다. 이 확산방지층과 하부전극 저면이 맞춤 어긋남을 일으키면 두꺼운 절연막에 커패시터 영역이 되는 구멍을 개공할 때, 베이스 층간절연막과 확산방지층의 에칭 레이트의 차이 때문에, 도 26에 나타낸 바와 같이, 사이드 트렌치(261)가 발생하여 신뢰성을 저하시킨다.
본 발명은 상기와 같은 문제를 해결하기 위해 이루어진 것으로, 보다 더 고집적인 메모리를 실현하는 것이 가능한 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
발명의 개시
(해결수단)
상기 목적은, 확산방지층을 퇴적한 후, 커패시터 영역을 규정하기 위한 제2 막을 형성하며, 이 제2 막과 확산방지층을 선택적으로 에칭하여 패터닝하고, 커패시터 영역을 섬(島) 패턴으로 가공한 후, 두꺼운 절연막을 형성함으로써 이 섬 패턴을 두꺼운 절연막 속에 매립하고, 다음에 절연막 속에 매립된 제2 막을 제거함으로써 커패시터 영역이 되는 구멍의 저면과 확산방지층을 형성함으로써 달성된다.
또한, 트랜지스터가 형성된 기체상의 절연막의 개구부의 저부에 설치된 확산방지층과, 이 개구부의 저부에서 측부에 걸쳐 베이스의 확산방지층과 자기정합적으로 형성된 커패시터의 하부전극을 구비함으로써 달성된다. 이 하부전극과 확산방지층은 실질적으로 동일한 패턴으로 형성되어 있다.
이와 같은 구성으로 함으로써, 커패시터 영역이 되는 구멍의 측벽부를 커패시터 용량으로서 이용하므로 고집적화에 적합한 대용량의 커패시터가 얻어진다. 또한, 확산방지층이 커패시터 영역이 되는 구멍의 바닥에 자기정합적으로 형성되어 있기 때문에, 메모리셀 면적을 증대시키지 않고, 커패시터 영역이 되는 구멍을 형성할 때의 사이드 트렌치의 발생을 방지할 수 있다. 게다가, 메모리부 콘택트 플러그와 확산방지층의 사이에서 맞춤 어긋남이 일어나도 메모리부 콘택트 플러그와 고유전율 유전체막이 직접 접촉하는 것은 아니고, 신뢰성이 높은 소자가 얻어진다.
또, 상기의 확산방지층으로는, 하부전극과 플러그와의 반응을 방지하는 층이고, 예컨대 Ti, Ta, TiN, AlxTi1-xN, Ru 등 혹은 이들의 적층막이 이용된다.
또한, 커패시터의 절연막으로서, 탄탈옥사이드 외에 페로우매그네틱(ferromagnetic)형 산화물, 예컨대 티탄산 스트론튬 바륨, 티탄산 스트론튬, 티탄산 바륨, 티탄산 지르콘산납, 티탄산 지르콘산 바륨납이 이용된다.
또한, 상기 제2 막은, 커패시터 영역을 규정하기 위한 막이기 때문에, 어떤 재료를 이용하여도 되지만, 예컨대 텅스텐을 이용한 경우는, 텅스텐막과 확산방지층의 질화티탄막을 SF6가스를 이용해서 연속적으로 에칭할 수 있기 때문에, 보다 간편하게 형성할 수 있다.
본 발명은 강유전체 박막을 이용한 소자, 특히 대규모 집적회로(LSI)에 적합한 분극반전형 불휘발성 메모리 또는 다이나믹 랜덤 액세스 메모리의 커패시터에 관한 것이다.
도 1은, 본 발명의 반도체장치의 단면도, 도 2는 본 발명의 제1 실시예의 반도체장치의 제조공정을 나타내는 제1의 단면도, 도 3은 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제2의 단면도, 도 4는 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제3의 단면도, 도 5는 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제4의 단면도, 도 6은 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제5의 단면도, 도 7은 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제6의 단면도, 도 8은 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제7의 단면도, 도 9는 본 발명의 실시예 1의 반도체장치의 제조공정을 나타내는 제8의 단면도, 도 10은 본 발명의 실시예 2의 반도체장치의 제조공정을 나타내는 제1의 단면도, 도 11은 본 발명의 실시예 2의 반도체장치의 제조공정을 나타내는 제2의 단면도, 도 12는 본 발명의 실시예 2의 반도체장치의 제조공정을 나타내는 제3의 단면도, 도 13은 본 발명의 실시예 2의 반도체장치의 제조공정을 나타내는 제4의 단면도, 도 14는 본 발명의 실시예 3의 반도체장치의 제조공정을 나타내는 제1의 단면도, 도 15는 본 발명의 실시예 3의 반도체장치의 제조공정을 나타내는 제2의 단면도, 도 16은 본 발명의 실시예 3의 반도체장치의 제조공정을 나타내는 제3의 단면도, 도 17은 본 발명의 실시예 3의 반도체장치의 제조공정을 나타내는 제4의 단면도, 도 18은 본 발명의 실시예 3의 반도체장치의 제조공정을 나타내는 제5의 단면도, 도 19는 본 발명의 실시예 3의 반도체장치의 제조공정을 나타내는 제6의 단면도, 도 20은 종래 반도체장치의 단면도, 도 21은 종래 반도체장치의 문제점을 설명하는 도면, 도 22는 본 발명의 메모리셀 어레이부와 그것에 인접하는 주변회로의 각 일부의 주요부 단면, 도 23은 본 발명의 메모리셀과 주변회로의 각 일부의 평면도, 도 24는 본 발명의 메모리셀과 주변회로의 각 일부의 회로도, 도 25는 종래 반도체장치의 단면도, 도 26은 종래 반도체장치의 문제점을 설명하는 도면, 도 27은 본 발명의 실시예 4의 반도체장치의 제조공정을 나타내는 제1의 단면도, 도 28은 본 발명의 실시예 4의 반도체장치의 제조공정을 나타내는 제2의 단면도, 도 29는 본 발명의 실시예 4의 반도체장치의 제조공정을 나타내는 제3의 단면도, 도 30은 본 발명의 실시예 4의 반도체장치의 제조공정을 나타내는 제4의 단면도, 도 31은 본 발명의 실시예 4의 반도체장치의 제조공정을 나타내는 단면도, 도 32는 본 발명의 실시예 2의 반도체장치의 제조공정을 나타내는 단면도이다.
발명을 실시하기 위한 최선의 형태
(실시예 1)
도 2에서 도 9는 본 발명을 이용해서 메모리셀을 제조하는 실시예이다. 우선, 도 2에 나타낸 바와 같이, p형 반도체 기판(21)상에 소자간 분리절연막(22), 게이트 산화막을 형성한다. 두께 60㎚의 다결정실리콘(23), 두께 60㎚의 텅스텐 실리사이드(24), 두께 200㎚의 SiO2층(27)을 순차 퇴적하고, 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 가공하여, 게이트 전극이 되는 워드선을 소망의 패턴으로 한다. 워드선을 마스크로 이온 주입에 의해 n형 불순물 확산층(인)(25, 26)을 형성한다. 다음에, 두께 80㎚의 SiO2층을 CVD법으로 피착하고, 이방성 드라이 에칭법으로 가공하여 워드선 측벽의 절연막층(28)을 형성한다.
표면 전체에 공지의 CVD법을 이용해서 두께 150㎚의 Si3N4(31)을 CVD법으로 퇴적시킨다. 다음에, 비트선이 기판 표면의 n형 확산층과 접촉하는 부분(25) 및 축적전극이 기판 표면의 n형 확산층과 접촉하는 부분(26)을 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 개구한다. CVD법을 이용해서 두께 250㎚의 n형 불순물을 포함하는 다결정실리콘을 퇴적시킨 후, 막 두께분의 에칭을 함으로써, 전술의 에칭에 의해 형성된 구멍의 내부에 다결정실리콘(32, 33)을 매립하여 도 3에 나타낸 것과 같은 구조를 얻는다.
다음에, Si3N4(31)을 일단 에칭하여 제거한 후, 다시 두께 60㎚의 Si3N4(41)을 공지의 CVD법을 이용해서 퇴적시킨다. 비트선이 기판의 확산층(25)과 전기적으로 접속하기 위해, 다결정실리콘(32)의 상부의 절연막(41)을 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 개구한다. 다음에, 비트선을 형성한다. 비트선의 재료로서는 다결정실리콘막(42), W/TiN/Ti의 적층막(43)을 이용하였다. 이 위에, 두께 400㎚의 SiO2(44)를 퇴적시킨 후, 막 두께의 절반을 에치백하여 단차에 SiO2를매립하여 평탄화 하였다. SiO2(44)와 비트선을 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 가공하여, 비트선을 소망의 패턴으로 한다(도 4).
다음에, 막 두께 60㎚의 SiO2를 CVD법으로 퇴적하고, 드라이 에칭법으로 에치백하여 비트선의 측벽부에 SiO2의 사이드월 스페이서(51)를 형성하고, 비트선을 절연한다. 다음에, BPSG 등의 실리콘산화막계의 절연막(52)을 퇴적시켜 평탄화한다. 이 절연막(52)은 기판 평면을 평탄화 하는데 충분한 막 두께로 할 필요가 있다. 본 실시예에서는 절연막(52)의 막 두께를 500㎚로 하고, 막 두께 300㎚까지 에치백함으로써 평탄화하는 방법을 이용하였다.
공지의 포토리소그래피법과 드라이 에칭법을 이용해서 축적용량부가 기판과 접촉하는 메모리부 콘택트 홀을 개구한다. 다결정실리콘(33)의 상부의 Si3N4(41)을 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 개구한다. CVD법으로 두께 150㎚의 다결정실리콘을 퇴적하고, 막 두께분을 에치백하여 콘택트 홀에 다결정실리콘(53)을 매립한다(도 5).
다음에, 확산방지층으로서 막 두께 50㎚의 TiN(61)을 스퍼터링법으로 퇴적하고, 계속해서, 커패시터 영역을 규정하기 위한 막(62)을 소망하는 커패시터의 높이 분의 막 두께 만큼 퇴적한다. 본 실시예에서는 0.5㎛로 하였다. 커패시터 영역을 규정하기 위한 막의 재료로서 본 실시예에서는 텅스텐, Si3N4, 다결정실리콘의 3종류의 방법을 시험하여 모두 양호한 결과가 얻어졌다. 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 포토레지스트(63)를 마스크로 커패시터 영역을 규정하기 위한 막과 확산방지층을 가공하였다(도 6). 커패시터 영역을 규정하기 위한 막에 텅스텐을 이용하는 경우에는 SF6를 이용해서, 텅스텐과 TiN을 연속해서 가공한다. 커패시터 영역을 규정하기 위한 막에 Si3N4를 이용하는 경우에는 NF3와 He 또는 O2의 혼합가스를 이용해서 Si3N4를 가공한 후, SF6를 이용해서 TiN을 가공한다. 커패시터 영역을 규정하기 위한 막에 다결정실리콘을 이용하는 경우에는 SF6를 이용해서 다결정실리콘을 가공한 후, SF6를 이용해서 TiN을 가공한다. 커패시터 영역을 규정하기 위한 막과 확산방지층을 가공한 후, 애싱법을 이용해서 포토레지스트를 제거한다. 이 확산방지층(61)과 텅스텐 등 커패시터 영역을 형성하기 위한 막(62)은 동일한 레지스트(63)를 마스크로 해서 에칭할 수 있기 때문에, 이들 막은 자기정합적으로 패터닝 된다.
다음에, 커패시터를 매립하는 두꺼운 절연막(71)을 퇴적한다. 본 실시예에서는 두께 1㎛의 BPSG를 공지의 CVD법을 이용해서 퇴적시킨 후, 공지의 화학기계 연마법에 의해 커패시터 영역을 규정하기 위한 막이 노출할 때까지 연마하여 평탄화 하였다. 이와 같이 CMP나 CML에 의해 평탄화 하는 이외에, 850℃ 정도의 열처리에 의해 BPSG를 리플로우 시킨 후, 막 두께의 절반을 에치백하여 평탄화 하여도 된다.
다음에, 두꺼운 절연막 속에 매립된 커패시터 영역을 규정하기 위한 막을 선택적으로 드라이 에칭법으로 제거한다. 커패시터 영역을 규정하기 위한 막에 텅스텐을 이용하는 경우에는 SF6에 의한 등방성의 에칭을 이용한다. 조건을 선택함으로써 베이스가 되는 TiN에 대해서 40배 이상, BPSG막에 대해서는 20배 이상의 선택비가 얻어진다. 커패시터 영역을 규정하기 위한 막에 Si3N4를 이용하는 경우에는 NF3와 He 또는 O2의 혼합가스를 이용한다. 베이스가 되는 TiN에 대해서 50배 이상, BPSG막에 대해서는 10배 이상의 선택비가 얻어진다. 커패시터 영역을 규정하기 위한 막에 다결정실리콘을 이용하는 경우에는 SF6를 이용한다. 어떤 재료를 이용하는 경우에도 커패시터 영역이 되는 구멍 속에 남겨진 찌꺼기가 남아있지 않은 막 두께에 대해서 100%의 오버 에칭을 행하였지만 베이스 삭감 등의 문제는 발생하지 않았다. 여기까지의 공정에서, 커패시터 영역이 되는 구멍의 바닥에만 확산방지층의 TiN이 존재하는 구조가 얻어진다(도 7).
다음에, 두께 30㎚의 루테늄(81)을 MOCVD법으로 퇴적한다. 이 위에 유기막을 도포하고, 전면 에칭을 행하면 구멍의 내부는 유기막(82)으로 메워지지만 절연막(63)의 표면에 있는 루테늄이 노출한다. 노출한 루테늄을 에칭하여 축적전극을 셀마다 분리한다(도 8).
유기막(82)을 제거한 후, 고강유전체막인 두께 20㎚의 티탄산 스트론튬 바륨(91), 플레이트 전극인 두께 20㎚의 이산화루테늄(92)을 순차 MOCVD법으로 퇴적하였다(도 9).
유기막을 전면 에칭하는 대신에, 포토리소그래피로 패턴을 형성하여 평탄한 절연막상의 루테늄(81)이 에칭되지 않도록 하면, 메모리 매트의 외측에 커패시터를 제작할 수 있다. LSI에서는 바이패스 컨덴서 등에 큰 면적의 MOS커패시터가 이용되지만, 이 커패시터는 고유전율막을 이용하고 있기 때문에 매우 작은 면적으로 동등의 용량이 얻어지므로, 이 커패시터를 이용함으로써 칩 면적을 저감할 수 있다.
다음에, 포토레지스트를 마스크로 메모리 매트 밖의 플레이트 전극의 불필요한 부분의 이산화루테늄, 티탄산 스트론튬 바륨을 제거한 후, 두께 400㎚의 오존 TEOS(11)를 CVD법으로 퇴적하고, 막 두께의 절반을 에치백함으로써 커패시터 영역 위를 평탄화 한다. 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 플레이트 전극과 커패시터의 상부전극을 접속하기 위한 콘택트 홀을 열어, 제2 금속배선층(12)을 형성하여 도 22에 나타낸 것과 같은 메모리셀을 완성한다. 도 22에는 메모리셀 어레이부와 그것에 인접하는 주변회로의 각 일부의 주요부 단면이 나타나 있다. 도 23은 본 발명의 메모리셀과 주변회로의 각 일부의 평면도, 도 24는 본 발명의 메모리셀과 주변회로의 각 일부를 나타내는 회로도이다. 도 22는 도 23에서의 X-X'의 단면도이다. 도 22에는 메모리셀 선택용 MISFET, Qt와 도 23, 도 24에서의 Qshr, Qp, Qn의 부호를 붙인 주변회로의 MISFET가 나타나 있다. Qshr는 DRAM의 메모리셀부와 주변회로부의 센스앰프를 분리하는 쉐어드 MISFET이다. Qp는 p채널 MISFET, Qn은 n채널 MISFET이고, 센스앰프부는 Qp, Qn2개씩 이루어지는 플립플롭 회로로 되어 있다.
(실시예 2)
도 10에서 도 13을 이용해서 본 발명의 제2 실시예에 대해서 설명한다. 본 실시예는 미리 하부전극을 형성하고, 그 후 층간절연막을 형성하는 것이다. 도 5에 나타낸 것과 같은 메모리셀 커패시터와 스위치용 트랜지스터를 접속하는 콘택트 홀에 폴리실리콘을 매립한 구조를 얻을 때까지는 실시예 1과 동일하다. 다음에, 도 10에 나타낸 바와 같이, 막 두께 50㎚의 TiN(101)과 막 두께 60㎚의 Pt막(102)을 순차 스퍼터링법으로 퇴적한다. 여기서, Ru막(102)의 막 두께는 나중에 하부전극의 측벽이 되는 Pt막(121)을 에치백 할 때에 다소 삭감되어도 도통 불량 등을 일으키지 않도록 Pt막(121)의 막 두께 보다도 두껍게 해 놓는 것이 바람직하다.
계속해서, 커패시터 영역을 규정하기 위한 막(103)으로서 텅스텐을 소망하는 커패시터의 높이분의 막 두께 만큼 퇴적한다. 본 실시예에서는 450㎚로 하였다. 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 포토레지스트를 마스크로 W를 가공하고, 포토레지스트를 제거한 후, W(103)를 마스크로 Pt(102), TiN(101)을 순차 가공하여 도 10에 나타낸 구조를 얻는다. 실시예 1과 동일하게 하여 두꺼운 산화막(111)을 퇴적하고, CMP법으로 평탄화 하였다. CMP는 흄드실리카를 슬러리로 해서 이용하였다. 산화막과 W의 연마 선택비는 10배 이상이므로, 충분히 종점 검출이 가능하다. 연마 레이트에 ±5%의 면내 분포가 있기 때문에, W가 표면을 드러낼 때까지 연마를 행한 후, 10%분 추가로 연마를 행했다. 이 공정에 의해 웨이퍼 전면에서 W가 표면을 드러내고, 그 막 두께는 최저라도 0.4㎛가 된다. 또한, W막(103)은 Pt/TiN 드라이 에칭 가공시에 마스크로서 이용하고 있기 때문에, 그 상부의 귀퉁이가 떨어진 상태로 되어 있다. 이대로의 형상으로 산화막(111)에 매립하고, W를 제거하면, 도 32에 나타낸 바와 같이 커패시터 영역이 되는 부분의 구멍의 상부에 산화막이 오버행(overhang)한 형상으로 되어버려 구멍 속에 하부전극, 커패시터 절연막을 형성하는 것이 곤란해진다. CMP법으로 평탄화 할때 W막(111)의 어깨 처진(肩落) 부분을 삭감하여 취하는 것에 의해, 수직한 형상의 구멍이 얻어진다.
다음에, 드라이 에칭법에 의해 W(103)를 제거함으로써 도 11에 나타낸 구조를 얻는다. 다음에,막 두께 50㎚의 Pt막(121)을 매립 특성이 우수한 롱 슬로(long slow) 스퍼터링법으로 퇴적하고, 막 두께분 에치백함으로써 커패시터 영역이 되는 구멍의 측벽을 Pt로 덮고, 또 커패시터 마다 하부전극이 분리된 구조를 얻는다(도 12). 본 실시예에서는 미리 하부전극의 바닥이 되는 Pt막(102)을 바닥에 부설해 놓고, 에치백에 의해 커패시터 마다 하부전극의 분리를 행하고 있기 때문에, 실시예 1과 비교하여 공정수가 적게 되는 이점이 있다.
다음에, 도 13에 나타낸 바와 같이, 두께 30㎚의 티탄산 스트론튬 바륨(131), 두께 20㎚의 이산화루테늄(132)을 순차 MOCVD법으로 퇴적하였다. 포토레지스트를 마스크로 메모리 매트 밖의 플레이트 전극의 불필요한 부분의 이산화루테늄, 티탄산 스트론튬 바륨을 제거한 후, 배선을 행해 도 1에 나타낸 메모리셀을 완성한다.
(실시예 3)
실시예 1, 2에서는 커패시터 영역을 규정하기 위한 막을 후(後) 공정에서 제거하여 버렸지만, 이것을 배선층으로 이용함으로써 주변회로와 메모리 매트부의 단차에 의한 깊은 콘택트 홀의 가공이 없이 신뢰성 높은 소자가 얻어진다. 이와 같은 방법을 이용한 소자의 제조공정을 도 14에서 도 19를 이용하여 설명한다.
도 3에 나타낸 구조를 얻는 부분까지는 실시예 1과 동일하다. 다음에, 도 14와 같이 Si3N4(31)을 일단 에치백하여 제거한 후, 두께 40㎚의 Si3N4(141)을 공지의 CVD법을 이용해서 퇴적시킨다. 비트선이 기판의 확산층(25)과 전기적으로 접속하기 위해, 다결정실리콘(32, 33)의 상부의 절연막(141)을 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 개구한다. 동시에 주변회로의 콘택트부를 덮고 있는 절연막(141)도 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 제거한다. 두께 300㎚의 SiO2(142)를 공지의 CVD법을 이용해서 퇴적시킨 후, CMP법으로 평탄화 한다. 다음에, 두께 40㎚의 Si3N4(143)을 공지의 CVD법을 이용해서 퇴적시킨다.
공지의 포토리소그래피법과 드라이 에칭법을 이용해서 다결정실리콘(32, 33)과 주변회로로의 콘택트 홀을 개공한다. CVD법으로 두께 100㎚의 TiN을 퇴적하고, CMP법으로 콘택트 홀에 TiN(151)을 매립한다. 다음에, 도 15에 나타낸 바와 같이 제1 배선층을 형성한다. 재료로서는 W/TiN/Ti의 적층막(152)을 이용하였다. 스퍼터링법으로 W/TiN/Ti의 적층막을 퇴적하고, 이 위에 두께 50㎚의 SiO2(153)을 퇴적시킨 후, 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 가공하고, 제1 배선층을 소망의 패턴으로 한다. 제1 배선층은 비트선 및 주변회로의 배선에 이용된다. 막 두께 50㎚의 SiO2를 CVD법으로 퇴적하고, 드라이 에칭법으로 에치백하여 제1 배선층의 측벽부에 SiO2의 사이드월 스페이서(154)를 형성하고, 제1 배선층을 절연한다.
다음에, BPSG 등의 실리콘 산화막계의 절연막(161)을 퇴적시켜 평탄화 한다. 본 실시예에서는 절연막(161)의 막 두께를 250㎚로 하고, CMP법으로 평탄화 하였다. 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 축적용량부와 확산층을 접속하기 위한 메모리부 콘택트 홀을 개구한다. 동시에 제1 배선층과 제2 배선층을 연결하기 위한 콘택트 홀도 개공한다. CVD법으로 두께 100㎚의 다결정실리콘을 퇴적하고, 막 두께분을 에치백하여 콘택트 홀에 다결정실리콘(162)을 매립한다. 또 평탄화를 위해 CVD법으로 두께 50㎚의 다결정실리콘(163)을 퇴적한다.
다음에, 막 두께 50㎚의 TiN(101)과 막 두께 60㎚의 Ru막(164)을 순차 스퍼터링법으로 퇴적하고, 이어서 커패시터 영역을 규정하기 위한 막(103)으로서 텅스텐을 소망하는 커패시터의 높이분의 막 두께 만큼 퇴적한다. 본 실시예에서는 0.5㎛로 하였다. 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 포토레지스트를 마스크로 W(103), Ru(164), TiN(101)을 순차 가공하여 도 16에 나타낸 구조를 얻는다. 실시예 2와 다른 것은 도 16에 나타낸 바와 같이, 여기서 W/Ru/TiN을 제1 배선층과 제2 배선층의 접속에도 이용하는 점이다.
다음에, 두꺼운 산화막(171)을 퇴적하고, 평탄화 한 후, W를 제거함으로써 도 17에 나타낸 구조를 얻는다. 이때, 메모리 매트부의 밖을 포토레지스트(172)로 덮고, 주변회로의 배선으로서 이용하는 W/Ru/TiN은 남도록 한다.
다음에, 실시예 2와 동일하게 해서, 막 두께 50㎚의 Ru막(181)을, 매립 특성이 우수한 롱 슬로 스퍼터링법으로 퇴적하고, 막 두께분 에치백함으로써 커패시터 영역이 되는 구멍의 측벽을 Ru가 덮고, 또 커패시터 마다 하부전극이 분리된 구조를 얻는다. 다음에, 도 18에 나타낸 바와 같이, 두께 30㎚의 티탄산 스트론튬 바륨(131), 두께 20㎚의 이산화루테늄(132)을 순차 MOCVD법으로 퇴적하였다. 포토레지스트를 마스크로 메모리 매트 밖의 플레이트 전극의 불필요한 부분의 이산화루테늄(132), 티탄산 스트론튬 바륨(131)을 제거한 후, 배선을 행하여, 도 19에 나타낸 메모리셀을 완성한다. 실시예 1, 2에서는 미세화를 추진하기 위해 메모리셀 커패시터를 높게 하면, 주변회로로의 콘택트 홀이 깊게 되어 버리기 때문에 도통 불량 등의 문제가 발생하기 쉽게 된다. 또한, 주변회로와 메모리셀부의 단차가 크게 되기 때문에, 이 단차부에서 배선 불량을 일으킬 가능성도 크게 된다. 본 실시예에서는 W/Ru/TiN을 주변회로의 배선으로서 이용하고 있으므로, 메모리셀 커패시터가 높게 되어도 주변회로로의 배선, 콘택트가 확실하게 행해지므로 미세화에 적합하고 있다. 본 실시예에서는 하부전극 재료로서 Ru를 이용하였지만, Pt나 Ir을 이용하여도 좋은 것은 말할 필요도 없다. 또, 본 실시예에서는 확산방지층과 하부전극을 형성하고 나서 커패시터 영역을 형성하기 위한 막(013)을 형성하였지만, 실시예 1과 같이 확산방지층 위에 커패시터 영역을 형성하기 위한 막(103)을 형성하여 가공하고 나서 하부전극을 형성하여도 된다.
(실시예 4)
도 27에서 도 29를 이용해서 본 발명의 제4 실시예에 대해서 설명한다. 본 실시예는, 측벽에 백금전극을 도금법으로 형성하는 것이다. 도 5에 나타낸 메모리셀 커패시터와 스위치용 트랜지스터를 접속하는 콘택트 홀에 폴리실리콘을 매립한 구조를 얻는 부분까지는 실시예 1과 동일하다. 다음에 도 27에 나타낸 바와 같이, 막 두께 50㎚의 TiN(101)과 막 두께 30㎚의 Pt막(272)을 순차 스퍼터링법으로 퇴적한다.
계속해서, 커패시터 영역을 규정하기 위한 막(103)으로서 텅스텐을 소망하는 커패시터의 높이분의 막 두께 만큼 퇴적한다. 본 실시예에서는 450㎚로 하였다. 공지의 포토리소그래피법과 드라이 에칭법을 이용해서 포토레지스트를 마스크로 W를 가공하고, 포토레지스트를 제거한 후, W(103)를 마스크로 Pt(272), TiN(101)을 순차 가공하여 도 27에 나타낸 구조를 얻는다. 실시예 2와 동일하게 해서 두꺼운 산화막(111)을 퇴적하고, CMP법으로 평탄화 하였다.
다음에, 드라이 에칭법으로 W를 제거함으로써 도 28에 나타낸 구조를 얻는다. 다음에, 막 두께 30㎚의 Pt막(291)을, 커패시터 영역이 되는 홀의 측벽에 무전해 도금법으로 형성하였다. Pt막(272)이 종(種)으로 되기 때문에, 홀의 내측에만 선택적으로 하부전극을 형성하는 것이 가능하다(도 29). Pt를 수직한 마스크로 가공하고자 하면 드라이 에칭 가공시에 마스크 텅스텐의 측벽에 Pt가 제부착하고, W 제거 후에 Pt의 얇은 벽(281)이 커패시터 영역이 되는 구멍의 측벽에 남던가, 이 측벽의 Pt막도 도금시의 종층(種層)으로서 작용하므로, 도금의 선택성을 높이는 효과가 있다.
이후는 실시예 2와 동일하게 해서 메모리셀을 완성한다.
또, 도금의 선택성이 나오지 않는 조건을 이용해서 도 30과 같은 구멍의 상부 평면에도 Pt막을 형성하는 방법도 있다. 이 경우에는 실시예 1과 동일하게 유기막(301)을 도포하고, 전면 에칭을 행한 후, 노출한 Pt를 에치백하여 축적전극을 셀마다 분리(302)한다. 또한, 유기막(301) 대신에 SiO2막을 도포하여 축적전극을 셀마다 분리한 후, 이 SiO2막을 드라이 에칭에 의해 제거하는 방법을 이용하면, 하부전극의 양면에 강유전체막(131)이 설치되고, 그 표면에 백금전극(132)을 설치할 수 있고, 도 31에 나타낸 것과 같은 구조가 얻어진다. 이 구조에서는 커패시터의 일부에서는 Pt전극의 양면을 이용할 수 있으므로, 보다 큰 용량이 얻어지는 이점이 있다. 이들의 경우에도 커패시터 영역을 형성하기 위한 막의 형성은 백금 하부전극의 형성전이라도 형성후라도 모두 좋다.
본 실시예에서는, 커패시터 절연막에 티탄산 스트론튬 바륨을 이용하였지만, 고유전율 유전체박막의 재료로서는 티탄산 스트론튬 바륨에 한정되지 않고, 예컨대 티탄산 지르콘산납, 티탄산 스트론튬, 티탄산 바륨 등의 페로매그네틱형 산화물 강유전체, 그들의 고용체 혹은 비스무스계 층상산화물 강유전체라도 관계없는 것은 말할 필요도 없다.
또한, 다음에 도 23에 나타낸 회로도를 이용해서 본 발명의 메모리를 DRAM으로서 이용하는 경우의 판독동작을 설명한다. 커패시터의 플레이트 전극(PL1)의 전위는 항상 Vcc/2로 고정된다. 한편, 커패시터의 축적노드(SN1)에는 휘발정보 Vcc 또는 0이 유지된다. 비트선쌍(BL1, BL1B)의 전위는 판독 또는 재기록 동작 직전까지 Vcc/2로 유지된다. 비트선쌍에는 기억정보를 검출하고, 증폭하기 위한 센스앰프(SA)가 접속되어 있다. 축적노드(SN1)의 축적전압을 검출하기 위해, 우선 프리차지 제어선(PCL1)의 전위를 Vcc에서 0으로 내리고, 비트선을 전위 Vcc/2의 플로팅 상태로 한다. 동시에 쉐어드 MISFET(Qshr)를 온으로 한다. 다음에, 워드선(WL1)의 전위를 0에서 Vch로 올린다. 여기서, Vch는 Vcc에 비해 적어도 트랜지스터의 문턱치만큼 높은 전위이다. 이 결과, 축적노드의 전위가 Vcc인 경우에는 비트선(BL1)의 전위가 BL1B의 전위 즉 Vcc/2보다 약간 높게 되고, 한편 0인 경우에는 BL1의 전위는 BL1B에 비해 약간 낮게 된다. 이 전위차를 센스앰프(SA1)로 검출하여 증폭함으로써 BL1의 전위는 축적노드의 전위에 일치하여 Vcc또는 0이 된다. BL1B의 전위는 BL1과 반대의 전위가 된다. 또, 센스앰프를 동작시키기 위해서는 센스앰프 p채널 트랜지스터 제어선(CSP), 센스앰프 n채널 트랜지스터 제어선(CSN)을 각각 Vcc 또는 0으로 하면 된다. 이상의 동작에 의해, 선택된 워드선(WL1)에 연결되는 모든 메모리셀의 정보가 각각에 접속된 비트선에 판독된다. 이중 하나의 메모리셀의 정보를 선택적으로 IO선을 통해서 외부로 판독하기 위해서는 센스앰프 선택선(CSL1)의 전위를 0에서 Vch로 하고, 소망의 비트선을 IO선에 접속하면 좋다. 판독동작을 종료하기 위해서는 CSL1의 전위를 Vch로 되돌린 후, 워드선(WL1)을 0으로 되돌리면 축적노드(SN1)는 정보가 재기록된 상태로 비트선에서 전기적으로 분리된다. PCL1을 Vcc로, CSP, CSN을 각각 0 및 Vcc로 되돌리면 판독동작 이전의 상태로 되고, 동작이 종료한다.
다음에, 본 발명의 메모리를 강유전체 불휘발성 메모리로서 이용하는 경우의 판독, 기록 수순에 대해서 일본공개특허 평7-21784에 의거해서 설명한다.
우선, 판독동작이지만, 이것은 상술의 DEAM의 경우와 동일하다.
강유전체 불휘발성 메모리에서의 정보의 재기록에서는, 축적노드(SN1)의 전위 반전과 함께, 강유전체막의 분극반전을 행한다. 재기록 동작에서, 신호선(PCL1)을 Vch에서 0으로 내리고 나서 센스앰프를 동작시킬 때까지는 판독동작과 동일하다. 다음에, IO선에 준비한 재기록 정보를 메모리셀에 기록하기 위해, 신호선(CLS1)을 0에서 Vch로 올린다. 이 결과, 비트선쌍(BL1, BL1B)의 전위가 반전한다. 워드선(WL1)은 활성화된 상태에 있으므로, 상기 비트선쌍 전위반전에 따라, 소망의 메모리셀의 축적노드 전위 및 강유전체막의 분극방향이 반전한다. 이렇게 하여 정보의 재기록을 행한 후, 판독동작과 동일한 수순으로 재기록 동작을 종료한다. 이와 같은 판독, 기록 수순에 의하면, 휘발정보와 불휘발정보가 항상 일치하여 재기록되므로, 언제 전원을 오프하여도 정보를 소실하지 않는다.
다음에, 강유전체 불휘발성 메모리에서의 전원 온시의 불휘발성 정보에서 휘발성 정보로의 변환동작을 설명한다. 전원 투입 전에는 모든 전위는 0V에 있다. 전원 온에 따라 플레이트(PL1)는 Vcc/2로, 센스앰프의 신호선(CSP, CSN)은 0 및 Vcc로 초기화 된다. 또한, 신호선(PCL)의 전위는 0에서 Vcc로 상승하고, 그 결과 비트선쌍(BL1, BL1B)의 전위는 Vcc/2로 프리차지 된다. 이때, 워드선 전위는 0V를 유지하여 축적노드(SN1)을 플로팅 상태로 하고, 플레이트 승압시에 강유전체막의 분극방향이 파괴되지 않도록 한다. 플레이트(PL1) 및 비트선쌍(BL1, BL1B)의 전위가 확실하게 Vcc/2의 전위로 안정화하면서, 워드선(WL)을 순차 활성화 하고, 축적노드(SN1)를 플레이트(PL1)와 동일한 Vcc/2의 전위로 하며, 분극정보의 유지를 보다 안정화 한다. 이상의 초기화 동작에 이어서, 불휘발성 정보로부터 휘발성 정보로의 변동동작으로 이행한다. 우선, 워드선이 모두 0V의 상태에서, PCL1의 전위를 0V로 하고, 비트선을 플로팅 상태로 한다. 다음에, 비트선을 0V로 프리차지 하여 다시 플로팅 상태로 한다. 그 후, 워드선(WL1)을 활성화 하면 축적노드(SN1)에서 비트선으로 전류가 흐르고, 비트선 전위가 상승한다. 그 상승량은 강유전체막의 분극방향에 의존한다. 즉, 비트선 전위상승 후도 플레이트 전위의 쪽이 높으므로, 분극방향은 1방향에 일치한다. 상기 워드선 활성화에 의해 분극의 반전을 수반하는 경우의 쪽이 반전을 수반하지 않는 경우에 비해 실효적인 강유전체 커패시터 용량이 크고, 그 결과 비트선 전위상승량도 크다. 이 2개의 분극상태에 대응하는 비트선 전위상승량의 중간치를 상보비트선(BL1B)에 발생하는 더미셀을 설치하고, 비트선쌍(BL1ㆍBL1B)의 전위차를 센스앰프(SA1)에 의해 검출하여, 증폭한다. 센스앰프의 동작에 의해 비트선 전위가 Vcc 또는 0으로 충전되는 결과, 축적노드(SN1)에는 휘발성 정보가 기록된다. 최후로, 워드선을 비활성으로 한 후, 비트선 전위를 Vcc/2로 되돌려 일련의 동작을 종료한다. 상기 동작을 각 워드선에 대해서 순차 행하면 불휘발성 정보에서 휘발성 정보로의 변환동작이 완료한다. 이 수순에 의하면, 정보 판독동작에 따라 강유전체막의 분극의 반전을 전원 투입시에만 할 수 있으므로, 강유전체막의 열화를 적게 할 수 있다. 또한, 통상 이용시에, 분극 반전에 필요한 시간에 기인한 판독속도의 저하도 없다. 더구나, 전원을 오프한 시점에서의 정보를 기억하고 있고, 다음에 전원을 온한 때에 그들의 정보를 부활시킬수 있다.
본원 발명은, MOSFET를 구성요소로 하는 다이나믹 랜덤 액세스 메모리나 강유전체 불휘발성 메모리 등 1칩상에 집적화 한 집적회로에도 이용할 수 있다.

Claims (27)

  1. 스위치용 트랜지스터가 형성된 기체와,
    상기 기체상에 형성된 제1 도전막과,
    상기 제1 도전막상의 절연막의 개구부 저부에 형성된 확산방지막과,
    상기 확산방지막상에서 상기 개구부의 측부에 연신(延伸)하여 형성되어, 상기 확산방지층과 자기정합적으로 형성된 제1 전극을 가지는 커패시터를 가지는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 커패시터의 절연막은 페로매그네틱(ferromagnetic)형 산화물로 이루어지는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 페로매그네틱형 산화물은, 티탄산 스트론튬 바륨, 티탄산 스트론튬, 티탄산 바륨, 티탄산 지르콘산납, 티탄산 지르콘산 바륨납의 어느 것인 것을 특징으로 반도체장치.
  4. 제 1 항에 있어서,
    상기 커패시터의 절연막은 5산화 탄탈인 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 확산방지막은, Ti, Ta, TiN, AlxTi1-xN, Ru중의 적어도 한층을 가지는 것을 특징으로 하는 반도체장치.
  6. 스위치용 트랜지스터가 형성된 기체와,
    상기 기체상에 형성된 제1 개구부를 가지는 제1 절연막과,
    상기 제1 개구부내에 설치되어, 상기 트랜지스터의 확산층과 전기적으로 접속된 제1 도전막과,
    상기 제1 절연막상에 형성되어, 제2 개구부를 가지는 제2 절연막과,
    상기 제2 개구부의 저부에 형성된 확산방지막과,
    상기 확산방지막상에서 상기 제2 개구부의 측면에 걸쳐 설치되어, 측면이 실질적으로 상기 확산방지막과 동일하게 패터닝된 제1 전극막을 가지는 커패시터를 가지는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 제2 개구부 저면의 상기 제1 전극의 막 두께는 상기 제2 개구부의 측면에 설치된 상기 제1 전극의 막 두께보다도 두꺼운 것을 특징으로 하는 반도체장치.
  8. 트랜지스터가 형성된 기체상에 확산방지막을 형성하는 공정과,
    상기 확산방지막상에 제2 막을 형성하는 공정과,
    상기 확산방지막 및 상기 제2 막을 패터닝 하는 공정과,
    상기 확산방지막 및 상기 제2 막이 형성되지 않은 영역상에 절연막을 형성하고, 상기 절연막의 개구부에 상기 확산방지막 및 상기 제2 막을 설치하도록 하는 공정과,
    상기 제2 막을 제거하는 공정과,
    상기 개구부의 상기 확산방지막상에서 상기 개구부 측벽에 걸쳐 제1 전극막을 형성하고, 상기 제1 전극막을 가지는 커패시터를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 제2 막은 W, Si3N4, Si의 어느 것인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 확산방지막 및 상기 제2 막을 패터닝 하는 공정은, 동일한 마스크를 이용해서 패터닝 하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 8 항에 있어서,
    상기 확산방지막 및 상기 제2 막을 패터닝 하는 공정은, 상기 확산방지막은 질화티탄막, 상기 제2 막은 텅스텐이고, 에칭가스로서 SF6를 이용해서 상기 제2 막 및 상기 확산방지막을 연속해서 에칭하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 8 항에 있어서,
    상기 확산방지막 및 상기 제2 막을 패터닝 하는 공정은, 상기 확산방지막은 질화티탄막, 상기 제2 막은 질화실리콘막이고, 에칭가스로서 NF3와 He 또는 O2의 혼합가스를 이용해서 상기 질화실리콘막을 에칭 가공한 후, 에칭 가스로서 SF6를 이용해서 상기 질화티탄막을 에칭 가공하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 8 항에 있어서,
    상기 확산방지막 및 상기 제2 막을 패터닝 하는 공정은, 상기 확산방지막은 질화티탄막, 상기 제2 막은 다결정실리콘막이고, 에칭가스로서 SF6를 이용해서 상기 다결정실리콘막 및 상기 질화티탄막을 연속해서 에칭 가공하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 8 항에 있어서,
    상기 커패시터의 절연막은 상기 측부에 형성된 제1 도전막의 양면에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 트랜지스터가 형성된 기체상에, 개구부에 제1 도전막이 매립된 제1 절연막을 형성하는 공정과,
    상기 제1 도전막상에, 확산방지막 및 제1 전극막을 형성하는 공정과,
    상기 제1 전극막상에 소정 패턴의 제2 막을 형성하는 공정과,
    상기 제2 막을 마스크로 하여 상기 제1 전극막 및 상기 확산방지막을 패터닝하는 공정과,
    상기 제2 막, 상기 제1 전극막 및 상기 확산방지막이 제2 개구부내에 설치되도록 상기 제1 절연막상에 상기 제2 개구부를 가지는 상기 제2 절연막을 형성하는 공정과,
    상기 제2 막을 에칭 제거하는 공정과,
    상기 제2 개구부의 측부에 제1 전극막을 형성하는 공정과,
    상기 제1 전극막상에 제3 절연막, 제2 전극막을 형성하고, 커패시터를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 제2 절연막을 형성하는 공정은, 상기 제2 막, 상기 제1 전극막 및 상기 확산방지막이 형성된 상기 제1 절연막상에, 상기 제2 절연막을 형성한 후, 상기 제2 절연막을 연마하여 상기 제2 막, 상기 제1 전극막 및 상기 확산방지막이 제2 절연막의 제2 개구부내에 설치되도록 하는 공정인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 15 항에 있어서,
    상기 제2 막의 상단부는, 상기 제2 막을 마스크로 함으로써 에칭되어 있고, 상기 에칭된 상단부의 높이까지 상기 제2 절연막은 연마에 의해 제거되는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 제 15 항에 있어서,
    상기 제2 개구부는 복수 형성되고, 상기 제1 전극은 상기 제2 개구부마다 분리하여 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 15 항에 있어서,
    상기 제3 절연막은, 상기 측부에 형성된 제1 전극막의 양면에 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 기체상에 메모리 매트부에 도전막이 충진된 제1 개구부, 주변회로부에 도전막이 충진된 제2 개구부를 가지는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막상에 확산방지막 및 제1 전극막을 형성하는 공정과,
    상기 제1 전극막상에 소정 패턴의 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 마스크로 하여 상기 제1 개구부상 및 상기 제2 개구부상에 상기 확산방지막 및 상기 제1 전극막이 남도록 패터닝 하는 공정과,
    상기 제1 개구부상의 상기 제2 도전막, 상기 확산방지막 및 상기 제1 전극막이 제3 개구부에 설치되도록 및 상기 제2 개구부상의 상기 제2 도전막, 상기 확산방지막 및 상기 제1 전극막이 제4 개구부에 설치되도록, 상기 제3 및 제4 개구부를 가지는 제2 절연막을 형성하는 공정과,
    상기 제4 개구부내의 상기 제2 도전막을 남기고, 상기 제3 개구부내의 상기 제2 도전막을 에칭 제거하는 공정과,
    상기 제3 개구부내의 측면에 제1 전극막을 형성하는 공정과,
    상기 제1 전극막상에 제3 절연막, 제2 전극막을 적층하여 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 절연막을 형성하는 공정의 후, 상기 확산방지막을 형성하는 공정의 전에, 제3 막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 기체상에, 메모리 매트부에 도전막이 충진된 제1 개구부, 주변회로부에 도전막이 충진된 제2 개구부를 가지는 제1 절연막을 형성하는 공정과,
    상기 제1 절연막상에 확산방지막을 형성하는 공정과,
    상기 제1 확산방지막상에 소정 패턴의 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 마스크로 하여 상기 제1 개구부상 및 제2 개구부상에 상기 확산방지막이 남도록 패터닝 하는 공정과,
    상기 제1 개구부상의 상기 제2 도전막, 상기 확산방지막이 제3 개구부에 설치되도록 및 상기 제2 개구부상의 상기 제2 도전막과 상기 확산방지막이 제4 개구부에 설치되도록, 상기 제3 및 제4 개구부를 가지는 제2 절연막을 형성하는 공정과,
    상기 제4 개구부내의 상기 제2 도전막을 남기고, 상기 제3 개구부내의 상기 제2 도전막을 에칭 제거하는 공정과,
    상기 제3 개구부내의 저부 및 측부에 제1 전극막을 형성하는 형성하는 공정과,
    상기 제1 전극막상에 제3 절연막, 제2 전극막을 적층하여 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 제1 절연막을 형성하는 공정의 후, 상기 확산방지막을 형성하는 공정의 전에, 제3 막을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 트랜지스터가 형성된 기체상에, 개구부를 가지는 제1 절연막을 형성하는 공정과,
    상기 제1 개구부내에 제1 도전막을 매립하는 공정과,
    상기 제1 도전막상에 확산방지막 및 백금막을 형성하는 공정과,
    상기 제1 백금막상에 소정 패턴의 제2 막을 형성하는 공정과,
    상기 제2 막을 마스크로 하여 상기 백금막 및 상기 확산방지막을 패터닝하는 공정과,
    상기 제2 막, 상기 백금막 및 상기 확산방지막이 제2 절연막의 제2 개구부내에 설치되도록 상기 제1 절연막상에 상기 제2 절연막을 형성하는 공정과,
    상기 제2 막을 에칭 제거하는 공정과,
    상기 제2 개구부의 측부에 백금막을 형성하는 공정과,
    상기 백금막상에 제3 절연막, 제2 전극막을 형성하여, 커패시터를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 24 항에 있어서,
    상기 제2 개구부 측부에 백금막을 형성하는 공정은, 무전계 도금법에 의한 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 25 항에 있어서,
    상기 제2 개구부 측부에 백금막을 형성하는 공정은, 상기 제2 막을 마스크로 하여 상기 백금막을 에칭할 때 상기 제2 막의 측벽에 부착한 백금을 종층(種層)으로 하고, 상기 무전계 도금법으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 24 항에 있어서,
    상기 제2 개구부는 복수 설치되어 있고, 상기 백금막은 상기 개구부 사이의 상기 제2 절연막상에도 상기 백금막은 형성되며, 그 후 상기 제2 절연막상의 상기 백금막을 에칭 제거하여 상기 개구부마다 상기 백금막을 분리하는 것을 특징으로 하는 반도체장치의 제조방법.
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