TW413925B - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
TW413925B
TW413925B TW088107249A TW88107249A TW413925B TW 413925 B TW413925 B TW 413925B TW 088107249 A TW088107249 A TW 088107249A TW 88107249 A TW88107249 A TW 88107249A TW 413925 B TW413925 B TW 413925B
Authority
TW
Taiwan
Prior art keywords
film
opening
semiconductor device
electrode
diffusion
Prior art date
Application number
TW088107249A
Other languages
English (en)
Inventor
Keiko Kushida
Hiroshi Miki
Kazuyoshi Torii
Yoshihisa Fujisaki
Yasuhiro Shimamoto
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW413925B publication Critical patent/TW413925B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Description

413925 A7 B7 五、發明說明（1 ) (技術領域） (請先閱讀背面之注意事項再填寫本頁) 本發明有關於使用強電介質薄膜之元件，特別是適合 於大規模積體電路（L S I )之分極反轉型不揮發性存儲 器，或動態，隨機存取存儲器（DRAM)之電容器。 (背景技術） 在強電介質物質有，具有數百至數·千之非常大的比電 介率者，所以將這些之強電介質之薄膜使用於電容絕緣膜 時，就可以獲得適合於L S I之小面積且大容量之電容器 。又強電介質物質係具有自發分極，得以外部電場而使之 方向反轉，所以利用此特性而可獲得不揮發性存儲器。使 用強電介質之存儲器上，做爲強電介質薄膜一般係採用鈦 酸锆酸鉛，鈦酸緦鋇等之氧化物強電介質。 經濟部智-对產局8工消費合泎;1",货 此強電介質物質之比電介率雖大，惟1 G bit DRAM中使用比電介率2 5 0之電容器絕緣膜之下，在 平面電容器時仍然無法存儲爲了得到充分之可靠性所必要 之電荷，須要立體構造之電容器。關於1G bit DR A Μ之試作發表乃例如I EDM ‘9 5 Tech. Digest pp · 119，1995 或 IEDM ‘95 tech. Digest PP . 115，1 9 9 5上有記載。這些先前技術上所使 用之存儲單元係如第2 0圖所示之構造者。以層間絕緣膜 2 0 6來覆罩形成了包含閘極氧化膜2 0 2及閘極電極 2 0 3之開關用MO S電晶體之半導體基板上，令底層之 階段差平坦化之後，在其上面形成擴散防止用導電層 本纸張尺度適用中國國家標準（CNS)A-l規格（210 X 297公釐） 413925 A7 ___B7_________ 五、發明說明（2 ) 2 0 7，而形成由下部電極2 0 8，高電介率電介質膜 2 0 9，板電極2 1 0所成之高電介率電介質電容器。下 部電極2. 0 8係使用，白金、釘（R u )、二氧化釕等強 電介質電容器之一方之電極2 0 8與MO S電晶體之源極 或漏極之連接係藉由埋入於鑽設於絕緣物質之接觸孔內部 之導電物質2 0 5而爲之之構造者。圖中標號2 0 4係位 線，2 0 1係元子間分離絕緣膜。如上述，將下部電極做 成爲直方體之電極，利用其側面由而在同一平面積中實現 了面積大之電容器。 惟以如第2 0圖所示之先前技術之構造時，即在成膜 高電介率電介質2 0 9時，擴散防止層2 0 7之側面 2 1 1係被氧化而有引起剝離之問題。又如果發生規定存 儲器部接觸部與存儲容量之底面之遮蔽罩之對合之偏差時 ，即如第2 1圖所示存儲器部接觸塞2 0 5與電容器絕緣 膜2 0 9係直接的接觸，由成膜高電介率電介質膜9 9時 之氧化環境而使存儲器部接觸塞之被氧化引起導通不良， 或有引起加工下部電極時存儲器部接觸塞之裂損等等之問 題之可能性。 以先前技術中爲了更提高高積體化時即爲了確保電容 器量起見須要更加寬側面積。所以必要將此直方體狀之下 部電極2 0 7使之細且高之必要。例如考量最小加工尺寸 0 · 1 3 //m之DRAM時，可料想需要使直方體之縱橫 比爲3〜5之加工。惟這種材料之微細加工技術至今不能 說已被確立。特別是高縱橫比之微細加工係很困難。再者 本纸張尺度適用中國國家標準（CNS)A4蜆格（210 X 297公f ) -5- (請先閱讀背面之注意事項再填寫本頁) -1--------—訂--------- *^^ 經濟部智慧財產局員Μ消費合泎i印货 413925 A7 __ B7_ 五、發明說明（3 ) 爲了使電極之高度做成爲很高，首先須要將釕或二氧化釕 等之下部電極材料堆疊到必要高度份量之膜厚，惟膜厚變 厚時堆疊時間須要長時間’且由於膜本身所具有之應力而 容易發生剝離會降低良品率等等問題會發生。 另一方面，亦有人提案，將擴散防止層只形成於接觸 孔之內部’或在接觸塞上採用T i N，W等之構造，惟使 用此方法之下，仍然無法迴避擴散防止層之氧化，或加工 下部電極時之被削除等等問題。 爲了迴避此先前技術之問題，有人提案如日本專利公 報特開平5 - 2 9 1 5 2 6所述之（如圖2 5所示）將下 部電極81形成爲開孔於厚的絕緣膜之圓筒狀之孔之內部 之薄壁狀之構造。惟將此構造適用於高電介率電介質電容 器時，即會有下述之問題。 即高電介率電介質電容器乃在於下部電極使用白金、 釕或二氧化釕等材料，惟當連接開關用Μ 0 S電晶體之一 方之擴散層與電容器之下部電極時，如果這些材料之直接 接觸於矽5 3時，會引起矽化物化反應，或在電極/矽界 面而矽被氧化使電阻增大，因此在電極8 1與矽5 3之間 須要設置擴散防止層6 1。而此擴散防止層與下部電極底 發生對合之偏差時，如對於厚的絕緣膜鈷該做爲電容器領 域之孔時，由於底層層間絕綠膜與擴散防止層之蝕刻比之 差別而會發生如第2 6圖所示之側槽溝2 6 1由而降低可 靠性。 本發明係爲了解上述之問題所開發。又提供更能實現 本纸張又度適用中國國家標準（CNS).A-!規格（210 X 297公t ) -6- ^1 ϊ— I I n n 1 · .^1 n n n 一 n n n n n n n I 請先閱讀背面之注意事項再填寫本頁) ^:f^tii.?;s:.i:,;r3x^f':->^H-.-J'-.iv; 413U^b A7 ___J37____ 五、發明說明（4 ) 更高積體之存儲器之半導體裝置，以及其製造方法爲目的 (發明之揭示） (解決手段） 上述目的係以，堆積擴積防止層之後，形成爲了規定 電容器領域用之弟2之膜，選擇的独刻該第2之膜及擴散 防止層而施予圖樣形成，加工成爲電容器領域之島圖樣之 後，形成厚的絕緣膜由而將此島圖樣埋入於厚的絕緣膜中 ，接著去除埋入於絕緣膜中之第2之膜，而形成做爲電容 器領域之孔之底面及擴散防止層，而可達成。 又；由具備：設於形成有電晶體之基本上之絕緣膜之 開口部底部之擴散防止層，及自此開口部之底部至側部地 |與底層之擴散防止層自己整合的被形成之電容器之下部 電極而可達成，此下部電極及擴散防止層乃實質的被形成 成同一之圖樣。 做爲此構成，所以將成爲電容器領域之孔之側壁部用 做電容器容量，所以可以獲得適合於高積體化之大容量之 電容器。又該擴散防止層係自己整合的形成於將成爲電容 器領域之孔之底1所以不會增大存儲單元面積而可防止欲 形成做爲電容器領域之孔時之側溝槽之發生。再者，如在 存儲器部接觸塞與擴散防止層之間發生對合之偏差時，存 儲器部接觸塞與高電介率電介質膜也不會直接接觸之虞， 可獲得可靠性高之元件。 衣紙m適用中®國家標準（C.\S)/U規格（210 X 297公坌>
It-------------------訂---------線 • .( ' (請先閱讀背面之注意事項再填寫本頁) 413925 Λ7 _B7_ 五、發明說明（5 ) 再者，上述之擴散防止層係爲了防止下部電極與塞發 生反應之層Μ吏用例如：Ti ，Ta ，ΤιΝ， A 1 χ T i 1 x N , Ru等《或這些之疊層膜。 再者電容器之絕緣膜乃除了鉬氧化物之外也使用鈣鈦 鐮型（Perovskice Structure )氧化物，例如駄酸鋰鋇，I太 酸緦、鈦酸鋇、鈦酸锆酸鉛、鈦酸鈷酸鋇鉛。 再者上述第2之膜乃用於規定電容器領域用之膜，所 以何材料均可用，惟例如使用鎢時，由於可以使用S F氣 體來連續的蝕刻鎢膜及擴散防止層之氮化膜，所以更能簡 單的形成也。 (實施發明之最佳之形態） (實施例1 ) 自第2圖至第9圖係使用本發明製造存儲單元之實施 例。 首先如第2圖所示，在P型半導體基扳2 1上，形成 元件間分離絕緣膜2 2，閘極氧化膜。依序堆積（疊積） 厚度60n m之多晶矽23 ，厚度60nm之鎢矽化物 24 ，厚度200nm之S 1〇.2層27 。 使用習知之光蝕法及乾蝕刻法而予以加工做成做爲閘 極電極之字線所欲之圖樣。以字線爲遮蔽罩以打入離子來 形成η型不純物擴散層（磷）2 5 ，2 6。接著以C V D 法來被著厚度8 0 n m之S 1 0 2層，以異方性乾蝕刻法實 施加工以資形成字線側壁以絕緣膜層2 8。 --------訂--------線！i--------I-------------- • . 典t' (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度i$用中國®家悌準（CN-S):V丨規烙（210x297公坌） ^8- 413325 經濟部智慧財產"員工'^費合诈;1\印2 A7 B7__ 五、發明說明（6 ) 對於表面全體使用習知之CVD法來疊積厚度1 5 0 nm之S i N4 3 1。接著使用習知之光蝕法及乾蝕刻法 而形成字線之與基板表面之η型擴散層接觸之部份2 5， 以及存儲電極之能與基板表面之η型擴散層接觸之部份 2 6之開口。使用CVD法疊積厚度2 5 0 nm之含有η 型之不純物之多晶矽之後，施予膜厚份之蝕刻，由而對於 由上述之蝕刻所形成之孔之內部埋入多晶矽3 2，3 3， 而可獲得如圖3所示之構造。 接著暫且以背面鈾刻（etch-back )去除S i 3 Ν 4 3 1之後，重新使用習知之CVD法疊積厚度6 0 nm之 S i 3 N 4 4 1。爲了使字線之電氣的連接於基板之擴散 層2 5起見，使用習用之光蝕法及乾蝕刻法將多晶矽3 2 之上部之絕緣膜4 1予以開口。接著形成位線。位線之材 料即採用多晶膜42，W/TiN/Ti之疊層膜43。 在此上面疊積厚度400nm之Si〇2 44之後，將膜 厚之一半予以背面蝕刻，而在階段差中埋入S 1 0 2使之平 坦化。使用習知之光蝕法及乾蝕刻法來加工S i 0 2 4 4 ，將位線形成規定之圖樣（第4圖）。 接著，以CVD法來疊積膜厚60nm之S i 〇2，以 乾蝕刻法施予背面蝕刻，在位線之側壁部形成S i 0 2之側 壁間隔件5 1以資絕緣位線。 接著疊積B P S G等之矽氧化膜系之絕緣膜5 2，而 使之平坦化。此絕緣膜5 2須要有，可以使基板表面予以 平坦化之充分之膜厚。本實施例即採用使絕緣膜5 2之膜 衣纸張尺度適用中國國家標準（C\'S)A-丨規烙（210 X 297公t ) n n n n n n n I · n n n n n n 一f 1 · n n n / n n I In n n n I _ (請先閱讀背面之注意事項再填寫本頁) -9- 經濟部¾¾財產-¾¾工古贷今泎i.··.11 413925 A7 ___B7___ 五、發明說明（7 ) 厚爲5 0 0 nm，將它背面餓刻到膜厚3 0 0 nm而使之 平坦化之方法。 使用習知之光蝕法及乾蝕刻法以資開口存儲容量部之 與基板接觸之存儲部接觸孔。使用習知之光蝕法及乾蝕刻 法而使多晶矽3 3之上部之S 1 3 N ! 4 1予以開口以 C V D法來疊積厚度1 5 0 n m之多晶矽，而以膜厚份地 予以背面飩刻在接觸孔中埋入多晶矽5 3 (第5圖）。 接著，以濺射法來疊積膜厚5 0 n m之了 i N 6 1做 爲擴散防止層，接著疊積爲規定電容器領域用之膜6 2疊 積電容器之高度份。本實施例即定爲0 . 5 v m。做爲規 定電容器領域之膜之材料，本實施例中試用了鎢、 S i 3 N _1，多晶较之三種類之方法，均獲得良好之結杲。 使用習知之光蝕法及乾蝕刻法，以光致抗蝕劑爲遮蔽罩來 加工規定電容器領域用之膜及擴散防止層（第6圖）。 使用鎢爲規定電容器領域用之膜時，即使用S F6來連 續地加工鎢及T 1 N。使用S 1 3 N 4爲規定電容器領域用 之膜時即使用N F 3及H e或0 2之混合氣體，加工 S 1 3 N 之後，使用S F 6來加工T 1 N。使用多晶矽爲 規定電容器領域用之膜時，即使用S F 6來加工多晶矽之後 ，使用S F6來加工Τ 1 Ν。加工了規定電容器領域用之膜 及擴散防止層之後採用灰化法來除光致抗蝕劑。此擴散防 止層6 1及鎢等等之用於形成電容器領域用之膜6 2乃由 於可以使用同一遮蔽罩6 3就可以蝕刻，所以這些膜即自 己整合的被圖樣形成也。 -I i I I I I-------I I! . - /IV &請先閱讀背面之注意事項再填寫本頁) 訂- 線- 本纸張尺度:¾用中國因家標準（CNSM-丨現格m〇x 297公坌） ^10- 413925 A7 __B7__ 五、發明說明（8 ) 接著疊積埋入電容器之厚的絕緣膜7 1 。本實施例即 使用習知之CVD法疊積厚度1 之B P S G之後’以 習知之化學機械硏磨法而硏磨到規定電容器領域之膜之露 出爲止使之平坦化。除了如上述以C iM P或C M L來使之 平坦化之外，亦可以採8 5 0 °C程度之熱處理而使 B P S G回流之後，以背面蝕刻膜厚之一半而使之平坦化 〇 接著以乾蝕刻法來去除埋入於厚的絕緣膜中之爲規定 電容器領域用之膜。使用鎢爲規定電容器領域之膜時即採 用以S F s之等方性之蝕刻。藉由選擇條件而對於做爲底層 之丁 i N有4 0倍以上，對於B P S G膜即可獲得2 0倍 以上之選擇比。使闱S i 3 F 4爲規定電容器領域之膜即； 即採用NF3與H e或〇2之混合氣體，由而對於做爲底層 之T i N有5 0倍以上，對於B P S G膜即可獲得1 ◦倍 以上之選擇比。使用，多晶矽爲規定電容器領域之膜時即 使用S F s。不管用那一種材料時均爲了在做爲電容器領域 之孔中，不會留存殘渣起見，實施對於膜厚1 0 0%之過 度之蝕刻，但都沒有發生底層之被削除之問題。到此爲止 之製程就可以獲得只在做爲電容器領域之孔之底部有擴散 防止層之TiN所存在之構造（第7圖）。 接著，以MOCVD法來疊積厚度3 0 nm之釕8 1 。在此上面塗佈有機膜，實施全面蝕刻，即孔之內部係由 有機膜8 2所埋，惟存在於絕緣膜6 3表面之釕會露出， 對於露出之釕施予蝕刻而各單元地分離存儲電極（第8圖 吞纸張尺度適用令网舀家標準<CN’S):V1蜱烙（210 X 297公餐> I:---------訂---------線 ♦ - /ί. (請先閱讀背面之注意事項再填寫本頁) ¾¾ 部¾1¾ 財夜苟員X.4 费合-tr.U . 413325 A7 B7 五、發明說明（9) )° 去除有機膜8 2之後，以Μ 0 C VD法依序疊積高強 電介質之厚度2 0 n m之鈦酸鎇鋇9 1 ，做爲板電極之厚 度2〇nm之二氧化釕92 (第9圖）。 替代於將有機酸施予全面蝕刻時，以光蝕法來形成圖 樣而令平坦之絕緣膜之釕8 1之不致於被蝕刻地構成時， 即得於存儲器墊之外側製作電容器。在L S 1中，於旁通 電容器上使用大面積之MO S電容器，而本例之電容器係 由於使用高電介率膜，所以相較之下之很小之面積就可以 獲得同等之面積。由於使用此電容器而可以減低晶片面積 〇 接著以光致抗蝕劑爲遮蔽罩除去存儲器墊外之扳電極 之不要部份之二氧化釕、鈦酸緦鋇之後，以C V D法疊積 厚度4 0 0 nm之臭氧TEOS 1 1 ，將膜厚之一半予以 背面蝕刻由而將電容器領域上予以平坦化。使用習知之光 蝕法及乾蝕刻法來開鈷爲連接板電極與電容器之上部電極 用之接觸孔，形成第2之金屬配線層1 2而完成如圖2 2 所示之存儲單元。 第2 2圖係表示存儲單元陣列部及連接於它之周邊電 路之各一部份之要部斷面。第2 3圖即本發明之存儲單元 與周邊電路之各一部份之平面圖。圖2 4係表示本發明之 存儲單元與周邊電路之各一部份之電路圖。第2 2圖係第 2 3圖之X — X’斷面圖’在第2 2圖中表示存儲單元選 擇用MISFET、Qt、以及第23圖、第24圖中標 各+¾¾尺度遇用申西國家揉芈（CNSh\.l规格（210 X 297公笼〉 -n *r I n n I n n I I I I .:-^< n ] /V {請先閱讀背面之注意事項再填寫本頁) 訂. --線- 413925 A7 B7 五、發明說明（10) 上了 Qs h r ，Qp ’ Qn之符號之周邊電路之 Μ I S F E T。 n n n n —J I n ϋ I t-^ n ϋ * - -/(. 《請先閱讀背面之注意事項再填寫本頁) Q s h r係用於分離DR A M之存儲單兀:部與周邊電 路部之讀取放大器之共同MI SFET ° 通道 MI SFET。Qn係η通道MI SFET。讀取放大器 部及由Q p、Q η各二個所成之雙穩態多諧振盪電路（ flip-flop circuit )。 (實施例2 ) 使用第1 0圖乃至第1 3圖’說明本發明之第2實施 例。 線. 本實施例係，預先龄成下部電極’斯後才形成層問絕 緣膜者，直到如第5圖所示之’獲得於連接存儲單元電容 器與開關用電晶體之接觸孔中埋入多晶矽之構造爲止’乃 與實施例1相同，接著，如第1 〇圖所示’以濺射法依序 疊積膜厚50nm之丁 iN 101及膜厚6〇nm之Pt 膜1 0 2。在本例中Ru膜1 0 2之膜厚係在後製程中， 對於做爲下部電極之側壁之P t膜1 2施予背面蝕刻時’ 稍微被削去之後也不會引起導通不良起見，使之比P t膜 1 2 1之膜厚更厚爲宜。 接著做爲規定電容器領域用之膜1 0 3，而疊積鎢到 所欲之電容器之高度份量之膜厚。本實施例係採用4 5 0 n m。使用習知之光蝕法及乾蝕刻法，以光致抗蝕劑爲遮 蔽罩而對於W施予加工，除去光致抗蝕劑之後，以 ^13- A7 413925 ______B7__ 五、發明說明（11 ) W103爲遮蔽罩依序加工Pt 102 ，TiNlOl而 獲得第1 0圖所示之構造，與實施1同樣之方法疊積厚的 氧化膜，以C Μ P法予以平坦化。在C Μ P中，以烘製二 氧化矽（humed-silica )做成號液而使用，由於氧化膜與 W之硏磨選擇比係1 〇倍以上，所以可以充分的做終點的 檢出，硏磨率有± 5 %之面內分佈，所以以W之露臉爲止 的實施硏磨之後，以1 0 %份追加的實施硏磨。由此過程 而W乃在晶片全面的露出臉=而其膜厚即最低也有〇 . 4 /zm。再者W膜1 〇 3係在P t/T l N乾蝕刻加工時做 爲遮蔽罩地使用過因此其上部之角成爲丟下之狀態，而以 此現狀之形狀埋入於氧化膜1 1 1而去除W時，即如第 3 2圖所示氧化膜係懸吊狀ί申出於做爲電容器領域之部份 之孔之上部，因此在孔中形成下部電極，電容器絕緣膜乃 成爲很困難。藉由C Μ Ρ法實施平坦化時削去W膜1 1 1 之肩部之毛部份由而可以獲得垂直之形狀之孔。 接著，以乾蝕刻法而除去w 1 〇 3就可獲得第1 1圖 所示之構造。接著以埋入特性優異之遠擲濺射法來疊積膜 厚5 0 n in之P t膜1 2 1。而膜厚份的施予背面蝕刻， 由而可以獲得以P t覆罩做爲電容器領域之孔之側壁，且 每一電容器地被分離了下部電極之構造（第12圖）。在 本實施例中，預先將成爲下部電極之底之P t膜1 〇 2敷 於底部，以背面蝕刻法來實施每一電容器之各個下部電極 之分離，因此具有與實施例1比較有過程數減少之利點。 接著，Μ 0 C V D法依序疊積厚度3 0 n m之鈦酸緦 I n n 1 I -ίΛ (請先閱讀背面之注意事項再填寫本頁) 訂· -線· 本紙張反度逸用中因國家楳準（CNS):\ 1規格（210 X 297公坌） 413325 a； B7 ¾ΨΓ^1?Β^,ΐ^-3'^.Λ!1·，^^^ϋ- 五、發明說明（12) 鋇1 3 1 ，厚度20nm之二氧化釕1 3 2 而以光致抗 蝕劑做爲遮蔽罩而去除存儲器墊外之板電極之不需部份之 二氧化釕、鈦酸緦鋇，之後實施配線，可完成如第1圖所 示之存儲單元也。 (實施例3 ) 在實施例1 ，2乃在於後序之過程去除了用於規定電 容器領域用之膜，惟將它用做配線層就可以免除，周邊電 路與存儲器墊部之階級差所致之很深之接觸孔之加工之可 靠性高之元件。使用第1 4圖乃至第1 9圖說明使用此方 法之元件之製造過程。 獲得第3圖所示之搆造乃係與實施例1相同。 接著如第1 4圖所示|暫且施予背面蝕刻而去除 S 1 3 N 4 3 1之後，使用習知之CVD法疊積厚度40 ητη之Si3N·! 141。爲使位線電氣的連接於基板之 擴散層2 5之用以習知之光蝕法及乾蝕刻法而將多晶矽 3 2，3 3之上部之絕緣膜1 4 1予以開口。同時亦使用 習知之光蝕法及乾蝕刻法去除覆罩周邊電路之接觸部之絕 緣膜1 4 1。使用習知之CVD法疊積厚度3 0 0 ηηι之 S 1 0 2 1 4 2之後，以C Μ P法使之平坦化，接著使用 習知之CVD法疊積厚度40nm之Si3N4 143。 使用習知之光蝕法及乾蝕刻法而對於多晶矽3 2， 3 3及周邊電路之接觸孔予以開孔。以C V D法疊積厚度 ΙΟΟηηι之TiN，以CMP法在接觸孔內埋入ΤιΝ (請先閱讀背面之注意事項再填寫本頁) 乂 . -線 本紙張適用t舀國家揉準（CNS).Vl甩咯CM0 χ 297公堃） -15- 413925 Λ7 B7 經濟部兮^时產局諉工^"今作;£:!, 五、發明說明（13) ，接著如第1 5圖所示的形成第1之配線層。其材料採用 W/TiM/Ti之疊層膜152。 以濺射法疊積W/ T i N / T i之疊層膜，而在該上 面疊積厚度50nm之Si〇2 153之後，使用習知之 光鈾法及乾蝕刻法而予以加工，將第1之配線層做成所欲 之圖樣。第1配線層乃使用於位線及周邊電路之配線。以 CVD法疊積膜厚50nm之Si〇2 ，以乾蝕刻法施予 背面蝕刻而在第1之配線層之側壁部形成s 1 〇 2之側壁 間隔件1 5 4而對第1配線層施予絕緣。 接著疊積B P S G等之矽氧化膜系之絕緣瞑1 6 1而 予以平坦化。本實施例係將絕緣膜1 6 1之膜厚設爲 2 5 0 n m，以C Μ Ρ法予以平坦化，使用習知之先蝕法 及乾蝕刻法而開口用於連接存儲容量部與擴散層用之存儲 部接觸孔。同時也將用於連接第1之配線層與第2之配線 層之接觸孔予以開孔。以C V D法疊積厚度1 0 0 n m之 多晶矽，將膜厚份予以背面蝕刻，而在接觸孔內埋入多晶 矽162。再爲了平坦化以CVD法疊積厚度50nm之 多晶矽1 6 3。 接著以濺射法依序疊積膜厚5 0 nm2T i N 1 〇 1 及膜厚6 0 nm之R u膜1 6 4，接著將鎢做爲規定電容 器領域之膜1 0 3而疊積規定之電容器之高度份之膜厚， 本例係設0 . 5 jw m。 使甩習知之光蝕法及乾蝕刻法’以光致抗蝕劑爲遮蔽 罩依序加工Wl〇3，Rul64、TiNlOl而獲得 (請先閱讀背面之注意事項再填寫本頁) 訂： .線. 本紙语尺度通用申國园家悌準（CNS).A·!規格（210x297公莛） -16- ^-却.智^-^產"8、-肖骨合^-3.-:,.( 413925 __B7_ 五、發明說明（14) 第1 6圖所示之構造。本例與實施例2不同之點係，如第 1 6圖所示本例乃將W / R u / T 1 N亦利用於第配線 層與第2配線層之連接之點。 接著疊積厚之氧化膜i 7 1 ’施予平坦化，去除W gp 可獲得第1 7圖所示之構造。此時以光致抗蝕劑1 7 2覆 罩存儲器墊部之外面，使用於周邊電路之配線之W/ R u / T i N留存。 接著如實施例2同樣之方法，以遠擲濺射法疊積埋入 特性優異之膜厚5 0 nm之Ru膜1 8 1 ，膜厚份量地施 予背面蝕刻而可獲得，以R u覆罩做爲電容器領域之孔之 側壁，且每一個電容器各自地將下部電極予以分離之構造 u接著以Μ 0 C V D法疊積厚度3 0 n m之鈦酸緦鋇 1 3 1 ，厚度2 0 n m之二氧化釕1 3 2。以光致抗蝕劑 爲遮蔽罩去除存儲器墊外之板電極之不要部份之二氧化釕 1 3 2，鈦酸鋸鋇1 3 1之後實施配線，就可完成如第 19圖所示之存儲單元。 依實施例1、2時，爲了進一步微細化之原因提高電 容器容量時，即由於對於周邊電路之接觸孔會變深，因此 很容易發生導通不良等之問題。又週邊電路與存儲單元之 階段差（高度差）會變大，因此在此階段差部而引起配線 不良之可能性也跟著會大。而本實施例乃將W/ R u / T 1 N用做周邊電路之配線，所以存儲單元之電容器容量 變高時，仍然確實的可實施對於周邊電路之配線及接觸， 所以適合於微細化。 本紙張又度遴用中因國家標準<CNS)A4規格（210 X 297公婪> (請先閱讀背面之汊免事項再填寫本頁)
A： 經-部智法^產局讀'工^5^.合^-;-1-9.1:,乂. 413925 ___B7__ 五、發明說明（15 ) 又，本實施例中，使用R u爲下部電極材料，當然 P t或I r亦可用。又本實施例係形成擴散防止層及下部 電極之後才形成電容器領域用之膜1 0 3，惟亦可以採用 如實施例1 一般在擴散防止層上形成電容器領域用之膜 1 0 3，施予加工後形成下部電極亦可以。 (實施例4 ) 使用第2 7圖乃至第2 9圖，說明本發明之第4實施 例。本實施例係以電鍍法在側壁形成白金電極者。獲得如 第5圖所示之連接存儲單元與開關用電晶體之接觸孔中埋 入多晶矽之構造爲止係與實施例1相同。接著如第2 7圖 所示，依濺射法依序疊積膜厚5 0 n m之T i N 1 〇 1及 膜厚30nm之Pt膜272。 接著，做爲規定電容器領域用之膜i 0 3將鎢疊積所 欲之電容器之高度份量之膜厚。本實施例即設爲4 5 0 n m。使用習知之光蝕法及乾蝕刻法，以光致抗蝕劑爲遮 蔽罩而對W施予加工，去除了光致抗蝕劑之後，以 W1 0 3爲遮蔽罩依序加工P t 272，T 1 Ν1 Ο 1而 可獲得如第2 7圖所示之構造。 與實施例2同樣之方法疊積厚的氧化膜1 1 1而以 C Μ P法予以平坦化。 接著以乾蝕刻法來去除W而可獲得如第2 8圖所示之 構造。 接著以無電解電鍍法而在將做爲電容器領域之孔之側 本纸張又度適用中园國家揉準（CNS)A-l蜓格（210x 297公爱〉 (請先閱讀背面之注意事項再填寫本頁)
哩漘部智逄吋產苟3 工:ή·ίίΗ·^^ί1.-1.·-.'ι, 413925_J；_ 五、發明說明（16) 壁形成膜厚30nm之P t膜29 1 °由於P t膜272 可成爲電鍍種子，所以只在孔之內側而選擇的形成下部電 極。（第2 9圖） 如以垂直的遮蔽罩來加工p t時’即在乾蝕刻加工時 P t會附著於遮蔽罩之鎢之側壁’而w之去除後，p丨之 薄壁2 8 1會留存於將做爲電容器領域之孔之側壁’惟此 側壁之P t膜也有電鍍時成爲種層之作用，所以有提高電 鍍之選擇性之效果。 後序的情形即與實施例2同樣’而可完成存儲單元。 再者也有，使用不致於有電鍍之選擇性之條件’而在 第3 0圖所示，在孔之上部平面也形成p t膜之方法。此 時，即與實施例1同樣塗佈有機膜3 0 1 ，實施全靣蝕刻 之後，將露出之P t予以蝕刻每一單元地將存儲電極予以 分離3 ◦ 2。 又替代於塗佈有機膜3 0 1 ’採用塗佈了 S i 〇2膜而 各單元地分離各存儲電極之後，以乾蝕刻來去除此S i 〇2 膜之方法時，即可以在下部電極之兩面可設強電介質膜 1 3 1 ，而在該表面可以設置白金電極1 3 2由而可以獲 得如第3 1圖所示之構造。依此構造時，在電容器之一部 份即可以利用P t電極之兩面，因此有獲得更大的容量之 利點，這些時，爲形成電容器領域用之膜之形成即，在於 白金下部電極之形成前或形成後實施均可以。 本實施例中，在電容器絕緣膜採用鈦酸緦鋇爲例。惟 高電介率電介體薄膜之材料乃不偏限於鈦酸緦鋇，例如： 义度適闬中國國家標準（CNS)A1規格（21〇χ297公笼) -19 -~~ (請先閱讀背面之注意事項再填寫本頁) 乂： 線 413925 A7 B7__ 五、發明說明（17 ) (請先閱讀背面之注意事項再填寫本頁) 鈦酸锆酸鉛、鈦酸緦、鈦酸鋇等之鈣鈦礦型氧化物強電介 質，這些之固落體，或鉍系層狀氧化物強電介質當然亦可 用。 接著，使用第2 3圖所示之電路圖。說明將本發明之 存儲器，使用於D RAM時之讀出動作。 電容器之板電極PL 1之電位乃經常固定於V c c/ 2。另一方面在電容器之存儲結點S N 1即被保持揮發資 訊V c c或0。 位線對B L 1及B L 1 B之電位即在讀出或改寫動作 之直前爲止被保持於V c c/2。在位線對上，連接有用 於檢知放大記憶資訊用之讀取放大器S A。爲了檢知存儲 結點S N 1之存儲電壓起見’首先將預充電控制線 P C L 1之電位由V c c降至〇。使位線成爲電位
V c c/2之浮動狀態。同時將共用Μ I S F ET Q s h r使之ON。接著將字線WL 1之電位由〇昇至 V c h。本例中V c h係至少有較V c c高到電晶體之閾 値以上之電位。由此結果，如存儲結點之電位係V c c時 缓-部智^財產局員工··'"/-^"-:';·“、- ’位線B L 1之電位乃稍高於B L 1 B之電位，即稍高於 V c c/2，另一方面如0時，即BL 1之電位乃與 B L 1 B比較時變爲較低之電位。將此電位差經由讀取放 大器S A 1來檢知。放大由而B L 1之電位即與存儲結點 相一致成爲V c c或〇。B L 1 B之電位即成爲BL 1之 相反之電位。又欲使讀取放大器動作即分別使讀取放大器 P通道電晶體控制線C S P，讀取放大器η通道電晶體控 -20- 本紙張尺.¾適用中國因家標準（C\.S)..\-I故格（210 X 29Γ公髮） A7 413925 B7 _ 五、發明說明（18) 制線c S N使之爲V c c ，及0即可以。由以上之動作， 連結於所選擇之字線W L 1之所有之存儲單元之資訊係分 別被讀取於連結之位線。如欲將其中之一之存儲單元之資 訊選擇的介著I 〇線而讀出於外部時，即使讀取放大器選 擇線C S L 1之電位由〇變爲V c h，而將所欲之位線連 接於I 0線就可以。欲終了讀出動作即，將C S L 1之電 位由V c ίι回復至0之後，將字線WL 1回復至0，即存 儲結點S N 1即乃以被再寫入資訊之狀態地，電氣的由位 線所切離。將PCL1回至Vcc，將CSP、 CSN分 別回至0及V c c即成爲讀取動作前之狀態，讀取即終了 〇 接著依據日本專利公報特開平7 - 2 1 了 8 4說明將 本發明之存儲器用做強電介質不揮發性存儲器時之讀出_ 寫入之程序。 首先係讀出動作，這是與上述之D R A Μ時之情形同 樣。 強電介質不揮發性存儲器之資訊之改寫中，與存儲結 點S Ν 1之電位之反轉之同時，實施強電介質膜之分極之 反轉-在改寫動作中，將訊號線PCL 1由V c h降至0 而使讀取放大器動作爲止，與讀出動作相同。接著將準備 於I ◦線之改寫資訊寫入於存儲單元起見’將訊號線 CLS 1由〇昇至Vc h，此結果位線對1及 B L 1 B之電位乃反轉。由於字線W L 1係處於被活性化 之狀態，所以隨著上述位線對之電位之反轉而所欲之存儲 本纸張 遇用中®國家揉準（CNS)..V1規格（210 X 297公餐） (請先閱讀背面之注意事項再填寫本頁) 訂. -線_ 唆濟郃¾1¾財產局員工消費合咋ii卬.3 -21 - 413925 A7 B7 五、發明說明（19 ) 請 先 閱 讀 背 面 之 注 意 事 項 再 填 寫 本 頁 單元之存儲結點電位及強電介質膜之分極方向會反轉、如 上述實施資訊之改寫之後，與讀出動作同樣之程序而改寫 動作將終了。以上述之讀出·書入程度時’揮發資訊及不 揮發資訊係經常以一致的被改寫所以無論何時將電源予以 0 F F資訊也不會消失也》 接著，說明，在強電介質不揮發性存儲器之電源ON 時之自不揮發性資訊轉至揮發性資訊之變換動作。在電源 投入前，全部之電位均爲0V。隨著電源〇N，板電極 PL1成爲Vc c/2。讀取放大器之訊號線CSP、 C S N即分別成爲0及V c c的被初期化。又訊號線 P C L之電位即由0而昇至V c c，該結果位線對B L 1 ，B L 1 B之電位即預充電爲V c c / 2 = 此時字線電位係保持於0 V，使存儲結點S N 1爲浮 動狀態，以資當板之昇壓時，不致於破壞強電介質膜之分 極方向。
^---.¾¾^產局3 工費合-"^hN 板PL1及位線對BL1 ，BL1B之電位確實的安 定於V c c / 2之電位時，即，依序使字線W L活性化， 使存儲結點SN1成爲與板PL 1相同之Vc c/2之電 位，使分極資訊之保持更能安定化。 接連於上述之初期化動作，移行於自不揮發資訊變換 爲揮發性資訊之變換動作。首先以字線均0 V之狀態下， 將P C L 1之電位變爲0 V，而使位線成爲浮動狀態。此 後使字線W L 1活性化時電流即由存儲結點S N 1流向位 線，而位線電位乃上昇，該上昇量即依存於強電介質膜之 ^22- 衣紙强尺度適用中®國家標準（CNS>:V丨墘格（210 * 297公g ) 413925 A7 _B7 五、發明說明（20 ) (請先閱讀背面之注•意事項务填寫本頁) 分極方向。即位線電位上昇後亦是板電位這邊之電位較高 ，所以分極方向乃一致於一方向。由此上述字線活性化而 隨伴有分極之反轉者，與不隨伴有反轉者相比較時，前者 之實效的強電介質電容器容量較大，其結果位線電位上昇 量亦大。設置將對應於此二個分極狀態之位線電位上昇量 之中間値，發生於相補位線B L 1 B之空單元（dummy cell )，而以讀取放大器S A 1來檢知放大發生於位線對 B L 1 BL1B之電位差。由讀取放大器之動作而位線 電位之充電於Vc c或〇之結果對於存儲結點SN1可寫 入揮發性資訊。最後將字線使之非活性化，將位線電位回 復爲V c c/2而一連串之動作就算終了》依序對於各字 線實施上述動作時，即可完成由不揮發性資訊至揮發性資 訊之變換動作。依此程序時，可以將資訊讀出動作之強電 介質之分極之反轉，只限定於電源投入時，所以可減少強 電介質膜之劣化，又通常使用時，起因於分極反轉所需之 時間之讀出速度之降低，並且可記億有電源0 F F時點之 資訊•而再將電源Ο N時，可以使這些資訊復活也。 (產生上之利用可能性] 本案發明係亦可使用於，將M〇S F E T爲構成要素 之D R AM或高電介質不揮發性存儲器等等在1晶片.上積 體化之積體電路。 圖式之簡單說明 本纸張尺度違用中國國家標聿（CNS).Vl蜣格（210 X 297公餐） 413925 B7 五、發明說明（21 ) 第1圖係本發明之半導體裝置之斷面圖。 第2圖係本發明之實施例1之半導體裝置之製造過程 之第1之斷面圖。 第3圖係本發明之實施例1之半導體裝置之製造過程 之第2之斷面圖。 第4圖係本發明之實施例1之半導體裝置之製造過程 之第3之斷面圖。 第5圖係本發明之實施例1之半導體裝置之製造過程 之第4之斷面圖》 第6圖係本發明之實施例1之半導體裝置之製造過程 之第5之斷面圖。 第7圖係本發明之實施例1之半導體裝置之製造過程 之第6之斷面圖。 請 先 閱 讀 背 S} 意 事. 項 再 填Γ % ' A 本衣 頁 訂 程 過 造 製 之 置 裝 隍 導 半 之 I—{ 例 施 實 之 明 發。 本圖 係面 圖斷 8 之 第 7 第 之 程 過 造 製 之 置 裝 體 導 半 之 τ-_ 例 施 實 之 明 發。 本圖 係面 圖斷 9 之 第 8 第 之 線. ¾濟部¾°¾ 財產曷！* 二.4,今-^=1 過 造 製 之 置 裝 澧 導 半 之 2 例 施 實 之 明 發。 本圖 係面 圖斷 ο 之 Tx IX 第第 之 程 第第 之 程
r-H IX 過 造 製 之 置 裝 體 導 半 之 2 例 施 實 之 明 發。 本圖 係面 圖斷 之 過 過 造 造 製 製 之 之 置 置 裝 裝 1 導 導 半 半 之 之 2 2 例 例 施 施 實 實 之 之 Rn- ad 發。發 本圖本 係面係 圖斷圖 2 之 3 lx Q0 1X 第第第 之 程 本+¾¾尺,¾適用中3國家揉準（CNS)..V丨蜆格（2K) X 297公Ϊ ) 經-部^^^壹笱負工.^货"---::,;乂 413925 A7 B7 ................................, _, , 五、發明說明（22 ) 程之第4之斷面圖。 第1 4圖係本發明之實施例3之半導體裝置之製造過 程之第1之斷面圖。 第15圖係本發明之實施例3之半導體裝置之製造過 程之第2之斷面圖。 第1 6圖係本發明之實施例3之半導體裝置之製造過 程之第3之斷面圖。 第17圖係本發明之實施例3之半導體裝置之製造過 程之第4之斷面圖。 第18圖係本發明之實施例3之半導體裝置之製造過 程之第5之斷面圖。 第19圖係本發明之實施例3之半導體裝置之製造過 程之第6之斷面圖。 第2 0圖係以往之半導體裝置之斷面圖。 第2 1圖係說明以往之半導體裝置之問題點之圖面。 第2 2圖係本發明之存儲器陣列部及鄰接於它之周邊 電路之各一部份要部斷面圖。 第2 3圖係本發明之存儲器單元之與周邊電路之各一 部份之平面圖。 第2 4圖係本發明之存儲器單元之與周邊電路之各一 部份之電路圖11 第2 5圖係以往之半導體裝置之斷面圖。 第2 6圖係說明以往之半導體裝置之問題點之圖面。 第2 7圖係表示本發明之實施例4之半導體裝置之製 (請先闇讀背面之注意事項#·填莴本頁)
/IV Ά--------訂---------線— 本纸張瓦度適用中® 0家標」基（CNS).\丨规格（210 X 29Γ i、f ) -25- 413925 A7 B7 五、發明說明 造 過 程 之 第 第 2 8 造 過 程 之 第 第 2 9 造 過 程 之 第 第 3 0 造 過 程 之 第 第 3 1 造 s'ja, 過 程 之 斷 第 3 2 造 過 程 之 斷 主 要 元 件 對 1 1 臭 1 2 金 2 1 基 2 2 元 2 3 多 2 4 鎢 2 5 η 2 6 η 2 7 氯 2 8 絕 3 1 氧 :23) 1之斷面圖。 圖係表示本發明 2之斷面圖。 圖係表不本發明 3之斷面圖。 圖係表示本發明 4之斷面圖。 圖係表示本發明 面圖。 圖係表示本發明 面圖。 照表 氧 T E 〇 S 屬配線層 板 件間分離絕緣膜 晶矽 矽化物 型不純物擴散層 型不純物擴散層 化砂層 緣膜層 化矽 之實施例4之 之實施例4之 之實施例4之 之實施例4之 之實施例2之 半導體裝置之製 半導體裝置之製 半導體裝置之製 半導體裝置之製 半導體裝置之製 (請先閱讀背面之沒咅？事項再填寫本頁) -衣--------訂---------線t 衣紙張尺度適用中國國家揉丰（CNS)A·丨規格（210 X 297公坌） -26- 413325 A7 B7 五、發明說明（24 ) 3 2 多晶矽 3 3 多晶矽 4 1 絕緣膜 4 2 多晶矽膜 4 3 鎢/氮化鈦/鈦疊層膜 4 4 氧化矽 5 1 側壁間隔件 5 2 絕緣膜 5 3 多晶矽 61 擴散防止層 6 2 膜 6 3 抗蝕劑 7 1 絕緣膜 8 1 釕（下部電極） 8 2 有機膜 9 1 鈦酸緦鋇 9 2 二氧化釕 10 1 氮化鈦 10 2 白金 10 3 鎢 111 氧化膜 12 1 白金膜 13 1 鈦酸緦鋇 13 2 二氧化釕 t請先閱讀背面之/i意事項再填寫本頁)
C 訂·
C 線 衣纸張尺度適用中國國家標準（CNS)A丨規格（210 x 297公复）

Claims (1)

  1. uo i u / ώτ 7 甲sra朱 中文申請專利範圍更正本 氏國yu千y闩更止 冴'日殳正 申請專利範園 一種半導體裝置，具有： 經濟郏智慧时產局員工消賁合作社印製 形成 彤威 形成 散防止膜 具有 予以形成 極之電容 2 上述3 · 上述 鈦酸鉻酸 4 . 上·述5 . 上述 A 1 X T 6 肜成 具有 ，及設於 擴散層之 形成 有開關 於上述 於上述 ，及 自上述 .與上 器而構 如申請 電容器 如申請 鈣鈦礦 錯’$太 如申請 電容器 如申請 擴散防 兩電晶體之基[，及 基板上之第1導電膜，及 第1導電膜上之絕緣膜之開口部底部之擴 擴散防止膜 述擴散防止 成爲其特徵 專利範圍第 之絕緣膜係 專利範圍第 型氧化物爲 酸锆酸鋇鉛 專利範圍第 之絕緣膜係 專利範圍第 止膜係至少 上延伸於上述開口部之側部地 層自對準地予以形成之第1電 者3 1項所述之半導體裝置，其中 由鈣鈦礦型氧化物所構成者。 2項所述之半導體裝置1其中 鈦駿鑀鋇，鈦酸緦，鈦酸鋇| 之其中之一者。 1項所_之半導體裝置，其中 五氧化鉅者。 1項所述之半導體裝置’其中 具有 T i ’ T a，T i N， i 1 - χ N，R u中之一層者。 一種半導體裝置，具有： 有開關甬電晶體之基體，及 形成於上述基板上之第1之開口部之第1絕緣膜 上述第1開口部內，電氣的達接於上述電晶體之 第1導電膜，及 於上述第1絕緣膜上，睛有第2之:開口部之第2 本紙乐尺渡遴用t國B家梯準（CNS } A4洗掐 ( 210X 29·?公* ) 請 先 閱 讀 背 1» 之 注 意 事 項 再 填 頁 訂 413925 Αδ Β8 C8 DS 六、申請專利範圍 1 · 一種半導體裝置，具有： 形成有開關用電晶體之基體，及 形成於上述基體上之第1導電膜1及 形成於上述第1導電膜上之絕緣膜之開口部底部之擴 散防止膜，及 自上述擴散防止膜上而延伸於上述開口部之側部地予 以形成，與上述擴散防止層自己整合地予以形成之備有第 1電極之電容器而構成爲其特徵者。 2 .如申請專利範圍第1項所述之半導體裝置，其中 上述電容器之絕緣膜係由鈣鈦礦型氧化物所成者。 3 .如申請專利範圍第2項所述之半導體裝置，其中 上述鈣欽礦型氧化物爲鈦酸緦鋇，鈦酸緦，鈦酸鋇* 鈦酸锆酸鉛|鈦酸锆酸鋇鉛之其中之一者。 4 .如申請專利範圍第1項所述之半導體裝置，其中 上述電容器之絕緣膜係五氧化鉬者。 {請先聞讀背面之法意事項填寫本頁) —東 訂 A 經濟部智慧財4局員工消費合作社印製 第少 圍至 範係RI裝 利膜，體 專止N導 請防 X 半 申散種 如擴111 •述 5 上 T 之 中 中 其’ ， N 置 i 裝 T 體’ 導 a 半丁 之’ 述i 所 T 項有y 有 1 具 K I 具 者 層 膜 緣 絕 1 第 之 «ΚΜ 咅 □ 開 及之 ， 1 體第 基有 之具 體之 晶上 電體 用基 曷 Ϊ 開上 有於 成成 形形 之 2 體 第 晶 之 電 部 述 口 上 開 於 之 接 2 連 第 的 有 氣 備 電 ’ ’ 上 內 膜 部及緣 口 ， 絕 開膜 1 1 電第 第導述 述 1 上 上第於 於之成 設層形 及散 , 擴 本紙張尺度適用中國國家標半（CNS ) Α4規格（210Χ297公釐） 413925 A8 B8 C8 D8 六、申請專利範圍 絕緣膜，及 (請先閲讀背面之注意事項•再填寫本頁) 形成於上述第2之開口部底部之擴散防止膜，以及 自上述擴散防止膜上到上述第2之開口部之側面地予 以設置，備有其側面乃實質上與上述擴散防止膜同一地被 圖樣形成之第1電極膜之電容器，而構成爲其特徵者。 7 ·如申請專利範圍第6項所述之半導體裝置，其中 上述第2開口部底面之上述第1電極之膜厚乃，比設 於上述第2開口部之上述第1電極之膜厚較厚者。 8 . —種半導體裝置之製造方法，具有： 於形成有電晶體之基板上形成擴散防止膜之過程，及 於上述擴散防止膜上形成第2之膜之過程，及 對於上述擴散防止膜及上述第2之膜施予圖樣形成之 過程，及 在於沒有形成上述擴散防止膜及上述第2膜之領域上 ，形成絕緣膜，而在上述絕緣膜之開口部設置上述擴散防 止膜及上述第2之膜之過程，及 去除上述第2之膜之過程，以及 經濟部智慧財產局員工消费合作社印製 自上述開口部之上述擴散防止膜上至上述開口部側壁 爲止地形成第1之電極膜，以資形成備有上述第1之電極 膜之電容器之過程，而構成爲其特徵者。 9 .如申請專利範圍第8項所述之半導體裝置之製造 方法，其中 上述第2之膜係W，SisN4 、 Si其中之一者。 1 ◦.如申請專利範圍第8項所述之半導體裝置之製 了3T _ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 413925 A8 B8 C8 ___ D8 ☆、申請專利範圍 造方法，其中 對於上述擴散防止膜及上述第2之膜施予圖樣形成之 (請先閱讀背面之注意事項'再填寫本頁) 過程係使用同一遮蔽罩來實施圖樣形成者。 1 1 .如申請專利範圍第8項所述之半導體裝置之製 造方法，其中 對於上述擴散防止膜及上述第2之膜施予圖樣形成之 過程乃，上述擴散防止膜係使用氮化鈦膜，上述第2之膜 係鎢，且蝕刻氣體係使用S F 6，以資連續的對上述第2之 膜及上述擴散防止膜實施蝕刻之過程者。 1 2 .如申請專利範圍第8項所述之半導體裝置之製 造方法，其中 對於上述擴散防止膜及上述第2之膜施予圖樣瑕成之 過程乃，上述擴散防止膜係氮化鈦膜，上述第2之膜係氮 化矽膜，而使用NF3與H e或〇2之混合氣體爲蝕刻氣體 以蝕刻加工上述氮化矽膜之後，使用S F 5爲蝕刻氣體而對 於上述氮化鈦膜施予蝕刻加工者= 1 3 ·如申請專利範圍第8項所述之半導體裝置之製 造方法，其中 經4部智慧时產局員工消費合作钍印製 對於上述擴散防止膜及上述第2之膜施予圖樣形成之 過程乃，上述擴散防止膜係氮化鈦膜’上述第2之膜係多 晶矽膜，而使用S F 6爲蝕刻氣體以資連續的對於上述多晶 矽膜及上述氮化鈦膜施予蝕刻加工者。 1 4 ,如申請專利範圍第8項所述之半導體裝置之製 造方法，其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 8 8 88 ABCD 413925 六、申請專利範圍 上述電容器之絕緣膜係形成於，形成於上述側部之第 1電極膜之兩面者。 1 5 .—種半導體裝置之製造方法，具有： 在於形成了電晶體之基板上，形成在開口部埋入了第 1之導電膜之第1之絕緣膜之過程|及 在上述第1之導電膜上，形成擴散防止膜及第1電極 膜之過程，及 在上述第1之電極膜上形成規定之圖樣之第2之膜之 過程、及 以上述第2之膜做爲遮蔽罩以資對上述第1電極膜及 上述擴散防止膜施予圖樣形成之過程，及 使上述第2之膜，上述第1之電極膜及上述擴散防止 膜之設置在第2開口部內地*在上述第1之絕緣膜上，形 成具有上述第2之開口部之上述第2之絕緣膜之過程1及 將上述第2之膜予以蝕刻去除之過程，及 在上述第2之開口部側部形成第1之電極膜之過程， 以及 在上述第1電極膜上，形成第3之絕緣膜，第2之電 極膜，以資形成電容器之過程，而成爲其特徵者。 1 6 .如申請專利範圍第1 5項所述之半導體裝置之 製造方法，其中 形成上述第2之絕緣膜之過程乃，對於形成有上述第 2之膜，上述第1之電極膜及上述擴散防止膜之上述第1 絕緣膜上，形成上述第2之絕綠膜之後，硏磨上述第2之 — (請先閲讀背面之注意事項再填寫本頁) 、tT 經濟部智慧財產局員工消費合作钍印製 本紙張尺度適用中國國家標準（CNS ) A4規格（2I0X297公釐） 413925 C8 D8 _ 六、申請專利範圍 絕緣膜，而使上述第2之膜，上述第1之電極膜及上述擴 散防止膜之能設置於第2絕緣膜之第2開口部內之過程者 〇 1 7 .如申請專利範圍第1 5項所述之半導體裝置之 製造方法，其中 上述第2之膜之上端部係，以上述第2之膜爲遮蔽罩 而施予蝕刻，上述第2之絕緣膜即藉由硏磨而去除到該上 述被蝕刻之上端部之高度爲止者。 1 8 .如申請專利範圍第1 5項所述之半導體裝置之 製造方法，其中 上述第2之開口部係被複數地予以形成，上述第1之 電極即各個上述第2之開口部地予以個別分離形成者。 1 9 .如申請專利範圍第1 5項所述之半導體裝置之 製造方法，其中 上述第3之絕緣膜乃形成於，被形成於上述側部之第 1之電極膜之兩面者。 2 0 種半導體裝置之製造方法，具有： 在基板上形成，具有：對於存儲器墊部塡充了導電膜 之第1之開口部，對於周邊電路部塡充有導電膜之第2之 開口部之第1之絕緣膜之過程，及 在上述第1之絕緣膜上形成擴散防止膜及第1之電極 膜之過程，及 在上述弟1之電極膜上形成規定之圖樣之第2之導電 膜之過程，及 本紙張尺度適用t國國家標準（CNS ) A4規格（210X297公釐） ：34^--~~ - (請先閲讀背面之注意事項.#·填寫本頁) '•衣· -'5- 經濟部智慧財產局員工消費合作社印製 413925 as Βδ C8 D8 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本I) 以上述第2之導電膜爲遮蔽罩而’以上述第1之開口 部上及上述第2之開口部上，能有上述擴散防止膜及上述 第1之電極膜之留存地施予圖樣形成之過程，及 在第3之開口部設置上述第1之開口部上之上述第2 之導電膜及上述擴散防止膜及上述之第1之電極膜，以及 在第4之開口部上設置上述第2之開口部上之上述第2之 導電膜，上述擴散防止膜及上述第1之電極膜地，形成具 有上述第3及第4開口部之第2之絕緣膜之過程，及 留存上述第4之開口部內之上述第2之導電膜，而對 上述第3之開口部內之上述第2之導電膜施予蝕刻去除之 過程，及 在上述第3之開U部內之側面形成第1之電極膜之過 程，及 在上述第1之電極膜上，疊層形成第3之絕緣膜，第 2之電極膜之過程，而成爲其特徵者。 2 1 .如申請專利範圍第2 0項所述之半導體裝置之 製造方法，其中 經濟部智总財產笱員工消費合作钍印製 於形成上述第1之絕緣膜之過程之後，形成上述擴散 防止膜之過程之前，具有形成第3之膜之過程前。 2 2 . —種半導體裝置之製造方法，具有： 在基體上形成，具有：在存儲器部塡充導電膜之第1 之開口部，在周邊電路部塡充有導電膜之第2之開口部之 第1之絕緣膜之過程，及 在上述第1之絕緣膜上，形成擴散防止膜之過程，及 本紙張尺度適用宁國國家標準（CNS ) A4規格（210 X 297公釐） 5 2 9 31- 4 ABCD 經濟部智慧时產局員工消費合作钍印製 六、申請專利範圍 在上述擴散防止膜上，形成規定之圖樣之第2之導電 膜之過程，及 以上述第2之導電膜爲遮蔽罩而於上述第1之開口部 上及上述第2之開口部上能留存上述擴散防止膜地施予圖 樣形成之過程，及 令上述第1開口部上之上述第2之導電膜，上述擴散 防止膜之能設置於第3之開口部上地，以及令上述第2之 開□部上之上述第2之導電膜及上述擴散防止膜之能設於 第4之開口部地，形成具有上述第3及第4之開口部之第 2之絕緣膜之過程，及 留存上述第4之開口部內之上述第2之導電膜，而對 於上述第3之開口部內之上述第2之導電膜施予蝕刻去除 之過程，及 在上述第3之開口部內之底部及側部形成第1之電極 膜之過程，以及 將上述第1之電極膜上疊層形成第3之絕緣膜，第2 之電極膜之過程而成|爲其特徵者。 2 3 .如申請專利範圍第2 2項所述之半導體裝置之 製造方法，其中 於形成上述第1之絕緣膜之過程之後，形成上述擴散 防止膜之過程之前•具有形成第3之膜之過程者。 2 4 . —種半導體裝置之製造方法，具有： 在形成有電晶體之基體上，形成具有開口部之第1之 絕緣膜之過程，及 (請先閱讀背面之注意事項·再填寫本頁> —-衣· 訂 本紙張尺度適用中國國家標準（CNS)八衫見格（210X29?公釐） 413925 as C8 D8 々、申請專利範圍 在上述第1之開口部內埋入第1之導電膜之過程，及 (請先閲讀背面之注意事項再填寫本頁) 在上述第1之導電膜上，形成擴散防止膜及白金膜之 過程，及 在上述白金膜上形成規定之圖樣之第2之膜之過程， 及 以上述第2之膜爲遮蔽罩而對上述白金膜及上述擴散 防止膜施予圖樣形成之過程，及 使上述第2之膜，上述白金膜及上述擴散防止膜之能 設於第2之絕緣膜之第2之開□部內地，在上述第2之絕 緣膜上形成上述第2之絕緣膜之過程，及 對於上述第2之膜施予蝕刻去除之過程’及 在上述第2之開口部上形成白金膜之過程，以及 在上述白金膜上，形成第3之絕緣膜，第2之電極膜 ，以資形成電容器之過程，而成爲其特徵者。 2 5 .如申請專利範圍第2 4項所述之半導體裝置之 製造方法，其中 在上述第2之開口部側部形成白金膜之過程係，以無 電解電鍍來實施者。 經濟部智慧財產局員工消費合作社印製 2 6 .如申請專利範圍第2 5項所述之半導體裝置之 製造方法，其中 在上述第2之開口部側部形成白金膜之過程乃，以上 述第2之膜爲遮蔽罩而實施上述白金膜來實施蝕刻時，以 附著於上述第2之膜之側壁之白金爲種層而以上述無電解 電鍍法而予以形成者。 本紙張尺度適用中國國家標準（CNS ) A4規格（2!0X297公釐） 413925 A8 m C8 D8 _ a、申請專利範圍 2 7 .如申請專利範圍第2 4項所述之半導體裝置之 製造方法，其中 (請先閱讀背面之注意事項再填寫本頁) 上述第2之開口部係複數個地予以設置，上述白金膜 係在上述開口部間之上述第2之絕緣膜上亦形成有上述白 金膜上，而後將上述第2之絕緣膜上之上述白金膜予以蝕 刻去除而每一上述開口部地予以分離上述白金膜者。 28·—種半導體裝置，具有： 形成有開關用電晶體之基體，及 形成於上述基體上之第1導電膜，及 形成於上述第1之導電膜上之絕緣膜之開口部底部之 擴散防止膜，及 自上述擴散膜上，延伸於上述開口部之側部地予以形 成，具有接觸於露出於上述擴散防止膜之上面及上述開口 部之側部之上述絕緣膜之第1之電極1而成爲其特徵者。 2 9 ·如申請專利範圍第2 8項所述之半導體裝置， 其中 上述電容器之絕緣膜係由鈣鈦礦型氧化物所成者。 3 ◦.如申請專利範圍第2 9項所述之半導體裝置， 經滴部智慧財產局員工消費合作社印製 其中 上述鈣鈦礦型氧化物係，鈦酸緦鋇-鈦酸鋸，鈦酸鋇 ，鈦酸錆酸鉛，鈦酸鍺酸鋇鉛 > 其中之一者。 3 1 .如申請專利範圍第2 9項所述之半導體裝置， 其中上述電容器之絕緣膜係五氧化鉬者。 3 2 .如申請專利範圍第2 8項所述之半導體裝置， 本紙張尺度適用中國國家標準（CNS>A4規格（210X297公釐） 8 8 8 8 ABCD 413925 六、申請專利範圍 其中 上述擴散防止膜乃具有T i ，Ta , 丁 i N，Α ΙχΤ l ι-χΝ，Ru中之至少一層者。 (请先閱讀背面之-注意事項再填寫本頁) 33. —種半導體裝置，具有： 形成有開關用電晶體之基體，及 形成於上述基體上之具有第1之開口部之第1之絕緣 膜，及 設置於上述第1之開口部內，電氣的連接於上述電晶 體之擴散層之第1之導電膜，及 形成於上述第1之絕緣膜上，具有第2之開口部之第 2之絕緣膜，及 形成於上述第2之開口部底部之擴散防止膜，以及 自上述擴散防止膜上至上述第2之開口部之側面地予 以設置，具有與上述擴散防止膜所接觸之底部之水平方向 之面積及外周乃實質上與上述擴散防止膜之水平方向之面 積及外周同一之第1之電極之電容器而成，爲其特徵者。 34. —種半導體裝置，具有： 形成有開關有電晶體之基體，及 經濟部智慧財產局員工消費合作钍印製 形成於上述基體上之具有第1之開口部之第1之絕緣 層，及 設於上述第1之開口部內，電氣的連接於上述電晶體 之擴散層之第1之導電膜，及 形成於上述第1之絕緣膜上，具有第2之開口部之第 2之絕緣膜，及 本紙張尺度適用41國國家榇準（〇奶）八4規格（2!0\297公釐） ABCD 413925 々、申請專利範圍 形成於上述第2之開口部底部之擴散防止膜，及 自上述擴散防止膜到上述第2之開口部之側面爲止地 予以設置，具有其側面之實質的與上述擴散防止膜同一地 被圖樣形成之第1之電極之電容器|以及 上述第2之開部底面之上述第1之電極之膜厚係與設 於上述第2之開口部之側面之上述第1之電極之膜厚相比 較時較厚爲其特徵者= 3 5. —種半導體裝置 > 具有： 形成於開關用電晶體之基體，及 形成於上述基體上之第1之導電膜，及 形成於上述第1之導電膜上之絕緣膜之開口部之擴散 www I r ^»11. I I 陌止膜，及 具有自上述擴散防止膜上到上述開口部之側部地被延 伸形成，與上述擴散防止膜自己整合地被形成之第1之電 極之電容器，以及 上述開口部底部之上述第1之電極之膜厚係與設置於 上述開口部之側部之上述第1之電極之膜相比較較厚爲其 (請先閱讀背面之注意Ϋ項再填寫本頁) 装， 訂 者 徵 特 經濟部智慧財產笱員工消費合阼社印製 表紙掁尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） uo i u / ώτ 7 甲sra朱 中文申請專利範圍更正本 氏國yu千y闩更止 冴'日殳正 申請專利範園 一種半導體裝置，具有： 經濟郏智慧时產局員工消賁合作社印製 形成 彤威 形成 散防止膜 具有 予以形成 極之電容 2 上述3 · 上述 鈦酸鉻酸 4 . 上·述5 . 上述 A 1 X T 6 肜成 具有 ，及設於 擴散層之 形成 有開關 於上述 於上述 ，及 自上述 .與上 器而構 如申請 電容器 如申請 鈣鈦礦 錯’$太 如申請 電容器 如申請 擴散防 兩電晶體之基[，及 基板上之第1導電膜，及 第1導電膜上之絕緣膜之開口部底部之擴 擴散防止膜 述擴散防止 成爲其特徵 專利範圍第 之絕緣膜係 專利範圍第 型氧化物爲 酸锆酸鋇鉛 專利範圍第 之絕緣膜係 專利範圍第 止膜係至少 上延伸於上述開口部之側部地 層自對準地予以形成之第1電 者3 1項所述之半導體裝置，其中 由鈣鈦礦型氧化物所構成者。 2項所述之半導體裝置1其中 鈦駿鑀鋇，鈦酸緦，鈦酸鋇| 之其中之一者。 1項所_之半導體裝置，其中 五氧化鉅者。 1項所述之半導體裝置’其中 具有 T i ’ T a，T i N， i 1 - χ N，R u中之一層者。 一種半導體裝置，具有： 有開關甬電晶體之基體，及 形成於上述基板上之第1之開口部之第1絕緣膜 上述第1開口部內，電氣的達接於上述電晶體之 第1導電膜，及 於上述第1絕緣膜上，睛有第2之:開口部之第2 本紙乐尺渡遴用t國B家梯準（CNS } A4洗掐 ( 210X 29·?公* ) 請 先 閱 讀 背 1» 之 注 意 事 項 再 填 頁 訂 經濟部智慧財產局8(二消旁合作社印«. AS BS C3 —一 ___ D8 六、申請專利範圍 絕緣膜，及 形成於上述第2之開口部底部之擴散防止膜’以及 自上述擴散防止膜上到上述第2之開口部之側面地予 以設置•備有側面實質上與上述擴散防止膜同一地被圖樣 形成之第1電極膜之電容器，而構成爲其特徵者， 7 .如申請專利範圍第6項所述之半導體裝置，其中 上述第2開口部底面之上述第1電極之膜厚係比設於 上述第2開□部側面的上述第1電極之膜厚厚。 8 . —種半導體裝置之製造方法，具有： 於形成有電晶體之基板上形成擴散防止膜之過程，及 於上述擴散防止膜上形成第2之膜之過程，及 對於上述擴散防止膜及上述第2之膜施予圖樣形成之 過程•及 在未形成上述擴散防止膜及上述第2膜之領域上形成 絕緣膜1而在上述絕緣膜之開口部設置上述擴散防止膜及 上述第2之膜之過程，及 去除上述第2之膜之過程，以及 自上述開□部之上述擴散防止膜上至上述開□部側壁 爲止地形成第1之電極膜，以資形成備有上述第1之電極 膜之電容器之過程，而構成爲其特徵者》 9 .如申請專利範圍第8項所述之半導體裝置之製造 方法，其中 上述第2之膜係W，S 、S l其中之一者》 1 0 .如申請專利範圍第8項所述之半導體裝置之製 本抵張又度逋用中困國家輮準（<：?«)人4规格（210><297公釐） ---------裝·--illlv---- i線- (请先¾讀背ώ之注意事項再填¾本頁)
TW088107249A 1998-05-25 1999-05-04 Semiconductor device and its manufacturing method TW413925B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1998/002274 WO1999062116A1 (fr) 1998-05-25 1998-05-25 Dispositif a semi-conducteurs et procede de fabrication

Publications (1)

Publication Number Publication Date
TW413925B true TW413925B (en) 2000-12-01

Family

ID=14208246

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088107249A TW413925B (en) 1998-05-25 1999-05-04 Semiconductor device and its manufacturing method

Country Status (5)

Country Link
US (1) US6380574B1 (zh)
JP (1) JP3724373B2 (zh)
KR (1) KR100574678B1 (zh)
TW (1) TW413925B (zh)
WO (1) WO1999062116A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19926106C1 (de) * 1999-06-08 2001-02-01 Siemens Ag Halbleiterspeicherbauelement mit Speicherzellen, Logikbereichen und Füllstrukturen
DE19950540B4 (de) * 1999-10-20 2005-07-21 Infineon Technologies Ag Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur
JP2001217403A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100331568B1 (ko) * 2000-05-26 2002-04-06 윤종용 반도체 메모리 소자 및 그 제조방법
WO2002015275A1 (fr) * 2000-08-11 2002-02-21 Hitachi, Ltd. Procédé de fabrication d'un dispositif à semi-conducteur
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
US6462368B2 (en) * 2000-10-31 2002-10-08 Hitachi, Ltd. Ferroelectric capacitor with a self-aligned diffusion barrier
KR100390833B1 (ko) * 2000-12-28 2003-07-10 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100399073B1 (ko) * 2001-11-21 2003-09-26 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 제조방법
US6900488B1 (en) * 2002-10-31 2005-05-31 Advanced Micro Devices, Inc. Multi-cell organic memory element and methods of operating and fabricating
KR100895827B1 (ko) * 2002-12-20 2009-05-06 주식회사 하이닉스반도체 캐패시터의 플레이트 전극 콘택 형성 방법
JP2004247559A (ja) * 2003-02-14 2004-09-02 Elpida Memory Inc 半導体装置及びその製造方法
KR20040091981A (ko) * 2003-04-23 2004-11-03 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
JP2005158842A (ja) * 2003-11-21 2005-06-16 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4492940B2 (ja) * 2004-05-31 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置
EP1628327A2 (en) * 2004-08-20 2006-02-22 Matsushita Electric Industrial Co., Ltd. Dielectric memory device and method for fabricating the same
JP2007329232A (ja) * 2006-06-07 2007-12-20 Matsushita Electric Ind Co Ltd 誘電体メモリ及びその製造方法
US7768050B2 (en) * 2006-07-07 2010-08-03 The Trustees Of The University Of Pennsylvania Ferroelectric thin films
CN109904229A (zh) * 2017-12-08 2019-06-18 萨摩亚商费洛储存科技股份有限公司 垂直式铁电薄膜储存晶体管和资料写入及读出方法
KR20200101762A (ko) * 2019-02-20 2020-08-28 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162248A (en) * 1992-03-13 1992-11-10 Micron Technology, Inc. Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing
JP3222188B2 (ja) 1992-04-14 2001-10-22 株式会社日立製作所 半導体装置及びその製造方法
US5392189A (en) * 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
JP2550852B2 (ja) * 1993-04-12 1996-11-06 日本電気株式会社 薄膜キャパシタの製造方法
JPH0714993A (ja) * 1993-06-18 1995-01-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3278981B2 (ja) 1993-06-23 2002-04-30 株式会社日立製作所 半導体メモリ
JP2956482B2 (ja) * 1994-07-29 1999-10-04 日本電気株式会社 半導体記憶装置及びその製造方法
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
JP3152859B2 (ja) 1994-09-16 2001-04-03 株式会社東芝 半導体装置の製造方法
JP3595397B2 (ja) * 1995-11-24 2004-12-02 株式会社日立製作所 半導体装置の製造方法
KR0170308B1 (ko) * 1995-12-05 1999-02-01 김광호 강유전체 캐패시터의 제조방법
US5712759A (en) * 1995-12-22 1998-01-27 International Business Machines Corporation Sidewall capacitor with L-shaped dielectric
JPH1050956A (ja) * 1996-08-01 1998-02-20 Hitachi Ltd 半導体集積回路装置の製造方法
JPH1093041A (ja) 1996-09-13 1998-04-10 Toshiba Corp 半導体記憶装置
US6211034B1 (en) * 1997-04-14 2001-04-03 Texas Instruments Incorporated Metal patterning with adhesive hardmask layer
US6191443B1 (en) * 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
US6204172B1 (en) * 1998-09-03 2001-03-20 Micron Technology, Inc. Low temperature deposition of barrier layers

Also Published As

Publication number Publication date
KR20010043698A (ko) 2001-05-25
WO1999062116A1 (fr) 1999-12-02
KR100574678B1 (ko) 2006-04-27
US6380574B1 (en) 2002-04-30
JP3724373B2 (ja) 2005-12-07

Similar Documents

Publication Publication Date Title
TW413925B (en) Semiconductor device and its manufacturing method
JP2956482B2 (ja) 半導体記憶装置及びその製造方法
TW586213B (en) Semiconductor integrated circuit and its manufacturing method
JP3311070B2 (ja) 半導体装置
TW320776B (zh)
TW293181B (zh)
TW527701B (en) Semiconductor device and its manufacturing method
TW432680B (en) Semiconductor integrated circuit apparatus and its fabricating method
TW473987B (en) Semiconductor integrated circuit device and manufacture thereof
TW419813B (en) Method for manufacturing a semiconductor integrated circuit device
TW209913B (zh)
JPH09139480A (ja) 薄膜キャパシタおよびこれを用いた半導体記憶装置
US20030017669A1 (en) Method of manufacturing a semiconductor device and semiconductor device
US6462368B2 (en) Ferroelectric capacitor with a self-aligned diffusion barrier
US6762445B2 (en) DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect
JP2001274350A (ja) 強誘電体メモリ及びその製造方法
TW444384B (en) Semiconductor device
JP2002026145A (ja) キャパシタ電極と接するプラグを有する半導体素子及びその製造方法
TW459382B (en) Semiconductor integrated circuit device and manufacture thereof
TW531849B (en) Memory-logic semiconductor device
US6278152B1 (en) Semiconductor device and method of manufacturing the same
TW508757B (en) Semiconductor integrated circuit device and process for manufacturing the same
TW399288B (en) Structure of flash memory and the manufacturing method thereof
TW475258B (en) Semiconductor device and its manufacturing method
US6388282B1 (en) Semiconductor memory device and method of manufacture the same

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees