JP3595397B2

JP3595397B2 - 半導体装置の製造方法

Info

Publication number: JP3595397B2
Application number: JP30576695A
Authority: JP
Inventors: 和功鳥居; 浩史三木; 恵子櫛田; 徹加賀; 芳久藤崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-11-24
Filing date: 1995-11-24
Publication date: 2004-12-02
Anticipated expiration: 2015-11-24
Also published as: JPH09148537A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、詳しくは大規模集積回路（ＬＳＩ）に特に好適な、分極反転型不揮発性メモリまたはダイナミックランダムアクセスメモリの、強誘電体薄膜を用いたキャパシタおよびその製造方法に関する。
【０００２】
【従来の技術】
周知のように、強誘電体物質には、数百から数千という極めて大きな比誘電率を有しているものが知られている。従って、このような極めて大きない比誘電率を有する強誘電体の薄膜をキャパシタ絶縁膜に用いれば、大規模集積回路にとっては極めて好適な、小面積で大容量のキャパシタが得られる。また、強誘電体物質は自発分極をもち、外部電場によってその方向を反転させることができるので、この特性を用いて不揮発性メモリを得ることができる。
【０００３】
強誘電体を用いたメモリにおいては、強誘電体薄膜として例えばチタン酸ジルコン酸鉛やチタン酸ストロンチウムバリウムなどの酸化物強誘電体膜を用いるのが一般的である。
【０００４】
従来のメモリセルの断面構造を図９に示す。ＭＯＳトランジスタが形成されてある半導体基板９１を、層間絶縁膜９８で覆って下地の段差を平坦化した後、その上に強誘電体キャパシタを形成し、この強誘電体キャパシタの下部電極１００とＭＯＳトランジスタのソースまたはドレイン（図示せず）との接続は、層間絶縁膜９８の所定部分を貫通するように形成されたコンタクトホ−ル内を充填する、導電物質からなるコンタクトプラグ９６を介して行なわれる。
【０００５】
なお、図９において、符号、９２、９３、９４、９５、９９、１０１、１０２は、素子間分離絶縁膜、ゲート酸化膜、ワード線、ビット線、拡散防止用導電層、強誘電体薄膜、プレート電極をそれぞれ表わす。
【０００６】
【発明が解決しようとする課題】
上記下地段差を平坦化するための層間絶縁膜９８としては、一般にＳｉＯ_２やＳｉ_３Ｎ_４などのシリコン系絶縁膜が用いられる。しかし、シリコン系絶縁膜は強誘電体薄膜との密着性が低いため、図９に示したように、シリコン系絶縁膜からなる層間絶縁膜９８の上に、強誘電体薄膜１０１を積層すると、両者の間の密着が不十分で膜剥がれなどの問題が生じる。
【０００７】
また、例えばチタン酸ジルコン酸鉛など、鉛を含む強誘電体薄膜を用いた場合、４００℃程度の低温でも鉛とシリコンが反応して鉛ガラスが形成されるため、亀裂等が発生して信頼性が低下するという問題がある。
【０００８】
このような問題を解決する方法として特開平７−１４９９３号に記載されているように、強誘電体薄膜とシリコン系絶縁膜の間に、ＴｉＯ_２、ＺｒＯ_２、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３などからなる密着層を介在させる方法が提案されている。しかし、これらＴｉＯ_２などは、従来のシリコンプロセスでは使用されなかった材料であり、このような新材料をシリコンプロセスに導入すると、工程数が増大するばかりでなく、必要な装置や形成方法の開発等新しいコスト発生の原因になり、好ましくない。
【０００９】
本発明の目的は、従来技術の有する上記問題を解決し、さらに高集積なメモリを実現することが可能な半導体装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するための本発明の第１の手段、スイッチング用トランジスタと電荷蓄積用キャパシタが同一の半導体基板上に形成された半導体装置において、上記キャパシタは下部電極および当該下部電極上に積層して形成された強誘電体膜および上部電極からなり、上記下部電極は、上記スイッチングトランジスタが形成されてある上記半導体基板上に形成された絶縁膜の有する開口部の底面および側面に沿って上記開口部内のみに形成され、上記強誘電体膜は上記下電極の終端部と同じ位置に終端部を有していること特徴とする半導体装置であり、これにより上記課題は解決される。
【００１１】
上記目的を達成するための本発明の第２の手段は、上記下部電極の側部は、筒状であることを特徴とする半導体装置であり、これにより上記課題は解決される。
【００１２】
上記目的を達成するための本発明の第３の手段は、上記下部電極が、白金、パラジウム、または、酸化ルテニウム、酸化イリジウムおよび酸化レニウムからなる群から選択された材料からなることを特徴とする半導体装置であり、これにより上記課題は解決される。
【００１３】
上記目的を達成するための本発明の第４の手段は、上記強誘電体膜は酸化物強誘電体からなることを特徴とする半導体装置であり、これにより上記課題は解決される。
【００１４】
上記目的を達成するための本発明の第５の手段は、上記酸化物強誘電体はチタン酸鉛、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸バリウム鉛およびビスマス系層状強誘電体からなる群から選択された材料であることを特徴とする半導体装置であり、これにより上記課題は解決される。
【００１５】
上記目的を達成するための本発明の第６の手段は、開口部を有する絶縁膜を、スイッチングトランジスタが形成されてある半導体基板の表面上に形成する工程と、第１の導電性膜、強誘電体膜および第２の導電性膜を順次積層して全面に形成する工程と、上記開口部内を絶縁膜によってで埋める工程と、上記第１の導電性膜、強誘電体膜および第２の導電性膜をエッチして、上記第１の導電性膜、強誘電体膜および第２の導電性膜を上記開口部内のみに残し、他の部分上からは除去する工程を含むことを特徴とする半導体装置の製造方法であり、これにより上記課題は解決される。
【００１６】
上記目的を達成するための本発明の第７の手段は、上記開口部内を絶縁膜によってで埋める工程は、上記絶縁膜を全面に形成した後、当該絶縁膜をその膜厚分だけエッチングすることによって行われることを特徴とする半導体装置の製造方法であり、これにより上記課題は解決される。
【００１７】
上記目的を達成するための本発明の第８の手段は、上記第１の導電性膜、強誘電体膜および第２の導電性膜を上記開口部内のみに残し、他の部分上からは除去する工程は、上記第１の導電性膜、強誘電体膜および第２の導電性膜の露出された部分を異方性エッチングすることによって行われることを特徴とする半導体装置の製造方法であり、これにより上記課題は解決される。
【００１８】
上記目的を達成するための本発明の第９の手段は、上記酸化物強誘電体はチタン酸鉛、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸バリウム鉛およびビスマス系層状強誘電体からなる群から選択された材料であることを特徴とする半導体装置の製造方法であり、これにより上記課題は解決される。
【００１９】
上記目的を達成するための本発明の第１０の手段は、上記半導体装置を基本単位とするダイナミックランダムアクセスメモリであり、これにより上記課題は解決される。
【００２０】
上記目的を達成するための本発明の第１１の手段は、上記半導体装置を基本単位とする強誘電体不揮発メモリであり、これにより上記課題は解決される。
【００２１】
上記目的を達成するための本発明の第１２の手段は、上記ダイナミックランダムアクセスメモリ若しくは強誘電体不揮発メモリが１チップ上に集積化された集積回路であり、これにより上記課題は解決される。
【００２２】
【発明の実施の形態】
図１を用いて本発明を説明する。本発明の半導体装置は、半導体基板２１の表面領域の、素子分離酸化膜２２によって包囲された活性領域に、例えば多結晶シリコン膜２３とタングステンシリサイド膜２４の二層膜からなるゲート電極を有するＭＯＳトランジスタが形成されている。このＭＯＳトランジスタの上には、例えばＰｔ膜からなる下部電極７１、強誘電体膜として例えばチタン酸バリウムストロンチウム膜７２および例えばＰｔ膜からなる上部電極７３から構成されたキャパシタが形成されている。上記キャパシタの下部電極７１と上記ＭＯＳトランジスタの不純物拡散層２６は、例えば窒化チタン膜５３を介して電気的に接続されている。
【００２３】
図１から明らかなように、上記キャパシタの下部電極７１の形状は、上に凹なカップ形であり、チタン酸バリウムストロンチウム膜７２およびＰｔ膜からなる上部電極７３が、上記カップ形の下部電極７１の上に積層して形成されている。そのため、チタン酸バリウムストロンチウム膜７２の形状もカップ形になり、カップの上端部において終端している。その結果、チタン酸バリウムストロンチウム膜７２はＳｉＯ_２からなる層間絶縁膜６１とは全く接触せず、強誘電体膜とシリコン系絶縁膜との接触によって生ずる上記障害が発生する恐れは全くない。
【００２４】
本発明において、上記下部電極７１、強誘電体膜７２および上部電極７３は、層間絶縁膜６１に形成された開口部内に順次積層されて、上記キャパシタが形成される。
【００２５】
上記開口部の側面と底面をすべて覆うように上記下部電極７１などを形成して、カップ状のキャパシタを形成してもよく、開口部の側面の一部を残すようにしてもよい。しかし、上記開口部の側面をすべて覆うように下部電極７１などを積層した方が、キャパシタの電極面積が大きく、好ましいことはいうまでもない。
【００２６】
また、キャパシタがその中に形成される上記開口部の平面形状は、各種形状とすることが可能であるが、電極面積を大きくできるという理由から、四角形とするのが最も好ましい。ただし、寸法が微細であると、角部がやや丸みをおびった形状になる。キャパシタの下部電極７１と上記ＭＯＳトランジスタの不純物拡散層２６との接続は、窒化チタン膜５３および多結晶シリコン膜３３を介して行なわれるが、窒化チタン以外にも、例えばＴｉ、Ｔａ、Ｗなどの金属膜、あるいはこれらの窒化物、ホウ化物または炭化物などの各種導電体の膜を使用できる。
【００２７】
上記キャパシタの下部電極としては、白金、パラジウム、酸化ルテニウム、酸化イリジウムもしくは酸化レニウムの膜を用いることができる。
【００２８】
上記キャパシタの強誘電体膜としては、例えばチタン酸鉛、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸バリウム鉛およびチタン酸ストロンチウムバリウムなどのペロブスカイト型酸化物強誘電体またはこれらの固溶体あるいはビスマス層状酸化物強誘電体など各種酸化物強誘電体の膜を使用できる。これら強誘電体膜の膜厚は２０ｎｍ〜１５０ｎｍとすれば、好ましい結果が得られる。
【００２９】
上記キャパシタの上部電極としては、上記下部電極と同様に白金、パラジウム、酸化ルテニウム、酸化イリジウムもしくは酸化レニウムの膜を用いることができ、また通常用いられる他の導電性膜を使用できる。
【００３０】
【実施例】
〈実施例１〉
図２〜図５を用いて本発明の一実施例を説明する。まず、図２に示したように、ｐ型半導体（シリコン）基板２１上に、酸化シリコンからなる素子間分離絶縁膜２２およびゲート酸化膜（図示せず）を、周知の熱酸化法を用いて形成した。
【００３１】
次に、厚さ６０ｎｍの多結晶シリコン膜２３、厚さ６０ｎｍのタングステンシリサイド膜２４、厚さ２００ｎｍのＳｉＯ_２膜からなる層間絶縁膜２７を順次積層して形成した後、周知のホトリソグラフィ法と反応性イオンエッチング法を用いて所定の形状に加工し、上記多結晶シリコン膜２３とタングステンシリサイド膜２４の二層膜からなるワード線（ゲート電極）を形成した。このワード線をマスクとしてリンをイオン打ち込みして、ｎ型不純物拡散層２５、２６を形成した。
【００３２】
厚さ８０ｎｍのＳｉＯ_２膜を周知のＣＶＤ法を用いて全面に形成した後、全面異方性ドライエッチングを行なって、上記ＳｉＯ_２膜のうち、上記ワード線の側壁上のＳｉＯ_２膜２８のみを残し、平坦な領域上に形成された部分を除去した。
【００３３】
次に、図３に示したように、厚さ１５０ｎｍのＳｉ_３Ｎ_４膜３１を、周知のＣＶＤ法を用いて全面に形成した後、このＳｉ_３Ｎ_４膜３１を膜厚分だけ全面エッチングして、ワード線間にＳｉ_３Ｎ_４膜３１を残し他の部分は除去して、ワード線間がＳｉ_３Ｎ_４膜３１によって埋め込まれた構造を形成した。上記Ｓｉ_３Ｎ_４膜３１のうち、ビット線がｎ型拡散層２５と接触する部分および蓄積電極がｎ型拡散層２６と接触する部分を、周知のホトリソグラフィ法とドライエッチング法を用いてそれぞれ選択的に除去して、ｎ型拡散層２５、２６の表面を露出する開口部を形成した。
【００３４】
ｎ型不純物がドープされた多結晶シリコン膜（厚さ２５０ｎｍ）を、周知のＣＶＤ法を用いて全面に形成した後、膜厚分だけエッチングして、上記開口部内のみに多結晶シリコン３２、３３を残し、他の部分は除去した。
【００３５】
次に、図４に示したように、上記Ｓｉ_３Ｎ_４膜３１をエッチして除去した後、周知のＣＶＤ法を用いて、厚さ６０ｎｍのＳｉ_３Ｎ_４膜４１を再度形成した。ビット線を拡散層２５に電気的に接続させるため、上記多結晶シリコン膜３２の上部にあるＳｉ_３Ｎ_４膜４１を、周知のホトリソグラフィ法とドライエッチング法を用いて選択的に除去して、多結晶シリコン膜３２の表面を露出させた。
【００３６】
厚さ３０μｍの多結晶シリコン膜４２、厚さ８０μｍのタングステンシリサイド膜４３および厚さ２４０ｎｍのＳｉＯ_２膜４４を順次積層して形成した後、得られた積層膜を周知の方法を用いて所望の形状に加工して、タングステンシリサイド膜４３と多結晶シリコン膜４２の二層膜からなるビット線を形成した。
【００３７】
次に、膜厚６０ｎｍのＳｉＯ_２膜を周知のＣＶＤ法によって形成し、ドライエッチング法を用いて全面異方性エッチングを行ない、図５に示したように、ビット線の側壁上にＳｉＯ_２からなる側壁絶縁膜５１を形成し、ビット線を絶縁した。
【００３８】
厚さ１８０ｎｍのＳｉ_３Ｎ_４膜５２を周知のＣＶＤ法によって全面に形成した後、膜厚のほぼ半分をエッチして段差にＳｉ_３Ｎ_４膜を埋め込み平坦化した。次に、多結晶シリコン膜３３の上部のＳｉ_３Ｎ_４膜５２、４１を周知のホトリソグラフィ法とドライエッチング法を用いて選択的に除去して、コンタクト孔を形成した。
【００３９】
周知のＣＶＤ法を用いて、厚さ１５０ｎｍのＴｉＮ膜を全面に形成した後、膜厚分だけ全面エッチングして、上記コンタクト孔内のＴｉＮ膜５３を残し、上記コンタクト孔がＴｉＮ膜５３によって充填された構造を形成した。
【００４０】
周知のホトリソグラフィ法とドライエッチング法を用いて、周辺部のＴｉＮ膜５３とＳｉ_３Ｎ_４膜５２を除去した後、厚さ６００ｎｍのＢＰＳＧ（リンホウケイ酸ガラス）膜６１を周知のＣＶＤ法を用いて全面に形成した。８５０℃の熱処理を行なって上記ＢＰＳＧ膜６１をリフローさせた後、膜厚の半分だけ全面エッチングして表面を平坦化した。
【００４１】
次に、図６に示したように、周知のホトリソグラフィ法と反応性イオンエッチング法を用いて、キャパシタが形成される領域６２の上記ＢＰＳＧ膜６１をエッチングして除去し、開口部を形成した。
【００４２】
図７に示したように、周知のＭＯＣＶＤ法を用いて厚さ５０ｎｍの白金膜７１、厚さ３０ｎｍのチタン酸ストロンチウムバリウム膜７２および厚さ５０ｎｍの白金膜７３を順次積層して形成した。次に、厚さ２００ｎｍのオゾンＴＥＯＳ膜７４を周知のＣＶＤ法によって形成した後、膜厚分だけエッチしてキャパシタ領域内のみにＴＥＯＳ膜７４を残し、他の部分は除去した。
【００４３】
次に、全面異方性エッチングを行なって、上記オゾンＴＥＯＳ膜７４がその上に形成されていない領域の白金膜７３、チタン酸ストロンチウムバリウム膜７２および白金膜７１を順次除去した。これにより、上記オゾンＴＥＯＳ膜７４に覆われた部分および上記ＳｉＯ_２膜４４の開口部の側面上に形成された部分がエッチされずに残り、その結果、カップ状の白金電極７１（下部電極）、その上に積層されたチタン酸ストロンチウムバリウム膜７２および白金膜７３（上部電極）からなるキャパシタが形成された。この際、上記白金膜７３、チタン酸ストロンチウムバリウム膜７２および白金膜７１の全面エッチングは、この積層膜の膜厚分だけエッチングされるが、キャパシタ形成領域における上記白金膜７３、チタン酸ストロンチウムバリウム膜７２および白金膜７１が開口部の側面上に形成されているため、ややオーバーエッチングしても、容量の大きさに対する影響は僅かであり、実用上支障はない。
【００４４】
本実施例では、オゾンＴＥＯＳ膜７４、白金膜７３、チタン酸ストロンチウムバリウム膜７２および白金７１を順次エッチする方法を用いたが、周知の化学機械研磨を用いて下地のＢＰＳＧ膜の表面が露出されるまで研磨してもよい。
【００４５】
次に、厚さ４００ｎｍのオゾンＴＥＯＳ膜８１を周知のＣＶＤ法によって全面に形成した後、膜厚の半分だけエッチしてキャパシタ領域の表面を平坦化した。周知のホトリソグラフィ法とドライエッチング法を用いて、プレート電極とキャパシタの上部電極７３を接続するためのコンタクト孔８３を開け、図８に示したように、第一の金属配線層８３を用いてプレート電極を形成した。さらに層間絶縁膜１１を形成し、第２の金属配線層１２を形成して図１のようなメモリセルを完成した。
【００４６】
本実施例によれば、チタン酸ストロンチウムバリウム膜７２が開口部内のみに形成され、層間絶縁膜６１とは接触していないため、膜の剥離が起る恐れはない。
【００４７】
また、キャパシタとスイッチングトランジスタの接続は、キャパシタの下部に形成された窒化チタン膜５３と多結晶シリコン膜３２によって行なわれているので、接続のための領域を追加する必要がなく、所要面積が小さいという利点がある。
【００４８】
さらに、上記のように、キャパシタを構成する上記白金膜７３、チタン酸ストロンチウムバリウム膜７２および白金膜７１の不要部分の除去は、全面異方性エッチングによって自己整合的に行なわれ、エッチングマスクは使用されないので、キャパシタが開口部外に延在することはなく、開口部内のみに正確に形成できる。
【００４９】
【発明の効果】
本発明によれば、キャパシタノ強誘電体膜は開口部内に形成された下部電極上にのみに存在し、シリコン系絶縁膜とは接触しない。そのため、膜の剥離やクラックなど信頼性を低下させる問題の発生は効果的に防止されて良好な密着性が得られ、信頼性が著しく向上する。また、鉛系強誘電体薄膜を用いた場合でも、鉛ガラス形成の問題が起こる恐れはない。
【００５０】
さらに、開口部の底面と側面をキャパシタ容量として用いるので、高集積化に適した、小平面積で大容量のキャパシタが得られる。さらに、本発明によれば、強誘電体キャパシタは、層間絶縁膜に形成された開口部内に自己整合的に形成されるので、通常のホトエッチングによってキャパシタを形成する際に問題となる、マスク側壁への電極材料の堆積や、ドライエッチングによる強誘電体膜への損傷などの障害が起こる恐れはない。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す断面図、
【図２】本発明の一実施例を示す工程図、
【図３】本発明の一実施例を示す工程図、
【図４】本発明の一実施例を示す工程図、
【図５】本発明の一実施例を示す工程図、
【図６】本発明の一実施例を示す工程図、
【図７】本発明の一実施例を示す工程図、
【図８】本発明の一実施例を示す工程図、
【図９】従来の半導体装置を示す断面図。
【符号の説明】
１１…層間絶縁膜、１２…第２の金属配線層、２１…半導体基板、２２…素子間分離酸化膜、２３…多結晶シリコン膜、２４…タングステンシリサイド膜、２５…不純物拡散層、２６…不純物拡散層、２７…層間絶縁膜、２８…ワード線側壁ＳｉＯ_２膜、３１…窒化シリコン膜、３２…多結晶シリコン膜、３３…多結晶シリコン膜４１…窒化シリコン膜、４２…多結晶シリコン膜、４３…タングステンシリサイド膜、４４…層間ＳｉＯ_２膜、５１…側壁絶縁膜、５２…窒化シリコン膜、５３……窒化チタン膜、６１…層間絶縁膜、６２…キャパシタが形成される領域、７１…下部電極白金層、７２…チタン酸バリウムストロンチウム膜、７３…上部電極、７４…オゾンＴＥＯＳ膜、８１…層間絶縁膜、８２…コンタクト孔、８３…第１の金属配線層、９１…半導体基板、９２…素子間分離酸化膜、９３…ゲート酸化膜、９４…ワード線、９５…ビット線、９６…コンタクトプラグ、９７、９８…層間絶縁膜、９９…拡散防止用導電層、１００…下部電極Ｐｔ層、１０１…強誘電体薄膜、１０２…プレート電極。

Claims

スイッチングトランジスタが形成されてある半導体基板の表面上に第１の絶縁膜を形成し平坦化した後、開口部を形成する工程と、第１の導電性膜、強誘電体膜および第２の導電性膜および第２の絶縁膜を順次積層して全面に形成する工程と、前記第２の絶縁膜をその膜厚分だけエッチングすることによって前記開口部内のみに絶縁膜を残す工程と、前記第２の絶縁膜が露出していない部分の前記第１の導電性膜、強誘電体膜および第２の導電性膜をエッチングして、前記第１の導電性膜、強誘電体膜および第２の導電性膜を前記開口部内のみに残す工程を含むことを特徴とする半導体装置の製造方法。
前記第１の導電性膜、強誘電体膜および第２の導電性膜を前記開口部内のみに残す工程は、前記第１の導電性膜、強誘電体膜および第２の導電性膜の露出された部分を異方性エッチングすることによって行われることを特徴とする請求項１に記載の半導体装置の製造方法。