JP2005528788A - 信頼性が改善された強誘電体メモリ集積回路 - Google Patents

信頼性が改善された強誘電体メモリ集積回路 Download PDF

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Abstract

連鎖構造として配設されたメモリセルを有するＩＣについて開示する。上端キャパシタ電極と活性領域との上端部局所配線に、帯(strap)が用いられている。この帯を用いることにより、追加の金属層を必要とせずに製造コストを低減させることができる。さらに、帯をキャパシタの各層から絶縁するために、側壁スペーサーが用いられている。このスペーサーを用いることにより、帯のセルフアラインが可能となる。

Description

発明の詳細な説明
〔発明の分野〕
本発明は、メモリ集積回路（ＩＣ）に関するものであり、より具体的には、直列構造を有するメモリＩＣ（例えば強誘電体メモリＩＣ）に関するものである。
〔発明の背景〕
強誘電体半導体メモリ装置に用いるために、ジルコン酸チタン酸鉛（ＰＺＴ）などの強誘電性の金属酸化物セラミック材料が研究されてきた。また、タンタル酸ストロンチウムビスマス（ＳＢＴ）などの他の強誘電性材料も用いることができる。図１は、トランジスタ１３０と強誘電体キャパシタ１４０とを備えた従来の強誘電体メモリセル１０５を示している。キャパシタ電極１４２はプレート線１７０に接続されており、もう一方のキャパシタ電極１４１はトランジスタに接続されている。このトランジスタは、そのゲートに接続されたワード線１５０の状態（活性か、非活性か）に応じて、キャパシタとビット線１６０との接続および切断を切り替えている。
強誘電体メモリは、キャパシタに情報を残留分極として格納する。メモリセルに格納された論理値は、強誘電体キャパシタの分極に応じて変化する。キャパシタの分極を反転させるためには、スイッチング電圧（抗電圧(coercive voltage)）よりも大きな電圧をキャパシタの電極間に印加する必要がある。強誘電体キャパシタは、電源を切った後でもキャパシタの分極状態を保持するので、不揮発性メモリセルとすることができるという利点がある。
図２は、連鎖２０２中に形成された複数の強誘電体メモリセルを示している。このようなメモリ構造は、例えば、「1997 Symposium on VLSI Circuits Digest of Technical Papers、８３ページ〜、Takashima他）」や、「IEEE J. Solid-State Circuits（１９９８年５月、第３３巻、７８７〜７９２ページ、Takashima他）」などに記載されており、ここではこれらの文献を援用する。連鎖中の各メモリセル２０５はキャパシタ２４０と並列に接続されたトランジスタ２３０を備えており、これらのメモリセルは直列に接続されている。また、セルトランジスタのゲートは、例えば、ワード線として機能するゲート導体か、あるいはワード線に接続されたゲート導体となっている。連鎖の一端部２１３はビット線に接続されており、他端部２１４はプレート線に接続されている。そして、ワード線によって、複数の連鎖が相互に接続されたりアドレス指定されたりすることにより、メモリブロックまたはメモリアレイが形成される。
図３は、従来のメモリ連鎖３０２の断面図を示している。図に示すように、複数のメモリセルのトランジスタ３３０が基板３１０上に形成されており、隣接するセルトランジスタ同士が共有の拡散領域を有している。また、メモリ連鎖におけるキャパシタ３４０は対をなしている。下端電極３４１は、隣接するキャパシタ間で共有の電極となっている。あるキャパシタ対のキャパシタの上端電極３４２は、これと隣接するキャパシタ対の上端電極に接続されており、デイジーチェーン(daisy chain)が形成されている。これらの上端キャパシタ電極は、活性領域上端電極（active area top electrode，ＡＡＴＥ）プラグ３８６を介して、セルトランジスタに接続されている。
従来、隣接するキャパシタ対の上端電極の接続は、プラグ３４８および導電線３６２によりなされている。それゆえ、連鎖構造に用いるには、接触プラグおよび金属線の形成を含むさらなる金属処理工程が必要となる。この処理工程の必要性により、実質処理時間だけでなく製造コストもかかってしまう。その上、接触部の形成には、さらなるエッチングダメージを生ずる追加のパターン形成工程や追加のエッチング工程が必要となる。
図４は、メモリ連鎖における隣り合う２つのキャパシタ対３０９の平面図を示している。キャパシタ対とキャパシタ対との間には、上部キャパシタ電極プラグ３８６が配置されている。このような上部キャパシタ電極プラグを使用するためには、ＩＣの主要寸法または基本寸法(ground rule)をＦとした場合、キャパシタ対とキャパシタ対との間に、３Ｆの隙間を必要とする。プラグを隣接するキャパシタ対の下端電極から隔てるために、プラグのそれぞれの側部に１Ｆを必要とし、また、プラグそのものに１Ｆを必要とするのである。このような隙間を必要とすることにより、セル寸法が増加するという不都合が生じてしまう。
上記課題に鑑みれば、さらなる金属処理工程を必要とせずにセル寸法を縮小させた連鎖構造を提供することが望ましい。
〔発明の概要〕
本発明は、連鎖構造を有するメモリブロックまたはメモリアレイを有するＩＣに関するものであり、より具体的には、連鎖構造における金属層の低減に関するものである。この連鎖構造におけるメモリセルトランジスタは、隣接するトランジスタと拡散領域を共有している。また、セルキャパシタは対になっており、キャパシタ対内において下端電極が共有されている。隣接するキャパシタ対間において隣接している複数のキャパシタの上端電極は、セルトランジスタの共有の拡散領域（例えば、活性領域または（ＡＡ））に接続されている。連鎖の端部に位置するメモリセルのために、上端電極は、これらメモリセルの各セルトランジスタの拡散領域に接続されている。また、下端電極は、セルトランジスタの上述とは別の拡散領域に接続されている。
本発明では、キャパシタの上端電極をＡＡに接続するために、導電性の帯(strap)が用いられている。また、キャパシタの側壁にはスペーサーが備えられ、キャパシタの各層と帯とが絶縁されている。これらのスペーサーによって、帯のセルフアライン(自己整合，self-aligned)が可能となる。また、スペーサーは、強誘電性材料をカプセル化する役割も果たしている。一実施形態において、スペーサー材料には酸化アルミニウムが含まれている。
また、他の実施形態では、上端電極をＡＡに接続する接触部が、下端電極をＡＡに接続する接触部よりも低い位置にある。これにより、上端電極の接触部に対する下端電極の位置合せを、重要でないものにすることができる。電極とＡＡとの局所配線に帯を用いることにより、他の金属層を用いる必要がなくなり、製造コストを低減できる。
〔図面の簡単な説明〕
図１は、従来の強誘電体メモリセルを示している。図２は、従来のメモリ連鎖を示している。図３は、従来のメモリ連鎖の断面図である。図４は、従来のメモリ連鎖の一部を示す平面図である。図５は、本発明の一実施形態に係るメモリ連鎖の断面図である。図６〜図１０は、本発明の一実施形態に係るメモリ連鎖の形成過程を示している。図１１は、本発明の一実施形態に係るメモリ連鎖の一部における平面図である。
〔発明の詳細な説明〕
本発明は、概して連鎖メモリ構造に関するものである。また、本発明は、一実施形態において、連鎖構造を実現する強誘電体メモリセルに関するものである。また、本発明は、連鎖構造に配置された他の種類のメモリセルにも適用できる。図５は、本発明の一実施形態に係るメモリ連鎖４０２の断面図を示している。このメモリ連鎖は、基板４１０に沿って形成された複数のメモリセル４０５1〜４０５xを備えており、各メモリセルは、キャパシタと並列に接続されているセルトランジスタ４３０を備えている。そして、連鎖内の複数のセルは直列に接続されている。ここでは例として、上記メモリ連鎖が８つのメモリセル（すなわち、ｘ＝８）を備えているものとするが、これとは異なる数のメモリセルが１つのメモリ連鎖に備えられていてもよい。１つの連鎖におけるセル数は、２yであることが好ましい。ただし、ｙは１以上の整数とする。
トランジスタは、一例としてｎ‐ＦＥＴであるとするが、ｐ‐ＦＥＴ、ｐ‐ＦＥＴとｎ‐ＦＥＴとの組み合わせ、または他の種類のトランジスタを用いてもよい。一実施形態において、トランジスタ４３０は、隣接するトランジスタとの間で共有の拡散領域を有している。また、連鎖の一端部には、連鎖とビット線との接続および切断を切り替える選択トランジスタ（図示せず）が備えられていてもよく、この選択トランジスタは、連鎖内の第１セルトランジスタとの間で共有の拡散領域を有してもよい。
これらのトランジスタの上には、セルキャパシタが備えられている。一実施形態において、これらのキャパシタは強誘電体キャパシタである。なお、強誘電体キャパシタの代わりに、非強誘電体メモリキャパシタなどの他の種類のキャパシタを備えていてもよい。この強誘電体キャパシタは、ジルコン酸チタン酸鉛（ＰＺＴ）などの強誘電層を備えている。また、タンタル酸ストロンチウムビスマス（ＳＢＴ）などの他の強誘電性材料を用いてもよい。また、多層化した強誘電性構造を用いてもよい。上記強誘電層は、例えばプラチナといった貴金属などで形成された第１電極と第２電極との間に配置されている。上記電極としては、酸化ストロンチウムルテニウム（ＳＲＯ）または酸化イリジウム（ＩｒＯ）などの他の種類の導体を用いてもよい。また、Ｔｉ、ＴｉＮ、Ｉｒなどの追加材料を含んでいる多層化された電極構造を用いてもよい。なお、上記第１電極と第２電極とは、同じ材料で形成されていなくてもよい。
トランジスタとキャパシタとを隔てるために、中間誘電体（ＩＬＤ）層４２６が備えられている。ＩＬＤには、一例として酸化シリコンが含まれている。上記ＩＬＤの形成には、窒化シリコンなどの他の種類の誘電性材料を用いてもよい。
また、酸素などがプラグへ拡散するのを防止または抑制するように、プラグと下端電極との間に障壁層を備えてもよい。この障壁層は、一実施形態としてイリジウムを含んでいるものとするが、他の種類の障壁層でもよい。障壁層の利用は、プラグの酸化が懸念される強誘電体または高比誘電率(high k)誘電体などを用いる場合において特に有用である。また、障壁層の接着を強化するために、障壁層とＩＬＤとの間に接着層を備えてもよい。この接着層は、例えばチタンを含むものであってもよいし、ＩＬＤと障壁層との接着を強化する他の種類の材料を用いてもよい。
一実施形態において、隣接する２つのキャパシタ４４０は、共有の電極を有することによりキャパシタ対４０９となっている。これらのキャパシタは、共有の下端電極を有していることが好ましい。ＩＬＤには活性領域下端電極（active area bottom electrode，ＡＡＢＥ）プラグ４８５が備えられており、キャパシタの下端電極がトランジスタの拡散領域の何れかに接続されている。
また、ＡＡＢＥプラグは、キャパシタ対の下端電極とトランジスタの共有の拡散領域の何れかとを接続していることが好ましい。これらのプラグは、例えばタングステン（Ｗ）を含んでいてもよいし、ドープされたポリＳｉなどの他の種類の導体材料でもよい。ポリＳｉプラグを用いる場合は、プラグとキャパシタとの間に、コバルトまたはチタンなどの金属ケイ化物を備えてもよい。
本発明の一実施形態によれば、隣接するキャパシタ対間において隣接している２つのキャパシタの上端電極は、導電性の帯（おび）４９０によって接続されており、帯はＡＡＴＥプラグ４８６を介してトランジスタの上述とは別の拡散領域に接続されている。また、帯は、異なるキャパシタ対間において隣接している２つのキャパシタの上端電極を、ＡＡＴＥプラグを介して２つのトランジスタの上述とは別の共有の拡散領域に接続することが好ましい。
一実施形態では、ＡＡＴＥとＡＡＢＥとを別々の処理工程によって形成し、ＡＡＴＥプラグの上面をＡＡＢＥプラグの上面よりも下に形成する。これにより、下端電極４４１とプラグとの位置合せが重要ではなくなるため、プロセス窓（process window）を拡大することができる。さらに、異なるプラグを別々に最適化してもよい。あるいは、ＡＡＴＥプラグとＡＡＢＥプラグとを同じ処理工程において形成してもよい。
帯は上端キャパシタ電極と接触しているが、通常、所望の電気特性を得るために、電極と充分に接触している必要がある。一例では、この帯が上端電極の表面領域のほぼ半分と接触している。一実施形態において、帯はポリＳｉを含んでいる。また、帯の形成には、多層化された導電構造体だけでなく、アルミニウム、窒化チタン、チタン、またはタングステンなどの他の種類の導電性材料を用いてもよい。
一実施形態において、キャパシタの側壁には、キャパシタの側部を導電性の帯から電気的に絶縁するように、スペーサー４７８が備えられており、電極の短絡を防止している。これらのスペーサーは、酸化アルミニウム（Ａｌ2Ｏ3）などの誘電性材料を含んでいる。また、上記スペーサーとして、酸化チタン、窒化シリコン、酸化シリコン、または多層化された誘電性構造などの他の種類の誘電性材料を用いてもよい。一実施形態において、これらのスペーサーは強誘電性材料のためのカプセル化層の役割も果たしており、強誘電性材料を水素または水などの汚染から保護している。また、カプセル化層４９３は、キャパシタおよび帯の上に備えられていてもよい。これにより、強誘電性材料の特性を劣化させる水素などからメモリ連鎖を保護することができる。
メモリ連鎖の一端部がビット線に接続されている一方で、他端部はプレート線に接続されている。そして、セルトランジスタのゲートは、例えば、ワード線として機能するか、あるいはワード線に接続されている。ビット線およびプレート線は第１金属レベル上に形成することができる一方で、ワード線は第２金属レベル上に形成する。また、他の種類の配線案を用いてもよい。
図６〜図１０は、本発明の一実施形態に係るメモリ連鎖の形成過程を示している。図６に示すように、半導体基板５１０が備えられている。この基板には、メモリ連鎖におけるセルトランジスタが備えられている。上記基板上には、ＩＣ用の他の構成部品（図示せず）を備えてもよい。一実施形態において、セルトランジスタは、隣接するセルトランジスタとの間で共有の拡散領域を有している。このセルトランジスタは、例えばｎ‐ＦＥＴであるが、Ｐ‐ＦＥＴ、ｎ‐ＦＥＴとｐ‐ＦＥＴとの組み合わせ、あるいは他の種類のトランジスタを用いてもよい。
基板の上には、ＩＬＤ層５２５が備えられている。このＩＬＤには、酸化シリコンなどが含まれている。また、ＩＬＤとして、窒化シリコン、ドープしたケイ酸塩ガラス、ドープしていないケイ酸塩ガラス、あるいはスピンオングラス（塗布ガラス）などの他の種類の誘電性材料を用いてもよく、多層化されたＩＬＤ構造であってもよい。上記ＩＬＤの形成には、化学気相成長法（ＣＶＤ）などの各種技術を用いることができる。
誘電体の中には、プラグ５８５・５８６が形成されており、セルトランジスタの拡散領域と接続されている。一実施形態において、プラグ５８５（ＡＡＢＥ）が下端キャパシタ電極をトランジスタと接続し、一方、プラグ５８６（ＡＡＴＥ）が上端キャパシタ電極をトランジスタと接続している。これらのプラグには、例えば、ポリＳｉなどの導電性材料が含まれており、タングステンなどの他の種類の導電性材料を用いてもよい。
これらのプラグの形成には、従来の技術を用いる。例えば、ＩＬＤ層の上にレジスト層を堆積させ、内部にプラグを形成するバイアと同じ大きさの開口部が形成されるように、レジスト層をパターン形成する。続いて、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを行う。このＲＩＥによって、レジストマスクから露出したＩＬＤ層の一部が除去されて、バイアが形成される。次に、導電性材料を基板に堆積させることにより、バイアを充填する。そして、化学機械研磨（ＣＭＰ）などによって、ＩＬＤ上の余分な導電性材料を除去する。このＣＭＰにより、プラグとＩＬＤとが平坦な面を形成する。
バイアを充填するに先立って、バイア壁を整列させる（line）ために、チタンなどの下地膜を基板に堆積させてもよい。また、この下地膜を、接触抵抗が低減するように基板材料のケイ化物化(silicidation)のために用いてもよい。さらに、バイア壁を整列させるために、窒化チタンなどの障壁を備えてもよい。この障壁層は、基板とプラグ材料との反応を抑制するものである。下地膜および／または障壁層が導電性であるか否かに応じて、拡散領域を露出させるべくバイアの下端部を除去してもよい。
一実施形態として、ＡＡＴＥプラグとＡＡＢＥプラグとを別々に形成する。そして、ＡＡＴＥプラグ５８６の高さをＡＡＢＥプラグ５８５よりも低くする。例えば、第１誘電層を堆積させ、続いてＡＡＴＥプラグを形成する。その後、第２誘電層を堆積させて、ＡＡＢＥプラグを形成する。このようにプラグを別々に形成することは、プラグの電気特性（例えば抵抗）が上端電極と下端電極とで異なっていなければならない場合に特に有益である。さらに、プラグとキャパシタ下端電極との位置合せは重要でないため、ＡＡＢＥプラグより低いＡＡＴＥプラグを有することによってプロセス窓が増加する。
他の実施形態では、２つの処理工程を用いて、トランジスタを上端電極に接続するためのものであるＡＡＴＥプラグ５８６を形成する。ＡＡＴＥプラグ５８６の消費電力は、例えば、周辺装置（例えば抵抗器）用のプラグと同じかそれに近い消費電力であるため、周辺装置用のプラグを形成するときにＡＡＴＥプラグの下部を形成する。あるいは、単一の処理工程にてプラグ５８６を形成してもよい。
図７に示すように、基板には各種キャパシタ層が堆積されている。これらのキャパシタ層は、一実施形態として強誘電性キャパシタを形成するための層を含んでいる。この強誘電性のキャパシタを形成するためには、第１電極６４１、強誘電層６４６、および第２電極６４６を、順次基板に堆積させていく。一実施形態において、電極材料はプラチナなどの貴金属を含んでおり、強誘電性材料はジルコン酸チタン酸塩（ＰＺＴ）を含んでいる。また、他の導電性材料および他の強誘電性材料を用いてもよい。強誘電層の形成には、例えば、タンタル酸ストロンチウムビスマス（ＳＢＴ）を用いてもよいし、電極の形成には、ＳＲＯまたはＩｒＯなどの他の導電性酸化物を用いてもよい。また、第１電極と第２電極とを異なる導電性材料で形成してもよい。変形例では、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）キャパシタなどの非強誘電性キャパシタを形成するために、異なるキャパシタ層を用いる。例えば、従来のＤＲＡＭ電極および誘電層の利用が挙げられる。上記各種キャパシタ層の形成には、ＣＶＤ、ＭＯＣＶＤ、ＰＶＤ、およびスピンオン(spin-on)などの各種技術を用いることができる。
一実施形態では、第１電極を形成する前に障壁層を形成する。この障壁層は、イリジウムなどを含んでいる。上記障壁層には、酸素の拡散を抑制できる、窒化チタンなどの他の材料を用いてもよい。また、障壁層とＩＬＤとの接着を強化するために、障壁層の直下に接着層を備えてもよい。一実施形態において、この接着層にはチタンが含まれている。あるいは、チタンの代わりに、接着を強化する他の材料を用いてもよい。障壁層および接着層の形成にはＰＶＤおよびＣＶＤなどの各種技術を用いることができる。
プラグがポリＳｉを含んでいる場合、金属ケイ化物層をキャパシタ層よりも先にＩＬＤ上に形成する。上記金属ケイ化物には、一例としてチタンまたはコバルトが含まれるが、他の金属ケイ化物を用いてもよい。この金属ケイ化物の形成は、例えば従来の技術によって行う。
図８に示すように、誘電層および上端電極層を選択的にパターン形成することにより、キャパシタの上部が形成されている。層のパターン形成には、従来のマスク技術およびエッチング技術を用いることができ、一例として、上端キャパシタ層に硬質マスクを堆積させることが挙げられる。一実施形態として硬質マスクはＳｉＯ2を含んでいるが、他の硬質マスク材料を用いてもよい。硬質マスク層の上には、フォトレジスト層を堆積させる。上記フォトレジストの直下には、反射防止（ＡＲＣ）膜を形成してもよい。フォトレジスト層をパターン形成し、キャパシタ領域に相当する部分の硬質マスク層を保護するようにレジストブロックを残す。そして、硬質マスク層の露出部をＲＩＥなどの異方性エッチングを用いて除去することにより上端キャパシタ層を露出させる。硬質マスクがパターン形成されたらレジストを除去する。次に、ＲＩＥを行うことにより、上端電極と、硬質マスクによって保護されていない部分の誘電層とを除去し、キャパシタ上部を形成する。
図９に示すように、キャパシタ層の下の層（例えば、ケイ化物層、接着層、および／または、障壁層）と共に下端電極をパターン形成することにより、キャパシタ下部を形成する。下端電極の形成は、硬質マスクなどを用いて行う。一実施形態において、下端電極は隣接する２つのキャパシタにおける共有の電極の役割を果たしている。キャパシタ下部を形成する処理工程により、ＡＡＴＥプラグの上面が露出する。ＡＡＴＥプラグの上面を確実に露出させるには、誘電層のオーバーエッチングを行う。
また、基板の表面に沿ってスペーサー層８７７を堆積させることにより、キャパシタおよびプラグ５８６を被覆する。一実施形態として、スペーサー層には酸化アルミニウムなどの誘電性材料が含まれている。また、スペーサー層はカプセル化層としても機能し、強誘電性材料を水素などから保護している。スペーサー層には、酸化チタン、窒化シリコン、または他の種類の窒化物などの他の誘電性材料を用いることもできる。あるいは、ＳｉＯ2および／または窒化物を含む多層化された誘電体積層物でスペーサー層を形成してもよい。スペーサー層は、スパッタまたはＰＶＤなどによって堆積させる。あるいはスペーサー層の形成に、ＣＶＤまたはＡＬＤなどの他の堆積技術を用いてもよい。
図１０に示すように、異方性エッチングを行う。この腐食液には、ＲＩＥなどを含んでいる。ＲＩＥを用いてスペーサー層の水平部分を除去することにより、キャパシタおよびプラグ５８６の表面が露出するのに対して、スペーサー９７８によって保護されているキャパシタの側壁はそのままとなる。
一実施形態として、基板の上にエッチストップ層を堆積させる。エッチストップ層には、例えば、窒化チタンなどの導電性の層が含まれている。エッチストップ層を備えることにより、後のエッチングによる上端電極に対するダメージを減少させることができる。エッチストップ層には、酸化シリコンなどの非導電性の層を用いてもよい。非導電性の層を用いる場合には、上端電極部分と接触部５８６とが露出するようにパターン形成工程を行う。
次に、基板の上に導電層９９１を形成し、キャパシタを被覆するとともに隣接する２つのキャパシタ対に挟まれた領域を十分に充填する。一実施形態において、上記導電性材料はドープされたポリＳｉを含んでいる。また、例えば、窒化チタン、チタン、アルミニウム、タングステン、銅、プラチナの何れか、あるいはそれらの合金または化合物などの他の種類の導電性材料を用いてもよい。導電性材料の形成には、ＰＶＤまたはＣＶＤなどの各種技術を用いることができる。
次に、導電層のパターン形成により帯を形成する。この帯は、隣接するキャパシタ対間で隣接している２つのキャパシタ上端電極をプラグ５８６に接続するものである。一実施形態において、これらの帯は、従来のマスキング技術およびエッチング技術を用いて形成する。これらの帯は、所望の電気特性が得られるように上端電極と十分に接触させる。一実施形態において、これらの帯を上端電極の表面のほぼ半分と接触させる。
側壁スペーサーは、キャパシタの各層を絶縁し、電極の短絡を防止している。キャパシタの上には、カプセル化層を堆積させてもよい。このカプセル化層は、例えば、水素が強誘電性材料を劣化させるのを低減または防止している。一実施形態において、カプセル化層には窒化シリコンまたは酸化アルミニウムが含まれている。カプセル化層としては、水素から強誘電性材料を保護する他の種類のカプセル化層を用いてもよい。上記カプセル化層は、ＰＶＤまたはＣＶＤなどの従来の技術を用いて形成することができる。スペーサー層および帯を用いることにより、金属処理工程を要することなく、上端電極とトランジスタとの接続に必要なセルフアライン処理が可能となる。
図１１は、本発明の一実施形態に係るメモリセルの見取り図を示している。図に示すように、隣接する２つのキャパシタ対９０９が備えられている。キャパシタ対とキャパシタ対との間には、ＡＡＴＥプラグ９８６が配置されている。帯は、異なるキャパシタ対間において隣接するキャパシタ上端電極をＡＡＴＥプラグと接続している。この帯とキャパシタ電極とを絶縁するために側壁スペーサーが用いられている。本発明では、これによりキャパシタ対とキャパシタ対との間の隙間を１Ｆとすることができる。これにより、セル寸法の縮小および製造コストの削減が可能になる。
本発明を様々な実施形態に基づいて具体的に示し、説明してきたが、本発明の精神と範囲とに反することなく本発明に修正や変更を加えてもよいことは当業者にとって自明である。したがって、本発明の範囲は上記の記載に基づいて決定されるものではなく、添付の請求項に示した範囲に基づいて決定されるべきである。
従来の強誘電体メモリセルを示す図である。 従来のメモリ連鎖を示す図である。 従来のメモリ連鎖を示す断面図である。 従来のメモリ連鎖の一部を示す俯瞰図である。 本発明の一実施形態に関するメモリ連鎖を示す断面図である。 本発明の一実施形態に関するメモリ連鎖の形成過程を示す図である。 本発明の一実施形態に関するメモリ連鎖の形成過程を示す図である。 本発明の一実施形態に関するメモリ連鎖の形成過程を示す図である。 本発明の一実施形態に関するメモリ連鎖の形成過程を示す図である。 本発明の一実施形態に関するメモリ連鎖の形成過程を示す図である。 本発明の一実施形態に関するメモリ連鎖の一部を示す平面図である。

Claims (21)

  1. 第１および第２拡散領域を有する第１トランジスタ、および、上端電極と下端電極との間に誘電層を有する第１キャパシタを備えた、第１メモリセルと、
    第１および第２拡散領域を有する第２トランジスタ、および、上端電極と下端電極との間に誘電層を有する第２キャパシタを備えた、第２メモリセルとを具備し、
    上記第１トランジスタの第２拡散領域と上記第２トランジスタの第２拡散領域とが、共有の拡散領域を形成し、
    上記第１および第２キャパシタの上端電極を、上記共有の拡散領域に接続された第１接触部と接続し、キャパシタの側壁に位置するスペーサーによってキャパシタから絶縁されている、帯をさらに具備する、集積回路（ＩＣ）。
  2. 上記誘電層が強誘電層である、請求項１に記載のＩＣ。
  3. 上記第１キャパシタの下端電極が、第３メモリセルの第３キャパシタと共有の電極であり、
    第２キャパシタの下端電極が、第４メモリセルの第４キャパシタと共有の電極である、請求項１に記載のＩＣ。
  4. 上記第３トランジスタが第１および第２拡散領域を備え、第３トランジスタの第１拡散領域と第１トランジスタの第１拡散領域とが共有され、
    上記第４トランジスタが第１および第２拡散領域を備え、第４トランジスタの第１拡散領域が第２拡散領域の第１拡散領域と共有の拡散領域である、請求項３に記載のＩＣ。
  5. 上記第１キャパシタの下端電極が、第３メモリセルの第３キャパシタと共有の電極であり、
    上記第２キャパシタの下端電極が、第４メモリセルの第４キャパシタと共有の電極である、請求項２に記載のＩＣ。
  6. 上記第３トランジスタが第１および第２拡散領域を備え、第３トランジスタの第１拡散領域と第１トランジスタの第１拡散領域とが共有され、
    上記第４トランジスタが第１および第２拡散領域を備え、第４トランジスタの第１拡散領域が第２拡散領域の第１拡散領域と共有の拡散領域である、請求項５に記載のＩＣ。
  7. 上記第１および第２キャパシタの下端電極が、第２接触部を介して、上記第１および第２トランジスタのそれぞれの第１拡散領域に接続されている、請求項１に記載のＩＣ。
  8. 上記第１接触部が、第２接触部よりも低い位置にある、請求項７に記載のＩＣ。
  9. 上記第１キャパシタの下端電極が、第３メモリセルの第３キャパシタと共有の電極であり、
    上記第２キャパシタの下端電極が、第４メモリセルの第４キャパシタと共有の電極である、請求項７に記載のＩＣ。
  10. 上記第３トランジスタが第１および第２拡散領域を備え、第３トランジスタの第１拡散領域と第１トランジスタの第１拡散領域とが共有され、
    上記第４トランジスタが第１および第２拡散領域を備え、第４トランジスタの第１拡散領域が第２拡散領域の第１拡散領域と共有の拡散領域である、請求項９に記載のＩＣ。
  11. 上記第１キャパシタの下端電極が、第３メモリセルの第３キャパシタと共有の電極であり、
    上記第２キャパシタの下端電極が、第４メモリセルの第４キャパシタと共有の電極である、請求項８に記載のＩＣ。
  12. 上記第３トランジスタが第１および第２拡散領域を備え、第３トランジスタの第１拡散領域と第１トランジスタの第１拡散領域とが共有され、
    上記第４トランジスタが第１および第２拡散領域を備え、第４トランジスタの第１拡散領域が第２拡散領域の第１拡散領域と共有の拡散領域である、請求項１１に記載のＩＣ。
  13. 上記スペーサーが誘電性材料を含んでいる、請求項１に記載のＩＣ。
  14. 上記誘電性材料が水素の拡散を抑制する、請求項１３に記載のＩＣ。
  15. 上記スペーサーが酸化アルミニウムを含んでいる、請求項１３に記載のＩＣ。
  16. 上記導電性の帯が、ポリシリコン、アルミニウム、チタン、窒化チタン、タングステン、プラチナ、および銅を含む群から選択された何れかの材料、またはそれらの合金、さらにまたはそれらの化合物を含んでいる、請求項１３に記載のＩＣ。
  17. 上記導電性の帯が、複数の導電性材料の積層物を備えている、請求項１６に記載のＩＣ。
  18. 上記導電性の帯が、ポリシリコン、アルミニウム、チタン、窒化チタン、タングステン、プラチナ、および銅を含む群から選択された何れかの材料、またはそれらの合金、さらにまたはそれらの化合物を含んでいる、請求項１４に記載のＩＣ。
  19. 上記導電性の帯が、複数の導電性材料の積層物を備えている、請求項１４に記載のＩＣ。
  20. 上記導電性の帯が、ポリシリコン、アルミニウム、チタン、窒化チタン、タングステン、プラチナ、および銅を含む群から選択された何れかの材料、またはそれらの合金、さらにまたはそれらの化合物を含んでいる、請求項１５に記載のＩＣ。
  21. 上記導電性の帯が、複数の導電性材料の積層物を備えている、請求項１５に記載のＩＣ。
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