JP4073912B2 - 直列に接続されたメモリーセルを備えた強誘電体メモリー - Google Patents

Description

発明の詳細な説明

〔発明の範囲〕
本発明は、集積回路（ＩＣ）に関するものであり、特に、直列構造を有するメモリーＩＣ（例えば強誘電体メモリーＩＣ）に関するものである。

〔発明の背景〕
強誘電体半導体メモリー装置に用いるために、ジルコン酸チタン酸鉛（ＰＺＴ）などの強誘電性の金属酸化物セラミック材料が研究されてきた。また、強誘電体半導体メモリー装置には、タンタル酸ストロンチウムビスマス（ＳＢＴ）などの他の強誘電性材料も用いることができる。図１は、トランジスタ１３０と強誘電体キャパシタ１４０とを備えた従来の強誘電体メモリーセル１０５を示している。キャパシタ電極１４２はプレート線１７０に接続されており、もう一方のキャパシタ電極１４１はトランジスタに接続されている。このトランジスタは、そのゲートに接続されたワード線１５０の状態（活性か、非活性か）に応じて、キャパシタとビット線１６０との接続および切断を切り替えている。

強誘電体メモリーは、キャパシタに情報を残留分極（remanent polarization）として格納する。メモリーセルに格納された論理値は、強誘電体キャパシタの分極に応じて変化する。キャパシタの分極を反転させるためには、スイッチング電圧（抗電圧(coercive voltage)）よりも大きな電圧をキャパシタの電極間に印加する必要がある。強誘電体キャパシタは、電源を切った後でもキャパシタの分極状態を保持するので、不揮発性メモリーセルとすることができるという利点がある。

図２は、連鎖２０２中に形成された複数の強誘電体メモリーセルを示している。このようなメモリー構造は、例えば、Takashima他「Symposium on VLSI Circuits (1997)」に記載されており、ここでは、これらの文献を援用する。連鎖中の各メモリーセル２０５はキャパシタ２４０と並列に接続されたトランジスタ２３０を備えており、これらのメモリーセルは直列に接続されている。また、セルトランジスタのゲート２３３は、例えば、ワード線として機能しているか、あるいは、ワード線に接続された、ゲート導体となっている。連鎖の一端部２０８はビット線に接続されており、他端部２０９はプレート線に接続されている。そして、ワード線によって、複数の連鎖が相互に接続されることにより、メモリブロックまたはメモリアレイが形成される。

図３は、従来のメモリー連鎖（memory chain）３０２の断面図を示している。図に示すように、メモリーセル３０５のトランジスタ３３０が基板３１０上に形成されており、隣接するセルトランジスタが共通拡散領域(common diffusion region)を共有している。また、メモリー連鎖におけるキャパシタ３４０は対をなしている。下端電極３４１は、隣接するキャパシタ間で共通した電極となっている。あるキャパシタ対のキャパシタの上端電極３４２は、これと隣接するキャパシタ対の上端電極に接続されており、デイジーチェーン(daisy chain)が形成されている。これらの上端キャパシタ電極は、活性領域上端電極（active area top electrode）プラグ３８６を介して、セルトランジスタに接続されている。

待機状態の間、または、メモリーへのアクセスにこのメモリー連鎖が選択されない場合、連鎖のワード線は活性となり、連鎖のセルトランジスタが導電性になる。トランジスタが導電性である場合、連鎖のキャパシタは短絡している。また、連鎖中の１つのメモリーセルから情報を検索する、または、読み出すために、プレート線にパルス（例えば、２．５V）が供給される。アクセスされたメモリーの行アドレスに対応するワード線は非活性であり、これにより、選択されたセルのトランジスタは非導電性になる。その結果、パルスは、選択されたセルのキャパシタ上に電界を発生させる。

隣り合うセルトランジスタ間の拡散領域を共有し、隣り合うセルキャパシタの上端電極と下端電極とを共有しているため、電界は隣り合うセルに対して異なる方向を向く。すなわち、偶数にアドレス指定されたメモリーセルには、第１方向の電界が印加される、一方、奇数にアドレス指定されたメモリーセルには、第２方向または第１方向とは反対方向の電界が印加される。奇数と偶数とのアドレス指定で、キャパシタの外部電界の方向が変わり、形状が互いに非対称なヒステリシス曲線になる。その結果、奇数と偶数とのアドレス指定位置の読み出し信号が異なる。これにより、図４に示したように、読み出し信号分布が拡がり、感知幅（sensing window）が減少してしまう。

上記考察から、奇数と偶数とのアドレス指定位置のヒステリシス曲線が非対称になっていない、改善された連鎖構造を提供することが望ましい。

〔発明の要約〕
本発明は、メモリーＩＣに関するものである。メモリーセルは、ｘ個のメモリーセルを有する１つの連鎖メモリーに配置されている。１つのメモリーには、第１および第２拡散領域を有するトランジスタと、第１および第２電極間に誘電体層を有するキャパシタとを含んでいる。電極のうちの１つは下端電極であり、他の１つは上端電極である。第１電極は、第１拡散領域に接続されており、第２電極は、第２拡散領域に接続されている。

一実施形態では、これらのメモリーセルは、強誘電体キャパシタがそれぞれ第１電極と第２電極との間に強誘電体層を含んでいる強誘電体メモリーセルである。また、セルトランジスタは、例えばｎ−ＦＥＴである。

一実施形態では、メモリーセルは、連鎖中のｋ番目の（ｋ^ｔｈ）メモリーセルの第２の電極に、連鎖のｋ＋１番目の（ｋ^ｔｈ＋１）メモリーセルの第１電極を接続することによって、相互接続される。このような方法を用いて連鎖のメモリーセルを相互に接続することにより、プレート線パルスによって連鎖のあらゆるキャパシタに印加された電界が同じ方向を向く。その結果、連鎖のメモリーセルは、より対称的なヒステリシス曲線を形成し、感知幅が改善される。

〔図面の簡単な説明〕
図１は、従来の強誘電体メモリーセルを示す。図２は、従来のメモリー連鎖を示す。図３は、従来のメモリー連鎖の断面図を示す。図４は、従来の一連のメモリー構造の読み出し信号分布を示す。図５は、奇数と偶数とのアドレス指定位置の非対称的ヒステリシス曲線を対称的にするための、本発明の一実施形態を示す。図６は、本発明の一実施形態に関するメモリー連鎖の断面図を示す。図７−図１０は、本発明の一実施形態に関するメモリー連鎖を形成するためのプロセスを示す。

〔発明の詳細な説明〕
図５は、本発明の一実施形態に関するメモリー連鎖５０２を示している。図示したように、この連鎖は、複数のメモリーセル５０５_１−５０５_ｘを含んでおり、各メモリーセルは、トランジスタ５３０およびキャパシタ５４０を備えている。一実施形態では、この連鎖は、８つのメモリーセル（例えば、ｘ＝８）を含んでいるが、他のサイズのメモリー連鎖であってもよい。連鎖中のメモリーセルの数は、２^ｙであることが好ましい。ここで、ｙは、整数（例えば、ｘ＝２^ｙ）である。トランジスタには、第１拡散領域５３１および第２拡散領域５３２が含まれており、キャパシタには、第１プレート５４１と第２プレート５４２が含まれている。例えば、第１プレートは下端電極であり、第２プレートは上端電極である。トランジスタは、例えばｎ−ＦＥＴであるが、他のタイプのトランジスタ（例えばｐ−ＦＥＴ、または、ｎ−ＦＥＴとｐ−ＦＥＴとを組み合わせたもの）を用いてもよい。第１トランジスタ拡散領域が、第１キャパシタプレートに接続されている一方、第２トランジスタ拡散領域は第２キャパシタプレートに接続されている。

これらのメモリーセルは、直列に接続されることにより、連鎖を形成している。本発明の一実施形態では、同じ側の各セルトランジスタ（例えば、第１拡散領域５３１または第２拡散領域５３２）は、同じタイプのキャパシタ電極（第１電極５４１または第２電極５４２）に接続される。例えば、各セルトランジスタのソース（例えば、第１拡散領域５３１）が下端キャパシタ電極ＢＥに接続され、各セルトランジスタのドレイン（例えば、第２拡散領域５３２）が上端キャパシタ電極ＴＥに接続される。または、各セルトランジスタのソースが上端キャパシタ電極に接続され、一方、ドレインが下端キャパシタ電極に接続される。

１つのセルと他のセルとを相互接続するために、１つのセルのあるタイプのキャパシタ電極を、このセルに隣接するセルの他のタイプの電極に接続する。例えば、ＢＥがセルの第１拡散領域に接続され、ＴＥがセルの第２拡散領域に接続される場合、連鎖の第１セル５０５_１におけるキャパシタの上端電極は、第２セル５０５_２のキャパシタのＢＥに接続される。または、第１キャパシタ電極は上端電極であり、第２キャパシタは下端電極である。

また、セルトランジスタのゲート５３３が、ワード線として機能するゲート導体であってもよいし、ワード線に接続されたゲート導体であってもよい。また、連鎖の第１端部５０８が、ビット線５６０に接続される。一実施形態では、連鎖の第１端部とビット線５６０との間に、選択トランジスタ５０４が接続される。この選択トランジスタは、連鎖をビット線から選択的に接続または分離するためのブロック選択信号によって制御される。また、連鎖の第２端部５０９が、プレート線（plateline）５７０に接続されている。偶数のメモリーセルを有する連鎖用に、連鎖の端部に位置するセルトランジスタの第１拡散領域は、連鎖の端部の位置に応じて、ビット線またはプレート線に接続される。また、ワード線にて複数の連鎖を相互接続することにより、メモリブロックまたはアレイが形成される。

本発明にしたがってメモリーセルを直列に接続することによって、読み出し動作中にアドレス指定位置に関係なく連鎖中のあらゆるキャパシタに印加された電界は、同じ方向を向く。その結果、連鎖のメモリーセルのヒステリシス曲線は、ほぼ対称的になる。これにより、奇数と偶数とのアドレス指定位置における読み出し信号の差が低減し、または、読み出し信号が異ならないようになり、その結果、読み出し信号限界が上昇する。

図６は、本発明の一実施形態に関するメモリー連鎖６０２の断面図を示している。メモリー連鎖は、基板６１０に形成された複数のメモリーセル６０５_１−６０５_Ｘを含んでいる。例として、この連鎖は、４つのメモリーセル（例えば、ｘ＝４）を含んでいる。このメモリーセルは、それぞれ、セルトランジスタ６３０およびキャパシタ６４０を含んでいる。一実施形態では、メモリーのトランジスタは、ｎ−ＦＥＴである。各セルトランジスタは、第１拡散領域６３１および第２拡散領域６３２を含んでいる。一実施形態では、隣り合うトランジスタは、共通の拡散領域６３２／６３１を共有している。

隣り合うトランジスタ間の拡散領域を共有することで、セルサイズを有効的に小さくすることができる。連鎖の第１端部には、ビット線に接続された第１拡散領域を有する選択トランジスタ６０４がある。もう一方の拡散領域は、第１セルトランジスタと共通の拡散領域である。また、プレート線は、連鎖の第２端部６０９に接続されている。

一実施形態では、メモリーセルのキャパシタは、強誘電体キャパシタである。強誘電性キャパシタは、第１電極６４１と第２電極６４２との間に強誘電体層６４３を含んでいる。これらの電極の形成には、貴金属といった導電性材料を用いてもよいし、他のタイプの導電性材料（例えば、ＳＲＯまたはＩｒＯ）を用いてもよい。また、第１電極および第２電極が同じタイプの材料から形成される必要もない。この強誘電性材料には、一実施形態ではＰＺＴが含まれているが、ＳＢＴまたは他のタイプの強誘電性材料を用いてもよい。図示したように、第１電極は下端電極であり、第２電極は上端電極である。下端電極および上端電極は、それぞれ、セルトランジスタの第１および第２拡散領域に接続されることにより、メモリーセルのトランジスタとキャパシタとを並列に接続する。また、水素のような汚染物質に対する障壁となるように、カプセル化層を用いてキャパシタを覆ってもよい。このカプセル化層を、例えばアルミナから形成してもよいし、他のタイプのカプセル化層を用いてもよい。

一実施形態では、メモリーセルの上端キャパシタ電極は、隣り合うメモリーセルの下端キャパシタ電極に接続される。例として、メモリーセル６０５_Ｋの上端キャパシタ電極は、メモリーセル６０５_Ｋ＋１の下端キャパシタ電極に接続される。ここで、ｋは、１からｘ−１までである。連鎖の最後のメモリーセル６０５_Ｘでは、上端電極は、第２トランジスタ拡散領域にのみ接続される。

また、下端電極は、セルトランジスタの第１拡散領域に、または、下端キャパシタプラグ６８８を介して隣り合うトランジスタの共通拡散領域に接続される。下端キャパシタプラグは、例えば、タングステン（Ｗ）といった導電性材料を含んでいるが、例えばポリシリコンまたはアルミニウムといった他のタイプの導電性材料であってもよい。また、酸素の拡散を抑制することによってプラグの酸化を低減または防止するために、イリジウムを含んだ障壁層を設けてもよい。また、障壁と層間絶縁膜（ＩＬＤ）６８３との間の接着を促進するために、粘着層（図示せず）を障壁とプラグとの間に設けてもよい。

下端電極は、隣り合うキャパシタの上端電極に接続する接触領域を備えるために、キャパシタの上部部分（例えば、強誘電体層および上端電極層）よりも伸びている。例として、下端電極が少なくともプラグの一側面まで伸びていることにより、キャパシタの上部部分をプラグから離すことができる。このキャパシタは、例えば、セルトランジスタのゲートの上に形成される。

他の構成としては、キャパシタの上部部分が、このプラグの上に形成され、一方で隣り合うキャパシタの上部電極との接触領域が、プラグから離されている。また、隣り合うキャパシタの上端電極との接触領域を設けるための他の配置を用いてもよい。

一実施形態では、キャパシタの上端電極は、上端キャパシタプラグ６４８と下端キャパシタプラグ６８９の上部部分と導電線６６２とを介して隣り合うメモリーセルの下端キャパシタ電極に接続される。

また、キャパシタの上端電極を、隣り合うキャパシタの下端電極に接続する他の技術を用いてもよい。このような技術には、例えば、ストラップ技術や、接触用および線用の単一の金属層が用いられる。

読み取りの間、パルスがプレート線を介して連鎖に加えられ、選択されたメモリーセルのキャパシタ上に電界が発生する。電界は、矢印によって示したように、アドレス指定位置にかかわりなく、下端キャパシタプレートから上端キャパシタプレートの方向に印加される。

あるいは、上端キャパシタ電極に接続された第１トランジスタ拡散領域と、下端キャパシタ電極に接続された第２トランジスタ拡散領域とを有するセルを選択し、この選択されたセルのキャパシタに反対方向の電界を印加してもよい。つまり、この場合、メモリーセルｋの下端キャパシタ電極は、メモリーセルｋ＋１の上端キャパシタ電極に接続されている。

図７−図１０は、本発明の一実施形態に関するメモリー連鎖を形成するためのプロセスを示している。図７に示すように、半導体基板６１０が設けられている。この基板は、メモリー連鎖のセルトランジスタを備えているが、ＩＣ用の他の構成素子（図示せず）を備えていてもよい。また、セルトランジスタは、一実施形態では、隣り合うセルトランジスタと共通拡散領域を共有している。これらのセルトランジスタは、例えば、ｎ−ＦＥＴである。また、選択トランジスタ（図示せず）を基板に設けてもよい。この選択トランジスタは、第１セルトランジスタと共通拡散領域を共有している。

また、基板上には、ＩＬＤ層７２１が設けられている。ＩＬＤは、例えば、シリコン酸化物を含んでいるが、他のタイプの誘電体材料（例えば、窒化珪素、ドープされたまたはドープされていないケイ酸塩ガラス、または、スピンオンガラス（spin-on glass））を用いてもよい。また、ＩＬＤを形成するために、化学気相成長（ＣＶＤ）のような様々な技術を用いてもよい。

ＩＬＤ層の中には、下部（lower）キャパシタ電極プラグ６８８が形成される。これらの下部キャパシタ電極プラグは、それぞれ、セルトランジスタの拡散領域に接続される。これらのプラグには、例えば、ポリシリコンといった導電性材料が含まれているが、タングステン（Ｗ）といった他のタイプの導電性材料を用いてもよい。

これらのプラグを、従来技術を用いて形成する。例えば、ＩＬＤ層上にレジスト層を堆積させ、この層を、開口部（プラグが形成されるビアに相当する）を形成するためにパターン形成する。次に、異方性エッチング（例えば、反応性イオンエッチング（ＲＩＥ））を行う。このＲＩＥによってレジストマスクを用いて露出したＩＬＤ層の部分を除去することにより、ビアが形成される。次に、導電性材料を基板に堆積させることにより、ビアを充填する。次に、例えば化学機械研磨によって、ＩＬＤ上の余分な導電性材料を除去する。ＣＭＰによって、プラグとＩＬＤとの間に平面を形成する。

ビアを充填する前に、基板に下地膜を堆積させることにより、ビア壁を配置してもよい。下地膜を用いることにより、充填プロセスを簡単に行うことができる。また、ビア壁の配置に、障壁を用いてもよい。この障壁層は、酸素および／または水素の拡散を抑制することにより、プラグの酸化を防止するものである。また、下地膜および障壁層に、ＴｉおよびＴｉＮといった様々な材料を用いてもよい。また、下地膜および／または障壁層が導電性であるかどうかに応じて、拡散領域を露出させるためにビアの下端を除去してもよい。

プラグを形成した後、従来技術を用いてＩＬＤ層上に導電層７４７を堆積させる。この導電層は、下端キャパシタ電極となる。導電層は、例えば、プラチナといった貴金属を含んでいるが、他のタイプの導電性材料を用いてもよい。

一実施形態では、導電層を堆積させる前に、障壁層を形成する。この障壁層は、例えばイリジウムを含んでいるが、酸素の拡散を抑制できる他の材料（例えば、ＩｒＯ）を用いてもよい。また、障壁層とＩＬＤとの間の粘着を促進するために、障壁層の下に粘着層を設けてもよい。この粘着層は、一実施形態ではＴｉを含んでいるが、粘着層となるものであれば他のタイプの粘着促進材料を用いてもよい。障壁および粘着層を形成するために、例えばスパッタリングといった様々な技術が用いられる。

また、ポリシリコンを含んだプラグを用いるためには、キャパシタ層を形成する前に、金属ケイ素化合物層をＩＬＤ上に形成する。この金属ケイ素化合物は、例えばチタンまたはコバルトを含んだものであるが、他の金属ケイ素化合物を用いてもよい。また、金属ケイ素化合物は、例えば従来の技術によって形成される。

図８では、導電層をパターン形成することにより、下端キャパシタ電極６４１を形成している。導電層のパターン形成は、例えば従来のマスクおよびエッチング技術を用いて行うことができる。下端キャパシタ電極を、それぞれ、下端キャパシタ電極プラグに接続する。一実施形態では、下端キャパシタ電極は、プラグの一側面に沿って、セルトランジスタのゲート上に伸びているが、他の配置を用いてもよい。また、キャパシタの上部部分となる各種層を基板上に堆積させることにより、ＩＬＤおよび下端キャパシタ電極が覆われる。一実施形態では、これら各種層は、強誘電体層および上端電極層を含んでいる。例えば、この強誘電体層がＰＺＴを含んでおり。一方で、上端電極層がプラチナといった貴金属を含んでいる。他のタイプの強誘電体層および上端電極層を用いてもよい。これらの層をパターン形成することにより、キャパシタ６４０の上部部分を形成する。これらの層のパターン形成には、マスキングおよびエッチングといった従来の様々な技術を用いることができる。

基板の上に誘電体層８２３を堆積することにより、キャパシタを覆う。誘電性材料には、さまざまなタイプのものを用いてもよい。一実施形態では、誘電体層を堆積させる前に、キャパシタ上にカプセル化層を形成する。この層には、アルミナといった材料、または、水素の拡散を抑制できる他のタイプの材料を、用いてもよい。

図９では、下端電極に接触しているプラグ６８９と上端電極に接触しているプラグ６７４とが、それぞれ誘電体層の中に形成されている。一実施形態では、これらのプラグにはタングステンが含まれているが、アルミニウムといった他のタイプの導電性材料を用いてもよい。これらのプラグを、従来技術を用いて形成する。このような技術には、例えば誘電体層にビアを形成し、これらのビアに導電性材料を充填する工程が含まれている。また、余分な導電性材料を、ＣＭＰといった研磨加工を用いて除去する。

図１０に示したように、プラグ６８９・６７４を形成した後、誘電体層８２３上に導電層を堆積させる。一実施形態では、導電層にはアルミニウムが含まれているが、Ｃｕといった他のタイプの導電性材料を用いてもよい。次に、この導電層をパターン形成することにより、導体９６２を形成し、キャパシタの上端電極を、隣り合うキャパシタの下端電極にそれぞれ接続する。他の実施形態では、これらの導体を、ダマシン技術（damascene technique）を用いて形成する。このような技術には、例えば誘電体層８２３の上に１つの誘電体層を堆積させ、そこに溝（trenches）を形成し、溝に導電性材料を充填し、余分な導電性材料をＣＭＰを用いて誘電体層の表面から除去することが含まれている。同様に、ビアおよび導体を、デュアルダマシン技術を用いて形成してもよい。

本発明を様々な実施形態に基づいて具体的に示し、記載してきたが、本発明の精神と範囲とに反することなく本発明に修正や変更を加えてもよいことは、当業者にとって自明である。したがって、本発明の範囲は上記の記述に基づいて決定されるものではなく、添付の請求項に示した範囲に基づいて決定されるべきである。

従来の強誘電体メモリーセルを示す図である。 従来のメモリー連鎖を示す図である。 従来のメモリー連鎖の断面図を示す図である。 従来の一連のメモリー構造の読み出し信号分布を示す図である。 奇数と偶数とのアドレス指定位置の非対称的ヒステリシス曲線を対称的にするための、本発明の一実施形態を示す図である。 本発明の一実施形態に関するメモリー連鎖の断面図を示す図である。 本発明の一実施形態に関するメモリー連鎖を形成するためのプロセスを示す図である。 本発明の一実施形態に関するメモリー連鎖を形成するためのプロセスを示す図である。 本発明の一実施形態に関するメモリー連鎖を形成するためのプロセスを示す図である。 本発明の一実施形態に関するメモリー連鎖を形成するためのプロセスを示す図である。

Claims (19)

1. ｘ個（ｘは２以上の整数）のメモリーセル（６０５）を有するメモリー連鎖（６０２）を備え、
   上記各メモリーセルは、
   第１拡散領域、第２拡散領域、および、ゲートを有するトランジスタ（６３０）とキャパシタ（６４０）とを備え、
   上記キャパシタは、下端電極（６４１）、該下端電極上に形成された誘電体層、および、該誘電体層上に形成された上端電極（６４２）を有し、
   上記トランジスタの第１拡散領域は上記キャパシタの上記上端電極に接続され、トランジスタの第２拡散領域は上記キャパシタの上記下端電極に接続されていることを特徴とし、
   上記ｘ個のメモリーセルは、ｋ番目（ｋは１からｘ−１である）のセルの下端電極とｋ＋１番目のメモリーセルの上端電極とを接続させることにより、相互接続し、
   上記メモリーセルが、そのキャパシタの誘電体層が誘電性材料を含んでいる強誘電体メモリーセルである、集積回路。
2. ｘ個（ｘは２以上の整数）のメモリーセル（６０５）を有するメモリー連鎖（６０２）を備え、
   上記各メモリーセルは、
   第１拡散領域、第２拡散領域、および、ゲートを有するトランジスタ（６３０）とキャパシタ（６４０）とを備え、
   上記キャパシタは、下端電極（６４１）、該下端電極上に形成された誘電体層、および、該誘電体層上に形成された上端電極（６４２）を有し、
   上記トランジスタの第１拡散領域は上記キャパシタの上記下端電極に接続され、トランジスタの第２拡散領域は上記キャパシタの上記上端電極に接続されていることを特徴とし、
   上記ｘ個のメモリーセルは、ｋ番目（ｋは１からｘ−１である）のセルの上端電極とｋ＋１番目のメモリーセルの下端電極とを接続させることにより、相互接続し、
   上記メモリーセルが、そのキャパシタの誘電体層が誘電性材料を含んでいる強誘電体メモリーセルである、集積回路。
3. ｘが２^ｙであり、ｙが１以上の整数である、請求項１または２に記載の集積回路。
4. 上記連鎖の第１端部がビット線に接続されており、連鎖の第２端部がプレート線に接続されている、請求項１または２に記載の集積回路。
5. ｘが２^ｙであり、ｙが１以上の整数である、請求項４に記載の集積回路。
6. 上記連鎖の第１端部がビット線に接続されている、請求項１または２に記載の集積回路。
7. ｘが２^ｙであり、ｙが１以上の整数である、請求項６に記載の集積回路。
8. ｘが２^ｙであり、ｙが１以上の整数である、請求項１または２に記載の集積回路。
9. 隣り合うメモリーセルのトランジスタが、共通拡散領域を共有している、請求項１または２に記載の集積回路。
10. 上記メモリーセルのトランジスタがｎ−ＦＥＴである、請求項９に記載の集積回路。
11. ｘ個（ｘは２以上の整数）のメモリーセルを有するメモリー連鎖を備え、
    上記メモリー連鎖のメモリーセルは、
    第１拡散領域、第２拡散領域、および、ゲートを有するトランジスタと、第１電極と第２電極との間に誘電体層を有するキャパシタとを備え、
    上記第１拡散領域は、上記第１電極に接続され、上記第２拡散領域は、上記第２電極に接続され、
    上記ｘ個のメモリーセルは、ｋ番目（ｋは１からｘ−１である）のメモリーセルの第２電極とｋ＋１番目のメモリーセルの第１電極とを接続させることにより、相互接続しており、
    読み取りの間、上記キャパシタのいずれにも同じ方向の電界が印加され、
    上記メモリーセルが、そのキャパシタの誘電体層が誘電性材料を含んでいる強誘電体メモリーセルである、集積回路。
12. 複数の上記メモリー連鎖が相互接続してメモリーアレイを構成している、請求項１１に記載の集積回路。
13. 上記第１電極はキャパシタの上端電極であり、上記第２電極はキャパシタの下端電極である、請求項１２に記載の集積回路。
14. 上記メモリー連鎖の第１端部は、ビット線に接続されている、請求項１１〜１３のいずれか１項に記載の集積回路。
15. ｘが２^ｙであり、ｙが１以上の整数である、請求項１４に記載の集積回路。
16. 上記メモリー連鎖の第２端部は、プレート線に接続されている、請求項１４に記載の集積回路。
17. ｘが２^ｙであり、ｙが１以上の整数である、請求項１６に記載の集積回路。
18. 隣り合うメモリーセルのトランジスタが、共通拡散領域を共有している、請求項１４に記載の集積回路。
19. ｘが２^ｙであり、ｙが１以上の整数である、請求項１８に記載の集積回路。

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