CN1662995A

CN1662995A - 改进的存储器集成电路

Info

Publication number: CN1662995A
Application number: CN038143232A
Authority: CN
Inventors: M·贾科布
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-06-20
Filing date: 2003-06-18
Publication date: 2005-08-31
Also published as: KR20050009753A; EP1514275A1; US6795329B2; JP2005530355A; JP4073912B2; DE60315295T2; DE60315295D1; EP1514275B1; US20030237011A1; WO2004001760A1; KR100583691B1

Abstract

本发明公开一种改进的存储器IC，其存储单元为一串行架构设置。该串行的单元晶体管的第一扩散区域耦合至第一电容电极，而第二扩散区域耦合至第二电容电极。这确保了能通过一板线脉冲施加至跨越串行的任一电容的电场是位于相同的方向。这降低或避免相邻存储单元的不对称磁滞曲线，进而改善了感测窗。

Description

改进的存储器集成电路

技术领域

本发明涉及集成电路(IC)。更具体地，本发明涉及具有串行结构地存储器集成电路，例如电铁存储器ICs(ferroelectric memory ICs)。

背景技术

电铁金属氧化陶瓷材料，例如锆钛酸铅(lead zirconate titanate，PZT)，已经被研究使用于电铁半导体存储器装置中。也可使用其它的电铁材料，例如锶铋钽(Strontium Bismuth Tantalate，SBT)。图1表示具有一晶体管130以及一电铁电容140地已知电铁存储单元105。一电容电极142耦合至一板线(plateline)170而另一电容电极141耦合至晶体管130，晶体管130有选择地使电容耦合至位线160或与其解除耦合，依据耦合至晶体管栅极的字线150而定。

电铁存储器存储信息在电容内做为残余极化。存储在存储单元内的逻辑数值依据电铁电容的极化而定。为改变电容极化，一个大于切换电压的电压(强制电压)需要被施加至跨越其二电极。电铁电容的优点在于当电源被移除之后其维持它的极化状态，产生非挥发性存储单元(on-volatilememory cell)。

图2表示一串行202地多个电铁存储单元。此种存储器结构在例如，Takashima等人的“Symposium on VLSI Circuits(1997)”中有描述，该内容被检附于本申请案以为参考之用。此串行存储单元205中的每一存储单元，其包括耦合至并联的电容240的晶体管230，是串联的。例如单元晶体管的栅极233是栅极导体，其被当成字线或被耦合至字线(wordline)。串行的一端208耦合至一位线(bitline)，而另一端耦合至一板线。多个串行由字线互相连接以形成一存储器区块或数组。

图3表示已知存储器串行302之剖面图。如图所示，存储单元305的晶体管330被形成于一基板310上。相邻的单元晶体管共享一共同扩散区域。存储器串行的电容340被群组成对。底部电极341被当成相邻电容使用的共享电极。电容对的一电容的上部电极342耦合至一相邻对的一电容的上部电极，因此形成一个总线(daisy chain)。上部电容电极经由主动区域上部电极接头386耦合至单元晶体管。

在等待或当存储器串行尚未为了存储器存取而被选择时，串行的字线被驱动以使串行的单元晶体管导通。当晶体管导通时串行的电容是短路(short)的。为了取回或读取来自串行的存储单元的信息，在板线上提供一脉冲(例如2.5V)。对应存储器存取的列地址的字线被解除驱动，使得被选择的单元的晶体管是不导通的。因此，此脉冲产生跨越被选择的单元的电容的电场。

由于相邻单元晶体管的扩散区域的共享以及相邻电容的上部及底部电极的共享，此电场对相邻单元而言在不同的方向。如所示，偶数地址的存储单元将具有在第一方向施加的电场，而奇数地址的存储单元将具有在第二或相反方向施加的电场。跨越奇数及偶数地址的电容的另一外部电场的方向造成奇数及偶数地址的不对称形状的磁滞(hysteresis)曲线。因此，奇数及偶数地址位置的读取信号将有不同。这导致读取信号分布的扩大，如图4所示，令人不希望地降低感测窗(sensing window)。

由以上的描述，希望提供一种改善的串行结构，可以避免奇数及偶数地址位置的不对称磁滞曲线。

发明内容

本发明涉及存储器ICs。此存储单元被设置为串行存储器并具有x存储单元，一存储器包括具有第一及第二扩散区域的一晶体管以及具有位于第一与第二电极之间的介电层之一电容。此等电极之一是一底部电极而另一者则为一上部电极。第一电极耦合至第一扩散区域而第二电极耦合至第二扩散区域。

在一个实施例中，存储单元是电铁存储单元，其中每一电铁存储单元包括一电铁层位于第一与第二电极之间。单元晶体管是，例如n-FETs。

在一个实施例中，存储单元通过使串行的第k个存储单元的第二电极耦合至串行之第k+1个存储单元的第一电极而互相连接。通过以此方式使串行的存储单元互相连接，由一板线脉冲施加之跨越串行任何电容的电场位于相同的方向。因此，串行的存储单元产生更对称的磁滞曲线，因此改善感测窗。

附图说明

图1表示已知的电铁存储单元；

图2表示已知的存储器串行；

图3表示已知的存储器串行的剖面图；

图4表示已知的串行的存储器结构的读取信号；

图5表示降低奇数及偶数地址位置的非对称磁滞曲线的一实施例；

图6表示本发明一实施例的存储器串行的剖面图；以及

图7至10表示本发明形成一存储器串行的流程。

具体实施方式

图5表示本发明一实施例的存储器串行502。如图所示，此串行包括多个存储单元5051-505x，每一者具有一晶体管530以及一电容540。在一个实施例中，串行包括8个存储单元(例如x＝8)。提供其它尺寸的存储器串行也是有用的。较佳者，每一串行中的存储单元的数目等于2^y，其中y为整数(例如x＝2^y)。晶体管包括第一及第二扩散区域531及532而电容包括第一及第二平板541及542。第一平板，例如，是底部电极而第二平板是上部电极。此晶体管是，例如n-FETs。也可使用其它型态的晶体管，例如p-FETs或n型与p-FETs。第一晶体管扩散区域耦合至第一电容平板而第二晶体管扩散区域耦合至第二电容平板。

存储单元被串联以形成串行(chain)。依据本发明的一实施例，每一单元晶体管的相同侧(例如第一或第二扩散区域531或532)耦合至相同型态的电容电极(第一或第二电极541或542)。例如，每一单元晶体管的源极(例如第一扩散区域531)耦合至底部电容电极BE而每一单元晶体管的漏极(例如第二扩散区域532)耦合至上部电容电极TE。或者是，每一单元晶体管的源极耦合至上部电容电极而漏极耦合至底部电容电极。

为使单元互相连接，一单元的一种型态的电容电极被耦合至相邻单元的另一种型态的电极。如果，例如，在每一单元内BE被耦合至第一扩散区域而TE被耦合至第二扩散区域，串行中的第一单元5051中的电容的上部电极耦合至第二单元5052的电容的BE。或者是，第一电容电极是上部电极而第二电容是底部电极。

单元晶体管的栅极533可以是被当成字线或连接至字线的栅极导体。此串行的一第一端508耦合至位线560。在一个实施例中，一选择晶体管504耦合于串行的第一端与位线560之间。此选择晶体管由一区块选择信号控制以有选择性地使位线耦合至串行或解除与它的耦合。串行的第二端509耦合至板线570。对于具有耦数存储单元的每一串行，在串行一端的单元晶体管的第一扩散区域耦合至位线或板线，依据串行的那一端而定。多个串行由字线互相连接以形成一存储器区块或数组。

通过依据本发明将存储单元串行地耦合，在一读取运作期间跨越串行任何电容的电场都是在相同的方向，不管地址位置。因此，串行的存储单元的磁滞回路实质上是对称的。这降低或避免奇及偶地址位置的不同的读取信号，由此增加读取信号边际(margin)。

图6表示本发明的存储器串行602之剖面图。此存储器串行包括多个存储单元6051-605x形成于一基板610上。在图式中的串行包括4个存储单元(例如x＝4)。每一存储单元包括一单元晶体管630以及一电容640。在一实施例中，存储器的晶体管是n-FETs。每一单元晶体管包括第一及第二扩散区域631及632。在一个实施例中，相邻的晶体管共享一个共同扩散区域632/631。相邻晶体管之间的扩散区域的共享有利于降低单元尺寸。在串行的一第一端是具有耦合至一位线的一第一扩散区域的一选择晶体管604。另一扩散区域是与第一单元晶体管共享的一共享扩散区域。一板线被耦合至串行的第二端609。

在一个实施例中，存储单元之电容是一电铁电容。此电铁电容包括一电铁层643形成于第一与第二电极641与642之间。导电材料，例如贵金属，可被用以形成电极。其它型态的导电材料，例如SRO或IRO也是有用的。第一与第二电极不需要以相同型态的材料形成。在一个实施例中，电铁材料包括PZT。也可使用SBT或其它型态的电铁材料。如所示，第一电极是底部电极而第二电极是上部电极。底部及上部电极分别耦合至单元电膺体的第一与第二扩散区域，形成存储单元的晶体管与电容之间的并联偶合。一密封层可覆盖此电容以便做为防止污染物，例如氢，的障碍层。此密封层可以从，例如铝，形成。也可使用其它型态的密封层。

在一个实施例中，存储单元的上部电容电极耦合至来自相邻存储单元的底部电容电极。举例而言，存储单元605k的底部电极耦合至存储单元605k+1的底部电极，其中k从1至x-1。对于串行的最后的存储单元605x，上部电极仅耦合至第二晶体管扩散区域。

底部电极耦合至一单元晶体管之第一扩散区域或经由一底部电容插栓(plug)相邻晶体管之共享扩散区域。此底部电极插栓包括，例如一导电材料，如钨(tungsten，W)。其它型态的导电材料，例如多晶硅，或铝也是有用的。可提供一障碍层，例如铱，以防止氧的扩散，以便降低或防止插栓的氧化。也可在障碍层与插栓之间提供一黏着层(未示出)以提升障碍层与中间介电层(interlevel dielectric，ILD)683之间的黏着性。

底部电极延伸于电容的上部之上(例如电铁及上部电极层)以提供和相邻电容上部电极耦合用的接触区域。举例而言，底部电极从插栓于至少一侧上延伸，允许电容的上部与插栓产生偏移。电容被形成于，例如单元晶体管之栅极上方。或者是，电容的上部形成于插栓上方而与相邻电容的上部电极接触的接触区域与差栓形成偏移。其它型态的提供与相邻电容的上部电极接触用的接触区域也是有用的。在一个实施例中，电容的上部电极经由上部电容插栓648，底部电容插栓689的上部以及导线662耦合至一相邻存储单元的底部电容电极。耦合电容之上部电极至一相邻电容的底部电极的其它技术也是有用的。此种技术包括，例如，带技术(strap technique)以及接触及线所用的单一金属层。

在读取期间，经由该板线施加一脉冲至该串行，产生跨越被选择存储单元之电容的电场。此电场，不论地址位置，在朝向上部电容板之底部电容板的方向被施加，如箭号所示。或者是，通过使第一晶体管扩散区域耦合至上部电容电极以及第二晶体管扩散区域耦合至底部电容电极而在相反方向的电场可被施加被选择的单元的电容。这也将表示存储单元k的底部电容电极耦合于存储单元k+1的上部电容电极。

图7至10表示依据本发明的形成一存储器串行的过程。参照图7，提供一基板610。此基板上具有存储器串行的单元晶体管。IC用的其它组件(未示出)也可被形成于基板上。在一个实施例中，此单元晶体管共与相邻单元晶体管共享一共同扩散区域。此单元晶体管是，例如n-FETs。也可在基板上形成一选择晶体管(未示出)。此选择晶体管与第一单元晶体管共享一共同扩散区域。

一ILD层721被形成于基板上。此ILD包括，例如，硅氧化物。其它型态的介电财料，例如硅氮化物，掺杂或未掺杂硅化玻璃(silicateglass)，或溅镀玻璃(spin-on glass)也是有用的。可以使用不同的技术以形成ILD，例如化学汽相沉积(CVD)。

较低的电容电极插栓688被形成于ILD层之内。较低的电容电极插栓被耦合至单元晶体管的个别的扩散区域。此插栓包括，例如导电材料，如多晶硅。也可使用其它型态的导电材料，例如钨。

此插栓使用已知技术所形成。例如，一光阻层被沉积于ILD层上且形成图案以形成对应将于其中形成插栓的缝隙的开孔。随后执行异向蚀刻(anisotropic etch)，例如活性离子蚀刻(RIE)。IRE移除由光阻罩幕所曝露的ILD层的部份，产生缝隙。一导电材料随后被沉积在基板上，填满该缝隙。ILD上的多余导电材料随后通过，例如化学机械光(CMP)，而被移除。此CMP产生插栓与ILD之间的一个平坦表面。

在填充此等缝隙之前可沉积一衬垫层在基板上以界定缝隙墙的线。此衬垫层系用以协助填充过程。也可提供一障碍层以界定缝隙墙的线。此障碍层阻止氧及/或氢的扩散以防止插栓氧化。不同的材料，例如Ti以及Tin也可被用以当成衬垫以及障碍层。依据衬垫层及/或障碍层是否导电而定，缝隙的底部可被移除以曝露扩散区域。

在插栓形成之后，一导电层747通过已知技术被沉积在ILD层上。此导电层被当成底部电容电极使用。此导电层包括，例如贵金属，如白金。其它型态的导电材料也是有用的。

在一个实施例中，在沉积导电层之前形成一障碍层。此障碍层包括，例如铱。也可使用其它可以防止氧扩散的材料，例如IrO。为提升障碍层与ILD之间的黏性，可于幛障碍层下方提供一黏着层。此粘着层在一个实施例中包括Ti。其它型态的黏着材料也可被用以当成黏着层。也可使用不同的技术，例如溅镀，来形成障碍层及黏着层。

对于包括多晶硅的插栓的应用，一金属硅化物层于电容层之前被形成于ILD之上。此金属硅化物包括，例如钛或钴。其它的金属硅化物也是可用的。此金属硅化物通过，例如已知技术，而被形成。

参照图8，导电层被形成图案以形成底部电容电极641。导电层的图案系使用例如已知的罩幕及蚀刻技术而形成。底部电容电极系耦合至个别的底部电容电极插栓。在一个实施例中，底部电容电极在一侧上从插栓延伸过单元晶体管的栅极。其它型态的布局也是有用的。电容的上部的不同层被沉积在基板上，覆盖ILD及底部电容电极。在一实施例中，不同的层包括电铁及上部电极层。此电铁层包括，例如PZT，而上部电极层包括贵金属，例如白金。也可使用其它型态的电铁层及上部电极层。这些层被形成图案以形成电容640的上部。可使用各种的已知技术，例如罩幕及蚀刻以形成该不同层的图案。

一介电层823被形成于基板之上，覆盖电容。可使用不各种不同型态的介电材料。在一个实施例中，一密封层于沉积介电层之前被形成于电容之上。也可以使用铝或可以防止氢扩散的其它型态的材料。

参照图9，分别接触底部与上部电极的插栓689及674被形成在介电层内。在一个实施例中，插栓包括钨。其它型态的导电材料，例如铝，也可被使用。此插栓系通过已知技术形成。此种技术包括，例如，在介电层内形成缝隙并以导电材料填充之。多出的导电材料通过抛光，如CMP被移除。

如图10所示，于形成插栓689及674之后一导电层被沉积在介电层823之上。在一个实施例中，此导电层包括铝。其它型态的导电材料，如Cu，也是有用的。此导电层随后被形成图案以形成导体962，每一者耦合一电容之上部电极至一相邻电容之底部电极。于另一实施例中，此导体使用波纹(amascene)技术形成。此种技术包括，例如沉积一介电层于介电层823之上，其中形成沟槽，以导电金属填充该沟槽以及以CMP从该介电层表面移除过多的导电材料。同时，使用双波纹技术形成缝隙导体也是有用的。

虽然本发明已经参照不同实施例而被特别表示出来，本领域的技术人员可以了解在不脱离本发明精神及范围的情况下可对本发明进行修改。本发明的范围因此不参照以上的描述决定而是参照所附的权利要求以及其均等的全部范围。

Claims

1.一种集成电路，包括：

一存储器串行，具有x个存储器单元，其中x是大于1的整数；

其中该x个存储器单元的一存储器单元包括：

一晶体管，其具有第一及第二扩散区域以及一栅极，以及

一电容器，其有一位于第一与第二电极间的介电层，以及

该第一扩散区域耦合至该第一电极而该第二扩散区域耦合至该第二电极；以及

该x个存储器单元通过使第k个存储器单元的第二电极与该第k+1个存储器单元的第一电极耦合而互相连接，其中k从1至x-1。

2.如权利要求1的集成电路，其中，所述存储器单元为电铁存储器单元，其中该存储器单元的该电容的介电层包括一电铁材料。

3.如权利要求2的集成电路，其中，x等于2y，其中y为大于等于1的整数。

4.如权利要求2的集成电路，其中，该串行的一第一端耦合至一位线而该串行的一第二端耦合至一板线。

5.如权利要求4的集成电路，其中，x等于2y，其中y为大于等于1的整数。

6.如权利要求2的集成电路，其中，该串行的一第一端乃耦合至一位线。

7.如权利要求6的集成电路，其中，x等于2y，其中y为大于等于1的整数。

8.如权利要求1的集成电路，其中，x等于2y，其中y为大于等于1的整数。

9.如权利要求1的集成电路，其中，所述相邻存储器单元的晶体管共享一共同扩散区域。

10.如权利要求9的集成电路，其中，所述存储器单元的晶体管是n-FETs。