KR100303682B1 - 반도체장치 - Google Patents
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Abstract
본 발명은 강유전체 캐패시터를 갖는 반도체 장치에 있어서, 강유전체 캐패시터의 특성의 편차를 감소시키고, 또 해당 강유전체 캐패시터의 특성 변동, 즉, 시간의 경과에 따른 특성 열화를 작게 억제한다.
본 발명에 따른 반도체 장치는 제 1 방향(Dl)을 따라 연장되고, 해당 제 1 방향과 수직인 제 2 방향(D2)을 폭 방향으로 하는 평면 형상을 갖는 하부 전극(llla)과, 해당 하부 전극(11la)상에 이것과 대향하도록 배치된 복수의 상부 전극(112a)과, 해당 양 전극 사이에 배치된 강유전체층으로 이루어지는 강유전체 캐패시터(110a)를 구성하고, 해당 상부 전극(112a)의 평면 형상을, 상기 제 l 방향(D1)에 있어서의 치수가 상기 제 2 방향(D2)에 있어서의 치수보다 작은 형상으로 하였다.
Description
종래의 반도체 장치로서는, 예컨대 증폭 회로, 발진 회로, 전원 회로 등을 탑재한 비교적 규모가 작은 집적 회로로부터, 마이크로 프로세서나 메모리 장치로서의 대규모 집적 회로에 이르기까지 여러가지의 것이 개발되어 있다. 특히, 최근에는 불휘발성 메모리 장치의 일종으로서, 메모리 셀을 구성하는 캐패시터로서 강유전체 캐패시터를 구비한 강유전체 메모리 장치가 고안되어 있다.
상기 강유전체 캐패시터는 대향하는 한 쌍의 전극과 그의 양 전극 사이에 삽입유지된 강유전체 재료로 이루어지는 유전체층으로 구성되어 있고, 상기 양 전극 사이의 인가 전압과 강유전체 재료의 분극율의 대응관계에 대하여 히스테리시스 특성을 갖고 있다. 요컨대, 강유전체 캐패시터는 전계(인가 전압)가 영인 때에도 전압 인가의 이력에 따른 극성의 잔류분극이 강유전체층내에 남는 구성으로 되어 있고, 상기 강유전체 메모리 장치는 기억 데이터를 강유전체 캐패시터의 잔류분극으로 나타내는 것에 의해 기억 데이터의 불휘발성을 실현하고 있다.
이러한 강유전체 캐패시터를 이용한 불휘발성 메모리 장치에서는, 강유전체 캐패시터의 히스테리시스 특성의 편차를 적게 하고, 또 히스테리시스 특성의 사용에 의한 변동을 적게 하는 것이 중요한 과제가 되고 있다.
이하, 구체적으로 설명하면, 도 14∼도 16은 종래의 강유전체 메모리 장치를 설명하기 위한 도면으로, 도 l4는 강유전체 메모리 장치에 있어서의 메모리 셀 어레이를 나타내는 평면도, 도 15는 도 14에 있어서의 XV-XV 선 부분의 단면도, 도 16은 강유전체 캐패시터의 상부 전극과 하부 전극의 위치 관계를 나타내는 평면도이다.
도면에서, (200)은 강유전체 메모리 장치를 구성하는 메모리 셀 어레이로서, 그 실리콘 기판(201)상에는 제 1 방향(D1)을 따라 트랜지스터 영역(220a)이 복수 배열되어 있고, 이 실리콘 기판(201)의 트랜지스터 영역(220a) 이외의 부분에는 소자 분리 절연막(202)이 형성되어 있다.
또한, 제 1 방향(D1)을 따른 1열의 트랜지스터 영역(220a)의 양측에는 소자 분리 절연막(202)상에 제 1 층간 절연막(203)을 거쳐서 하부 전극(제 1 전극)(211)이 셀 플레이트 전극으로서 형성되어 있다. 이 하부 전극(211)은, 티탄이나 백금 등의 금속 재료로 구성되어 있고, 상기 제 1 방향(D1)을 따라 연장되는 띠형 평면 형상을 갖고 있다. 이 하부 전극(211)의 표면에는 강유전체층(213)이 형성되어 있다.
또한, 상기 하부 전극(211) 표면의 강유전체층(213)상에는 상기 각 트랜지스터 영역(220a)에 대응하여 티탄이나 백금 등의 금속 재료로 이루어지는 상부 전극(제 2 전극)(212)이 형성되어 있다. 요컨대, 상기 강유전체층(213)상에는 상기 제 l 방향(D1)을 따라 상부 전극(212)이 복수 배열되어 있다. 각 상부 전극(212)의 평면 형상은 상기 제 1 방향(D1)을 길이 방향으로 하는 직사각형 형상으로 되어 있고, 또한, 도 14로부터 알 수 있는 바와 같이 각 상부 전극(212)의 면적은 하부 전극(211)의 면적보다 작게 되어 있다. 여기서, 강유전체 캐패시터(210)는 상기 하부 전극(211), 상부 전극(212) 및 이들 사이에 위치하는 강유전체층(213)으로 구성되고, 상기 강유전체층(213)의 표면 및 상부 전극(211)의 표면은 제 2 층간 절연막(204)에 의해 피복되어 있다.
또 여기서, 상기 상부 전극(112)은 하부 전극(211)의 중앙 부분에 배치되어, 하부 전극(211)의 한쪽 측변(21la1)과 이에 대향하는 상부 전극(212)의 측변(212a1)과의 거리(이하, 비오버랩 폭이라 함)(0l1) 및 하부 전극(211)의 다른쪽 측변(2l1a2)과 이에 대향하는 상부 전극(2l2)의 측변(212a2)과의 거리(이하 비오버랩 폭이라 함)(O12)를 같게 하고 있다.
또한, 상기 트랜지스터 영역(220a)을 사이에 두고 대향하는 한 쌍의 하부 전극(211) 사이에는 폴리실리콘으로 이루어지는 한 쌍의 워드 선(제 2 배선)(223a, 223b)이, 일렬로 배열된 복수의 트랜지스터 영역(220a)에 걸쳐지도록 배치되어 있다. 각 트랜지스터 영역(220a)에서의 워드 선(223a, 223b)의 양측에는 메모리 셀을 구성하는 메모리 트랜지스터(220)의 소스 확산 영역(222), 드레인 확산 영역(221)이 형성되어 있다. 상기 워드 선(223a, 223b)의 각 트랜지스터영역(220a) 상에 위치하는 부분은 상기 메모리 트랜지스터(220)의 게이트 전극을 구성하고 있고, 기판 표면상에 게이트 절연막(202a)을 통해 위치되어 있다. 상기 확산 영역(221, 222) 및 워드 선(223a, 223b)의 표면은, 상기 제 l 및 제 2 층간 절연막(203, 204)에 의해 피복되어 있다. 또, 도 14에는 이들의 층간 절연막이 생략되어 도시되어 있다.
그리고, 상기 각 트랜지스터 영역(220a)에서의 한 쌍의 워드 선(223a) 및 (223b) 사이에 위치하는 소스 확산 영역(222)은, 상기 제 1, 제 2 층간 절연막(203, 204)에 형성된 콘택트 홀(205b)을 통해 상기 제 1 방향(D1)과 직교하는 제 2 방향(D2)를 따라 연장된 비트 선(233b)에 접속되어 있다. 또한, 상기 각 트랜지스터 영역(220a)의 대향하는 워드 선(223a, 223b)의 외측에 위치하는 드레인 확산 영역(221)은 접속 배선(233a)에 의해 상기 상부 전극(212)에 전기적으로 접속되어 있다. 요컨대, 상기 접속 배선(233a)의 한쪽 단부는 상기 제 2 층간 절연막(204)에 형성된 콘택트 홀(204a)을 통해 상기 상부 전극(212)에 접속되며, 상기 접속 배선(233a)의 다른쪽 단부는 상기 제 1, 제 2 층간 절연막(203, 204)에 형성된 콘택트 홀(205a)을 통해 드레인 확산 영역(221)에 접속되어 있다.
여기서, 상기 하부 전극(21l) 및 강유전체층(213)은 상기 층간 절연막(203)상에 티탄이나 백금 등의 금속 재료 및 강유전체 재료를 순차적으로 성막하고 이들을 패터닝하여 이루어지고, 상기 상부 전극(212)은 상기 강유전체층(213)상에 티탄이나 백금 등의 금속 재료를 성막하고 이것을 패터닝하여 이루어진다. 또한, 상기 비트 선(233b) 및 접속 배선(233a)은 상기 층간 절연막(204)상에 형성된 알루미늄등의 금속막을 패터닝하여 형성된다. 또한 상기 워드 선(223a, 223b)은 게이트 절연막(202a) 및 소자 분리 절연막(202)상에 형성된 폴리실리콘막을 패터닝하여 이루어진다.
상기 제 1 층간 절연막(203)은 NSG(산화규소계)나 BPSG(붕소 인 도핑된 산화 실리콘) 등의 절연 재료로 이루어지며, 제 2 층간 절연막(204)은, 예컨대, PSG(인 도핑된 산화 실리콘)로 이루어진다.
또한, 상기 강유전체 캐패시터의 강유전체층(213)을 구성하는 강유전체 재료로는, KNO3, PbLa2O3-ZrO2-TiO2, 및 PbTiO3-PbZrO3등이 알려져 있다. 또한, PCT 국제 공개 제 WO93/12542 호 공보에는 강유전체 메모리 장치에 적합한, PbTiO3-PbZrO3에 비해 극히 피로(fatigue)가 작은 강유전체 재료도 개시되어 있다.
다음으로 동작에 대하여 간단히 설명한다.
이러한 구성의 강유전체 메모리 장치는, 예컨대, 워드 선(223a)을 선택하고, 계속해서 하부 전극(211) 1개(예컨대, 도 14에 도시된 가장 위의 하부 전극)를 구동하며, 그 전압 레벨을 논리 전압 "H" 에 대응하는 레벨로 하면, 이 하부 전극상에 형성된 강유전체 캐패시터(210)의 기억 데이터가 접속 배선(233a) 및 트랜지스터(220)를 통해 각 비트 선(233b)에서 판독된다.
이 판독 동작의 원리를 간단히 설명한다. 도 17은 강유전체 캐패시터의 히스테리시스 특성을 그래프로 나타낸 것으로, 세로축은 강유전체 캐패시터의 분극 전하량 P, 가로축은 강유전체 캐패시터에 대한 인가 전계 E에 대응한다. 또한,P1, P2는 각각 강유전체 캐패시터에 전계 El, E2(=-El)를 인가한 때에 생기는 분극 전하량, Pr1은 인가 전압 E1에 대한 잔류 전하량, Pr2는 인가 전압 E2(=-El)에 대한 잔류 전하량, Ec1은 잔류 전하량 Pr2에 대한 항전계(抗電界), Ec2는 잔류 전하량 Pr1에 대한 항전계이다. 또, 이 강유전체 메모리 장치에서 데이터의 판독시에 강유전체 캐패시터에 인가되는 판독 전압(즉, 하부 전극에 인가되는 전압)은, 상기 강유전체 캐패시터의 인가 전계가 E2로 되는 전압으로 정해지고 있다.
상기 강유전체 메모리 장치에서는, 각 메모리 셀에 소정의 기억 데이터가 기입되는데, 해당 메모리 셀을 구성하는 강유전체 캐패시터의 잔류 전하량은 이러한 기억 데이터 「1」혹은「O」에 대응하는 잔류 전하량 Pr1 혹은 Pr2로 된다. 이 상태에서, 소정의 워드 선이 구동되어 강유전체 캐패시터의 소정의 하부 전극에 상기 판독 전압이 인가되면, 해당하는 소정의 하부 전극상에 위치하는 강유전체 캐패시터로 부터는 잔류 전하량 Pr1 혹은 Pr2에 따른 전하가 비트 선상에서 판독된다.
예컨대, 잔류 전하량이 Pr2인 강유전체 캐패시터로 부터는, 인가 전압 E2에 대응하는 분극 전하량 P2와 잔류 전하량 Pr2의 차 ΔP2(=Pr2-P2)가 기억 데이터에 대응하는 신호 전하로서 비트 선(233b)상에서 판독된다. 또한, 잔류 전하량이 Pr1인 강유전체 캐패시터로 부터는, 인가 전압 E2에 대응하는 분극 전하량 P2와 잔류 전하량 Pr1의 차 ΔP1(=Prl-P2)이 기억 데이터에 대응하는 신호 전하로서 비트 선상에서 판독된다. 이 경우, 비트 선상에서 판독되는 전하량 (Pr1-P2)과 전하량 (Pr2-P2)는 다르기 때문에, 이 전하량의 차이에 의해, 메모리 셀에 기억되어 있는 데이터를 식별하는 것이 가능하게 된다. 또한, 이렇게 하여 강유전체 캐패시터로부터 데이터를 판독하는 구성에서는, 강유전체 캐패시터의 잔류 전하량이 잔류 전하량 Pr1인 메모리 셀에 대해서는 판독 동작에 의해 데이터 파괴가 발생한다. 이것 때문에 이 강유전체 메모리 장치는 데이터의 판독을 행한 뒤, 각 강유전체 캐패시터에 판독 전의 기억 데이터를 기입하여 메모리 셀의 데이터를 회복하는 회로 구성을 갖고 있다.
그리고 각 비트 선(233b)에서 판독되는 기억 데이터에 대응하는 신호 전하는, 센스 앰프(도시하지 않음)에 의해 증폭되어, 강유전체 메모리 장치의 외부로 출력된다. 그 후, 상기 하부 전극(211)의 전압 레벨을 논리 전압 "L"에 대응하는 레벨로 하고, 상기 워드 선(223a)을 비선택 상태로하여 판독을 종료한다.
그런데, 종래의 강유전체 캐패시터(210)는 특성의 편차, 즉, 강유전체층의 분극율의 편차가 크고, 또한 특성 변동, 즉, 분극율이 시간 경과에 따라 변화를 일으키기 쉽다는 문제가 있었다.
즉, 상기 도 17에 도시된 강유전체 캐패시터의 히스테리시스 특성 곡선에 있어서, 인가 전계 El, E2에 대한 분극 전하량 P1, P2, 항전계 Ec1, Ec2, 혹은 잔류 전하량 Pr1, Pr2의 초기값이 1개 장치(강유전체 메모리 장치)내의 메모리 셀간에 혹은 장치간에 큰 편차가 있거나, 시간의 경과에 따라 히스테리시스 특성의 변동(곡선 La로 도시되는 정상적인 특성으로부터, 곡선 Lb로 도시되는 악화된 특성으로의 변화)이 단기간에 발생하거나 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 이루어진 것으로, 강유전체 캐패시터의 특성 편차를 억제하고, 또한 시간의 경과에 따르는 특성 변동을 작게할 수 있는, 사용 수명이 길고 제조 양품율이 좋은 반도체 장치를 얻는 것을 목적으로 한다.
발명의 개시
본 발명(청구항 1)에 따른 반도체 장치는, 제 1 방향을 따라 연장되고 상기 제 1 방향과 수직인 제 2 방향을 폭방향으로 하는 평면 형상을 갖는 제 1 전극과, 상기 제 l 전극과 대향하도록 배치되고, 상기 제 1 방향에 있어서의 치수와 상기 제 2 방향에 있어서의 치수가 같은 평면 형상, 혹은 상기 제 1 방향에 있어서의 치수가 상기 제 2 방향에 있어서의 치수보다 짧은 평면 형상을 갖는 제 2 전극과, 상기 제 1 전극과 제 2 전극의 사이에 배치된 강유전체층을 구비하고, 상기 제 1, 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터를 구성한 것이다.
본 발명(청구항 2)에 따른 반도체 장치는, 청구항 1에 기재된 반도체 장치에 있어서, 상기 제 2 전극을 소정의 도전성 재료층을 패터닝하여 이루어지는 것으로 하고, 상기 제 2 전극을 상기 제 1 방향을 따라 복수개 배열하며, 상기 인접하는 제 2 전극의 배치 간격을 상기 도전성 재료층에 형성가능한 개구 패턴의 최소 치수로 한 것이다.
본 발명(청구항 3)에 따른 반도체 장치는, 청구항 1에 기재된 반도체 장치에 있어서, 상기 제 2 전극의 평면 형상을 다각형 형상으로 하고, 상기 제 2 전극의 평면 형상에 있어서의 각각의 내각의 크기를 모두 90도 이상으로 한 것이다.
본 발명(청구항 4)에 따른 반도체 장치는, 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭방향으로 하는 평면 형상을 갖는 제 1 전극과, 상기 제 l 전극과 대향하도록 위치되고, 상기 제 1 방향 및 제 2 방향을 따라 매트릭스 형상으로 배열된 복수의 제 2 전극과, 상기 제 1 전극과 제 2 전극과의 사이에 배치된 강유전체층을 구비하며, 상기 제 1 전극, 강유전체층 및 복수의 제 2 전극에 의해 복수의 강유전체 캐패시터를 구성한 것이다.
본 발명(청구항 5)에 따른 반도체 장치는, 청구항 4에 기재된 반도체 장치에 있어서, 상기 각 제 2 전극을, 상기 제 1 방향에 있어서의 치수와 상기 제 2 방향에 있어서의 치수가 같은 평면 형상, 혹은 상기 제 1 방향에 있어서의 치수가 상기 제 2 방향에 있어서의 치수보다 짧은 평면 형상을 갖는 구조로 한 것이다.
본 발명(청구항 6)에 따른 반도체 장치는, 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는 제 1 전극과, 상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 방향과 제 2 방향 사이의 방향을 길이방향으로 하는 평면 형상을 갖는 제 2 전극과, 상기 제 1 전극과 제 2 전극 사이에 배치된 강유전체층을 구비하며, 상기 제 1, 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터를 구성한 것이다.
본 발명(청구항 7)에 따른 반도체 장치는, 청구항 6에 기재된 반도체 장치에 있어서, 상기 제 2 전극의 평면 형상을 다각형 형상으로 하고, 상기 제 2 전극의 평면 형상에 있어서의 내각의 크기는 모두 90°이상으로 한 것이다.
본 발명(청구항 8)에 따른 반도체 장치는, 제 1 방향을 따라 연장되고, 상기제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는 제 1 전극과, 상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 전극의 제 1 방향과 평행한 제 1 측변에 가장 근접하여 대향하는 제 l 측변 및 상기 제 1 전극의 제 1 방향과 평행한 제 2 측변에 가장 근접하여 대향하는 제 2 측변을 갖는 제 2 전극과, 상기 제 1 전극과 제 2 전극 사이에 배치된 강유전체층을 구비하되, 상기 제 1, 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터가 구성되며, 상기 제 2 전극의 제 1 측변의 길이가 제 2 측변의 길이보다 길고, 또한 상기 제 2 전극의 제 1 측변으로부터 제 1 전극의 제 l 측변까지의 거리가 상기 제 2 전극의 제 2 측변으로부터 제 1 전극의 제 2 측변까지의 거리보다 크게 한 것이다.
본 발명(청구항 9)에 따른 반도체 장치는, 청구항 8에 기재된 반도체 장치에 있어서, 상기 제 2 전극의 평면 형상을 다각형 형상으로 하고, 상기 제 2 전극의 평면 형상에 있어서의 내각의 크기를 모두 90°이상으로 한 것이다.
본 발명(청구항 10)에 따른 반도체 장치는, 제각기 강유전체 캐패시터 및 메모리 트랜지스터로 이루어진, 매트릭스 형상으로 배열된 복수의 메모리 셀과, 상기 강유전체 캐패시터를 구동하기 위한 셀 플레이트 선과, 각 메모리 셀 열에 대응하는 복수의 비트 선과, 각 메모리 셀 행에 대응하는, 메모리 트랜지스터를 선택하기 위한 복수의 워드 선과, 상기 비트 선에 접속되어 소정의 비트 선상의 데이터 신호를 증폭시키는 센스 앰프를 구비한 강유전체 메모리 장치로서, 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는, 상기 셀 플레이트 선에 접속된 제 1 전극과, 상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 방향에 있어서의 치수와 상기 제 2 방향에 있어서의 치수가 같은 평면 형상, 혹은 상기 제 1 방향에 있어서의 치수가 상기 제 2 방향에 있어서의 치수보다 짧은 평면 형상을 갖는 제 2 전극과, 상기 제 1 전극과 제 2 전극 사이에 배치된 강유전체층을 구비하며, 상기 제 l, 제 2 전극 및 강유전체층에 의해 상기 강유전체 캐패시터를 구성한 것이다.
본 발명(청구항 l1)에 따른 반도체 장치는, 강유전체 캐패시터를 구비한 반도체 장치에 있어서, 제 l 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는, 상기 강유전체 캐패시터를 구성하는 제 1 전극과, 상기 제 1 전극과 대향하도록 배치된, 상기 강유전체 캐패시터를 구성하는 제 2 전극과, 상기 제 1 전극과 제 2 전극 사이에 배치된, 상기 강유전체 캐패시터를 구성하는 강유전체층과, 상기 제 2 전극의 표면을 덮도록 형성되고, 상기 제 2 전극 표면의 중앙 위치로부터 상기 제 1 전극의 제 1 방향을 따른 한 측변쪽으로 어긋난 위치상에 형성된 콘택트 홀을 갖는 절연막과, 상기 절연막상에 형성되고, 상기 콘택트 홀을 거쳐서 상기 제 2 전극에 접속된 배선을 구비한 것이다.
본 발명(청구항 12)에 따른 반도체 장치는, 강유전체 캐패시터를 구비한 반도체 장치에 있어서, 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는, 상기 강유전체 캐패시터를 구성하는 제 1 전극과, 상기 제 1 전극과 대향하도록 배치된, 상기 강유전체 캐패시터를 구성하는 제 2 전극과, 상기 제 1 전극과 제 2 전극 사이에 배치된, 상기 강유전체 캐패시터를 구성하는 강유전체층과, 상기 제 2 전극의 표면을 덮도록 형성되고, 상기 제 2 전극 표면의 소정 부위상에 위치하도록 형성된 콘택트 홀을 갖는 절연막과, 상기 절연막상에 형성되고, 상기 제 2 전극에 전기적으로 접속된 배선을 구비하며, 상기 제 2 전극은, 그 전체가, 소정의 측변쪽으로부터 잘라내어짐에 의해 복수의 전극 부분으로 분할된 구조로 되어 있고, 상기 배선은 상기 제 2 전극을 구성하는 복수의 전극 부분중 일부에 상기 콘택트 홀을 통해 접속한 것이다.
본 발명은 반도체 장치에 관한 것으로, 특히 강유전체 메모리 장치의 특성 편차 또는 특성 악화의 개선에 관한 것이다.
도 1은 본 발명의 실시예 l에 따른 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 도시한 평면도이다.
도 2는 도 1에 있어서 II-II 선 부분의 단면도이다.
도 3은 상기 실시예 1의 강유전체 캐패시터를 구성하는 하부 전극과 상부 전극의 위치 관계를 나타내는 평면도이다.
도 4는 본 발명의 실시예 2에 따른 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 도시한 평면도이다.
도 5는 상기 실시예 2의 강유전체 캐패시터를 구성하는 하부 전극과 상부 전극의 위치 관계를 나타내는 평면도이다.
도 6은 본 발명의 실시예 3에 따른 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 도시한 평면도이다.
도 7은 상기 실시예 3의 강유전체 캐패시터를 구성하는 하부 전극과 상부 전극의 위치 관계를 나타내는 평면도이다.
도 8은 본 발명의 실시예 4에 따른 강유전체 메모리 장치를 설명하기 위한 평면도로서, 해당 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 하부 전극과 상부 전극의 위치 관계를 나타내는 도면이다.
도 9는 본 발명의 실시예 5에 따른 강유전체 메모리 장치를 설명하기 위한 평면도로서, 해당 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 하부 전극과 상부 전극의 위치 관계를 나타내는 도면이다.
도 10은 본 발명의 실시예 6에 따른 강유전체 메모리 장치를 설명하기 위한 평면도로서, 도 10a는 해당 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 하부 전극과 상부 전극의 위치 관계를 도시한 도면, 도 10b는 이 실시예 6의 상부 전극의 형상을 설명하기 위한 도면, 도 10c는 이 실시예 6의 상부 전극의 형상을 도시한 도면이다.
도 11은 상기 실시예 6에 있어서의 강유전체 캐패시터의 상부 전극의 구조를 이용하고, 장치 면적을 효과적으로 이용한 메모리 셀 어레이의 구성을 나타내는 평면도이다.
도 12는 본 발명의 실시예 7에 따른 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 도시한 평면도이다.
도 l3은 상기 실시예 7의 강유전체 캐패시터를 구성하는 하부 전극과 상부 전극의 위치 관계를 나타내는 평면도이다.
도 l4는 종래의 강유전체 메모리 장치를 구성하는 메모리 어레이를 도시한 평면도이다.
도 15는 도 14의 XV-XV 선 부분의 단면도이다.
도 16은 종래의 강유전체 메모리 장치에 있어서의 강유전체 캐패시터의 하부 전극과 상부 전극의 위치 관계를 도시한 도면이다.
도 17은 상기 강유전체 캐패시터의 히스테리시스 특성을 그래프로 도시한 도면이다.
우선, 본 발명의 착안점 및 기본 원리에 대하여 설명한다.
본건 발명자 등은 상기 목적을 달성하기 위해 주의 깊게 연구한 결과, 상기 강유전체 캐패시터의 특성의 편차나 특성 변동이 강유전체 캐패시터를 구성하는 강유전체층을 형성한 후의 여러가지 처리에 따른 강유전체층의 재질 열화 등에 의한 것임을 발견하였다.
즉, 상기 하부 전극 및 강유전체층은, 층간 절연막상에 백금 등의 금속막 및 강유전체막을 형성한 후 이들을 패터닝하여 형성하기 때문에, 이러한 패터닝시에, 에칭 처리에 의해 노출되는 강유전체층의 측면으로 에칭제 등이 불순물로서 침입하여, 강유전체층의 측변 부분에서 재질 열화가 발생한다. 또한, 이러한 에칭시에, 강유전체층과 하부 전극의 계면도 노출되기 때문에, 해당 계면 부분에 불순물의 침입에 의해 저항층 등이 형성된다.
또한, 상부 전극은 상기 강유전체층상에 형성된 백금 등의 금속막을 패터닝하여 형성되기 때문에, 이러한 패터닝시에 해당 강유전체층의 금속막이 제거되어노출된 부분이 에칭 처리되고, 이에 의해 강유전체층의 상부 전극 주변부에서 재질 열화가 발생한다.
더욱이, 층간 절연막의 상부 전극의 윗 부분을 선택적으로 제거하여 콘택트 홀을 형성하는 때에는, 해당 콘택트 홀내에 노출된 상부 전극을 통해 불순물이 강유전체층으로 침입하고, 또, 접속 배선을 형성하는 때에는, 해당 접속 배선의 구성재료인 티탄 등이 상기 상부 전극을 통해 강유전체층으로 침입한다. 이에 의해, 강유전체층의 콘택트 홀에 대응하는 부분에서 재질의 열화가 발생한다.
이를 위해, 하부 전극의 길이 방향과 수직인 방향의 폭 치수를 크게 하여 상부 전극을 하부 전극의 측변부로부터 될 수 있는 한 분리 배치하고, 또한, 상부 전극의 면적을 크게 하는 것에 의해, 강유전체 캐패시터에 있어서의 강유전체층의 불순물 확산에 의한 열화 부분의 영향을 작게 할 수 있지만, 단순히 하부 전극이나 상부 전극의 사이즈를 크게 하는, 예컨대, 도 16에 도시된 상기 비오버랩 폭(O11, O12)을 상부 전극(212)의 폭 W2 이상으로 넓게 하면, 하부 전극(211)의 폭 Wl은(W2+O11+O12) 이상으로 넓게 되어, 메모리 셀 어레이의 기판상에서의 레이아웃 면적이 현저히 증대한다는 새로운 문제가 생긴다.
따라서, 본건 발명자 등은 더욱 더 나아가서 강유전체 캐패시터를 구성하는 상부 전극의 형상과 상기 특성 편차 등과의 관련성 및 상부 전극상에서의 콘택트 홀의 위치와 상기 특성 편차 등과의 관련성을 찾아내고, 이들에 근거하여 상기 새로운 문제의 발생을 회피 가능한 것을 개발하였다.
즉, 본건 발명자 등은, 종래의 강유전체 캐패시터(210)에서 상기 상부 전극(212)의 길이 L2가 그 폭 W2에 대하여 길기 때문에 강유전체층 측변의 재질 열화 부분의 영향을 크게 받아서 강유전체 캐패시터의 특성 편차나 특성 변동을 일으키기 쉽게 되어 있음을 알아차리고, 강유전체 캐패시터를 구성하는 강유전체층의 재질 열화가 생기는 부분이 주로 하부 전극의 측변근방에 위치하는 부분으로서, 상부 전극의 평면 형상을 하부 전극의 폭 방향을 길이 방향으로 하는 형상으로 함으로써, 상부 전극의 면적을 축소시키지 않고 강유전체 캐패시터에 포함되는 강유전체층의 재질 열화 부분을 적게 할 수 있음을 알아내었다.
또한, 상기 상부 전극의 콘택트 홀을 상부 전극의 중앙 위치로부터 하부 전극의 측변쪽으로 어긋난 위치에 배치함에 의해, 해당 콘택트 홀로부터 상부 전극을 통해 강유전체층으로 불순물이 확산하는 것을 억제할 수 있음을 알아내었다.
이하, 이러한 착안점 및 기본 원리에 근거하는 본 발명의 각 실시예에 대하여 설명한다.
실시예 1
도 l∼도 3은 본 발명의 실시예 l에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로, 도 1은 해당 강유전체 메모리 장치를 구성하는 메모리 셀 어레이의 일부를 도시한 평면도, 도 2는 도 1에 있어서의 II-II 선 부분의 단면도, 도 3은 메모리 셀을 구성하는 강유전체 캐패시터의 상부 전극과 하부 전극의 위치 관계를 나타내는 평면도이다.
도면에서, (1OOa)는 강유전체 메모리 장치를 구성하는 메모리 셀 어레이로서, 그 실리콘 기판(101)상에는 제 1 방향(D1) 및 이것에 수직인 제 2 방향(D2)을 따라 트랜지스터 영역(120a)이 매트릭스 형상으로 배열되어 있고, 해당 실리콘 기판(101)의 각 트랜지스터 영역 이외의 표면 영역에는 소자 분리 절연막(102)이 형성되어 있다.
또한, 제 1 방향(D1)을 따른 각 열의 트랜지스터 영역(120a)의 양측에는 하부 전극(제 1 전극)(111a)이 셀 플레이트 전극으로서 설치된다. 해당 하부 전극(111a)은 티탄이나 백금 등의 금속막을 패터닝하여 형성되며, 소자 분리 절연막(102)상에 제 1 층간 절연막(103)을 거쳐서 배치되어 있다. 또한, 상기 하부 전극(111a)은 상기 제 1 방향(D1)을 따라 연장되며, 해당 제 1 방향과 수직인 제 2 방향을 배선폭 방향으로 하는 띠형 평면 형상을 갖고, 그 표면에는 강유전체층(113)이 형성되어 있다.
또한, 상기 각 하부 전극(111a) 표면의 강유전체층(113)상에는 백금 등 금속막의 패터닝에 의해 상부 전극(제 2 전극)(112a)이 형성되어 있다. 즉, 상기 각 하부 전극(111a)의 강유전체층(113)상에는 상기 제 1 방향(D1)을 따라 상부 전극(112a)이 복수 배치되어 있다. 또한, 각 상부 전극(112a)의 평면 형상은 상기 제 2 방향(D2)을 길이 방향으로 하는 직사각형 형상으로 되어 있고, 해당 상부 전극(112a)의 면적은 하부 전극(111a)의 면적보다 작게 되어 있다. 그리고, 상기 강유전체층(113)의 표면 및 상부 전극(112a)의 표면은 제 2 층간 절연막(104)에 의해 피복되어 있다. 또, 도 1에는 강유전체층(113) 및 제 1, 제 2 층간 절연막(103,104)을 생략하고 도시되어 있다.
여기서, 상기 하부 전극(111a), 그 위쪽에 위치하는 상부 전극(112a), 해당 하부 전극과 상부 전극 사이의 강유전체층(113)에 의해 강유전체 캐패시터(11Oa)가 구성된다. 그리고, 강유전체 캐패시터(110a)는 상기 트랜지스터 영역(120a)의 양측에 각기 배치되어 있다.
또한, 상기 트랜지스터 영역(120a)을 사이에 두고 대향하는 양 하부 전극(11la)의 사이에는, 폴리실리콘으로 이루어지는 한 쌍의 워드 선(123al, l23a2)이 일렬로 배열된 복수의 트랜지스터 영역(120a)에 걸쳐지도록 배치되어 있다. 여기서, 상기 워드 선(l23al, 123a2)은 트랜지스터 영역(120a)의 콘택트 홀(l05a, 105b)의 형성 위치와 겹치지 않도록 그 평면 형상을 지그재그 형상으로 하고 있다. 해당 각 트랜지스터 영역의 해당 워드 선의 양측에는 메모리 셀을 구성하는 트랜지스터의 소스 확산 영역(122), 드레인 확산 영역(121)이 형성되어 있다. 상기 워드 선의 각 트랜지스터 영역상에 위치하는 부분은 상기 트랜지스터의 게이트를 구성하며, 기판(101)의 표면 영역상에서 게이트 절연막(102a)을 통해 위치되어 있다. 상기 확산 영역(121, 122) 및 워드 선(l23al, 123a2)의 표면은 상기 제 1 및 제 2 층간 절연막(103, 104)에 의해 피복되어 있다.
그리고, 상기 각 트랜지스터 영역(120a)에서의 한 쌍의 워드 선의 안쪽에 위치하는 소스 확산 영역(122)은, 상기 제 1, 제 2 층간 절연막(103, 104)에 형성된 콘택트 홀(l05b)을 통해 상기 제 1 방향(D1)과 직교하는 제 2 방향을 따라 연장되는 비트 선(113b)에 접속되어 있다. 또한, 상기 각 트랜지스터 영역(120a)에서의한 쌍의 워드 선의 외측에 위치하는 드레인 확산 영역(121)은, 접속 배선(1l3a)에 의해 각 트랜지스터 영역(120a)에 대응하는 강유전체 캐패시터(1l0a)의 상부 전극(112a)에 전기적으로 접속되어 있다. 즉, 상기 접속 배선(113a)의 한쪽 단부는 상기 제 2 층간 절연막(104)에 형성된 콘택트 홀(104a)을 통해 상기 상부 전극(ll2a)에 접속되고, 상기 접속 배선(113a)의 다른쪽 단부는 상기 제 1, 제 2 층간 절연막 (l03, 104)에 형성된 콘택트 홀(105a)을 통해 드레인 확산 영역(121)에 접속되어 있다.
여기서, 상기 제 1 층간 절연막(103)은 NSG(산화규소계)나 BPSG(붕소 인 도핑된 산화실리콘) 등의 절연 재료로 이루어지며, 제 2 층간 절연막(104)은, 예컨대, PSG(인 도핑된 산화실리콘) 등의 절연 재료로 이루어진다.
또한, 상기 강유전체 캐패시터(110a)의 강유전체층(113)을 구성하는 강유전체 재료로는 KNO3, PbLa2O3-ZrO2-TiO2및 PCTiO3-PbZrO3등이 알려져 있다. 또한, PCT 국제 공개 제 WO 93/12542 호 공보에 의하면, 강유전체 메모리 장치에 적합한, PbTiO3-PbZrO3에 비해 극히 피로가 작은 강유전체 재료도 알려져 있다.
또한, 상기 접속 배선(1l3a)과 비트 선(113b)은 기판상에 순차적으로 형성된 티탄층 및 알루미늄층을 패터닝하여 형성된 것이다. 또, 상기 접속 배선(113a)과 비트 선(113b)은 알루미늄층의 단층 구조이어도 좋다. 이 경우 동일한 알루미늄층을 패터닝하여 형성하여도 좋고, 각각 다른 알루미늄층의 패터닝에 의해 형성하여도 좋다.
그리고, 본 실시예 l에서는, 특히 도 3에 도시하는 바와 같이 상기 상부 전극(112a)의 평면 형상을 상기 제 1 방향(D1)의 치수 L2가 상기 제 2 방향(D2)의 치수 W2보다 짧은 평면 형상으로 하였다. 또한, 하부 전극(111a)에 이것과 대향하 도록 배치되는 상부 전극(112a)의 면적은 상기 하부 전극(111a)의 면적보다 작게 되어 있다. 여기서, 상기 하부 전극(11a)의 제 1 측변(111a1)과, 이것에 인접하여 대향하는 상부 전극(112a)의 제 1 측변(112a1)과의 거리(이하, 제 1 비오버랩 폭이라 함)(011) 및 상기 하부 전극(111a)의 제 1 측변(111a2)과 이것에 인접하여 대향하는 상부 전극(112a)의 제 1 측변(112a2)과의 거리(O12)(이하, 제 2 비오버랩 폭이라 함)는 동일하게, 이들 제 1, 제 2 비오버랩폭(O11, O112은 상기 상부 전극(112a)의 제 2 방향(하부 전극의 폭 방향)(D2)의 치수 W2 이하로 설정하고 있다.
다음으로 작용 효과에 대하여 설명한다.
본 실시예 1의 강유전체 메모리 장치의 데이터의 판독 동작은 종래의 강유전체 메모리 장치의 동작과 동일하다.
본 실시예 1은, 강유전체 메모리 장치에 있어서, 띠형 평면 형상을 갖는 하부 전극(셀 플레이트 전극)(111a)상에 강유전체층(113)을 통해 해당 하부 전극(111a)의 길이 방향을 따라 상부 전극(112a)을 복수 배치하여 복수의 강유전체 캐패시터(11Oa)를 구성하며, 상기 상부 전극(112a)의 하부 전극의 길이 방향에 있어서의 치수 L2를 이것과 수직인 방향의 치수 W2보다 짧게 하였기 때문에 상부 전극(112a)의 면적을 감소시키지 않고 재질 열화가 발생하는 강유전체층(113)의 측변부와 겹치는 상부 전극(112a)의 영역을 적게 할 수 있다. 이에 따라 강유전체 캐패시터 전체로서의 특성의 편차가 작아지고, 또한 시간 경과에 따른 특성 변동도 완만해진다.
또한, 이 경우, 강유전체층의 재질 열화의 영향을 받는 상기 상부 전극(112a)의 영역의 폭 L2이 좁기 때문에, 상기 비오버랩 폭(O11, O12)을 좁게 하더라도 강유전체 캐패시터 전체로서의 특성의 편차나 특성 변동을 낮게 억제할 수 있고, 이 결과, 하부 전극(111a)의 폭 W1(=W2+O11+O12)을 좁힐 수 있어서, 메모리 셀 어레이의 레이아웃 면적을 좁히는 것도 가능하다.
또한, 본 실시예 1에서는, 상부 전극(112a)상에 형성되는 콘택트 홀(l04a)을 상부 전극(112a)의 그 중앙 위치로부터 한쪽의 측변쪽으로 어긋난 위치에 배치하고 있기 때문에, 콘택트 홀로의 불순물의 확산에 의한 강유전체층(113)의 재질 열화가 상부 전극(1l2a)의 중앙에 대응하는 부분에 영향을 주는 것을 억제할 수 있다.
요컨대, 콘택트 홀(104a)의 형성 시 및 접속 배선(113a)의 형성 시에, 불순물이 해당 콘택트 홀(104a)내에 노출된 상부 전극(112a)을 통해 강유전체층(113)으로 침입하여, 해당 강유전체층(113)의 재질을 열화시키게 된다. 이러한 재질 열화는 강유전체 캐패시터의 특성의 편차나 특성 열화를 초래하지만, 이 재질 열화가 상부 전극(112a)의 중앙에 대응하는 부분으로부터 생기면, 강유전체층의 재질 열화는 하부 전극(111a)의 측변측으로부터 발생한 것과 합쳐져서, 강유전체층의 대단히 넓은 범위에 미치게 된다.
이에 대하여, 상기 실시예 1과 같이, 상부 전극(112a)상에 형성되는 콘택트 홀(104a)을 상부 전극(112a)의 그 중앙 위치로부터 그 한쪽의 측변쪽으로 어긋난 위치에 배치한 강유전체 캐패시터에서는, 콘택트 홀(104a)로의 불순물의 확산에 의한 강유전체층(113)의 재질 열화가 생기는 영역을, 하부 전극(111a)의 측변측에서 재질 열화가 생기는 영역과 겹치게 할 수 있으므로, 강유전체층(113)의 재질 열화가 발생하지 않는 영역을 넓게 확보할 수 있다. 이에 따라, 강유전체 캐패시터의 특성 편차나 특성 열화를 효과적으로 억제할 수 있다.
또, 상기 실시예 1에서는, 상부 전극(112a)의 폭(제 2 방향)(D2)의 치수 W2를 그 길이(제 1 방향)(D1)의 치수 L2보다 짧게 한 경우에 대해 나타내었지만, 상기 상부 전극(112a)의 폭 W2과 길이 L2는 동일 치수이어도 좋다. 이 경우도, 강유전체 캐패시터 전체로서의 특성의 편차나 특성 변동을 작게 억제하는 것이 가능하다.
실시예 2
도 4 및 도 5는 본 발명의 실시예 2에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로서, 도 4는 해당 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 도시한 평면도, 도 5는 상기 메모리 셀 어레이에 있어서의 강유전체 캐패시터를 구성하는 상부 전극과 하부 전극의 위치 관계를 도시한 도면이다.
본 실시예 2의 강유전체 메모리 장치의 메모리 셀 어레이는, 상기 실시예 1에 있어서의 인접하는 상부 전극의 배치 간격을, 해당 상부 전극을 구성하는 도전성 재료층에 형성가능한 개구 패턴의 최소 치수(최소 가공 치수)(S2b)로 하고, 이에 따라, 실시예 1에 있어서의 트랜지스터 영역에서의 각 콘택트 홀의 배치를 변경한 것이다.
이하 상세히 설명하면, 도 4 및 도 5에 있어서, 도 1∼도 3과 동일 부호는 상기 실시예 1의 것과 동일한 구성요소를 나타내며, (100b)는 강유전체 메모리 장치를 구성하는 메모리 어레이이다. 이 메모리 셀 어레이(100b)에서 실리콘 기판(l01)상에는, 제 1 방향(D1) 및 이에 수직인 제 2 방향(D2)을 따라 트랜지스터 영역(120b)이 매트릭스 형상으로 배열되어 있고, 해당 실리콘 기판(101)의 각 트랜지스터 영역 이외의 표면 영역에는 소자 분리 절연막(102)이 형성되어 있다. 또한, 제 1 방향(D1)을 따른 각 열의 트랜지스터 영역(120b)의 양측에는 상기 실시예 1과 같이 그 표면에 강유전체층(113)이 형성된 하부 전극(제 1 전극)(111a)이 셀 플레이트 전극으로서 설치된다.
또한, 상기 각 하부 전극(111a) 표면의 강유전체층(113)상에는, 백금 등의 금속막을 패터닝하여 형성된 상부 전극(제 2 전극)(112b)이 상기 제 1 방향(D1)을 따라 복수 배치되어 있다. 여기서, 인접하는 상부 전극(112b)의 배치 간격은 상기최소 가공 치수(S2b)로 하였다. 해당 각 상부 전극(112b)의 평면 형상은 상기 실시예 l의 것과 마찬가지로 상기 제 2 방향(D2)을 길이 방향으로 하는 직사각형 형상으로 되어 있고, 또, 해당 상부 전극(112b)의 면적은 하부 전극(111a)의 면적보다 작게 되어 있다. 여기서, 상기 하부 전극(111a), 그 위쪽에 위치하는 복수의 상부 전극(112b), 해당 하부 전극과 상부 전극 사이의 강유전체층(113)에 의해 복수의 강유전체 캐패시터(110b)가 구성된다. 그리고, 강유전체 캐패시터(110b)는 상기 트랜지스터 영역(120b)의 양측에 각각 배치되어 있다.
또한, 상기 트랜지스터 영역(110b)을 사이에 두고 대향하는 양 하부 전극(111a)의 사이에는, 폴리실리콘으로 이루어지는 한 쌍의 워드 선(123b1, l23b2)이 일렬로 배열된 복수의 트랜지스터 영역(120b)에 걸쳐지도록 배치되어 있다. 여기서, 워드 선(123b1, 123b2)의 평면 형상은 일직선상으로 되어 있다. 해당 각 트랜지스터 영역에서의 해당 워드 선의 양측에는, 상기 실시예 1과 마찬가지로 메모리 셀을 구성하는 트랜지스터의 소스 확산 영역, 드레인 확산 영역이 형성되어 있다. 상기 워드 선의 각 트랜지스터 영역상에 위치하는 부분은 상기 트랜지스터의 게이트 전극을 구성하며, 기판(101)의 표면 영역상에 게이트 절연막을 통해 위치하고 있다. 또한, 상기 확산 영역 및 워드 선의 표면은 상기 실시예 1과 마찬가지로 상기 제 1 및 제 2 층간 절연막(도시하지 않음)에 의해 피복되어 있다.
그리고, 상기 각 트랜지스터 영역(120b)의 한 쌍의 워드 선의 안쪽에 위치하는 소스 확산 영역은 상기 제 1, 제 2 층간 절연막에 형성된 콘택트 홀(105b)내의 접속 배선(1l3c)에 접속되며, 해당 접속 배선(113c)은 그 위의 제 3 층간 절연막(도시하지 않음)에 형성된 콘택트 홀(105c)을 통해 상기 제 1 방향(D1)과 직교하는 제 2 방향을 따라 연장하는 비트 선(115)에 접속되어 있다. 또한, 상기 각 트랜지스터 영역(120b)의 한 쌍의 워드 선의 외측에 위치하는 드레인 확산 영역은 접속 배선(113a)에 의해 각 트랜지스터 영역에 대응하는 강유전체 캐패시터의 상부 전극(112b)에 전기적으로 접속되어 있다. 즉, 상기 접속 배선(113a)의 한쪽 단부는 상기 제 2 층간 절연막에 형성된 콘택트 홀(104a)을 통해 상기 상부 전극(112b)에 접속되며, 상기 접속 배선(113a)의 다른쪽 단부는 상기 제 1, 제 2 층간 절연막에 형성된 콘택트 홀(105a)을 통해 드레인 확산 영역에 접속되어 있다.
여기서, 상기 상부 전극(112b)의 배치 간격을, 상기 실시예 1에 비해 좁게 함으로써, 트랜지스터 영역(l20b)에서 드레인 확산 영역(121)(도 2 참조) 위의 콘택트 홀(105a) 및 소스 확산 영역(122)(도 2 참조) 위의 콘택트 홀(105b)을 제 2 방향(D2)에 평행한 직선상에 배열되도록 배치하고 있다. 또한, 상기 접속 배선(113a) 및 (113c)은 상기 실시예 1과 마찬가지로 티탄과 알루미늄의 2층 구조로 하였다. 또한, 상기 비트 선(115)은 이 2층 구조의 도체층의 위쪽에 형성된 알루미늄층 등을 패터닝하여 이루어진다.
또, 그 밖의 구성은 상기 실시예 1과 동일하고, 상기 제 1, 제 2 층간 절연막은 상기 실시예 1의 것과 동일 재료로 구성되며, 상기 강유전체 캐패시터의 강유전체층(113)도 상기 실시예 1과 동일한 강유전체 재료로 구성되어 있다.
이러한 구성의 실시예 2에서는, 하부 전극(111a)상에 일렬로 배열된 복수의 상부 전극(112b)의 배치 간격을 최소 가공 치수가 되도록 하고 있기 때문에, 상기 실시예 1의 효과 외에, 메모리 셀 어레이가 차지하는 레이아웃 면적을 해당 실시예 1에 비해 60% 정도로 축소할 수 있는 효과가 있다.
실시예 3
도 6 및 도 7은 본 발명의 실시예 3에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로, 도 6은 해당 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 나타내는 평면도, 도 7은 상기 메모리 셀 어레이에 있어서의 강유전체 캐패시터를 구성하는 상부 전극과 하부 전극의 위치 관계를 도시한 도면이다.
도면에서, (100c)는 본 실시예 3의 강유전체 메모리 장치의 메모리 셀 어레이이고, 도 1∼도 3과 동일 부호는 실시예 1의 것과 동일한 것을 나타낸다.
이 메모리 셀 어레이(100c)는, 실시예 1에 있어서의 하부 전극(111a)을 대신하며, 이 하부 전극(111a)에 비해 폭(제 2 방향(D2)의 치수) W2를 확장한 하부 전극(111c)을 구비하고, 이 하부 전극(111c)상에는 상부 전극(112a)을 상기 제 1 방향(D1)을 따라 2열로 배치하고 있다.
여기서, 상기 하부 전극(111c)상에서 제 l 방향(D1)을 따라 배치되어 있는 상부 전극(112a)의 배치 간격은, 상기 실시예 1에 있어서의 것과 마찬가지의 치수 S2로 되어 있고, 또한, 제 2 방향을 따라 배열된 상부 전극(112a)의 배치 간격은, 최소 가공 치수(S22c)로 하고 있다. 그 밖의 구성은 실시예 1의 메모리 셀 어레이(1OOa)와 동일하다.
이러한 구성의 실시예 3에서는 하부 전극(111c)상에 배치되는 상부 전극(112a)의 평면 형상을, 길이 방향의 치수 L2가 폭 방향의 치수 W2보다 작게 하였기 때문에, 상기 상부 전극(112a)의 강유전체층의 재질 열화의 영향을 받는 영역의 폭 L2이 감소되어, 상기 하부 전극의 측변과 이것에 인접하는 상부 전극의 측변과의 거리(비오버랩 폭)(O11, O12)를 좁게 하더라도, 강유전체 캐패시터 전체로서의 특성의 편차나 특성 변동을 낮게 억제할 수 있다.
또한, 하부 전극(111c)을 폭이 넓은 구조로 하고, 해당 하부 전극(111c)상에 상부 전극(112a)을 상기 제 1 방향(D1)을 따라 2열로 배치되도록 하였기 때문에, 상기 실시예 1에 비해, 상부 전극(l12a)의 2열분에 상당하는 하부 전극의 면적을 감소시킬 수 있으므로, 메모리 셀 어레이의 기판상에서의 고밀도 레이아웃을 꾀할 수 있다.
또한, 본 실시예에서는, 하부 전극(111c)상에 그 폭 방향으로 배치되어 있는 상부 전극(112a)의 배치 간격을 가공 최소 치수(S22c)로 하고 있기 때문에, 결과적으로, 메모리 셀 어레이의 기판상에서 차지하는 면적을 실시예 1에 비해 약 10% 정도 축소할 수 있다.
실시예 4
도 8은 본 발명의 실시예 4에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로, 해당 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 상부 전극의 평면 형상을 도시한다.
도면에서, (112d)는 이 실시예 4에 있어서의 강유전체 캐패시터를 구성하는 상부 전극이고, 이 상부 전극(112d)은 상기 실시예 1과 같이 하부 전극(111a)상에 제 1 방향(D1)을 따라 소정 간격으로 복수 배치되어 있다. 여기서, 이 상부 전극(112d)은 상기 실시예 1에 있어서의 상부 전극(112a)의 직사각형 형상에서 네 귀퉁이를 잘라내어 이루어진 평면 형상으로 되어 있다. 즉, 이 상부 전극(112d)은 상기 제 2 방향(D2)을 길이 방향으로 하는 세로길이의 8각형 형상을 하며, 어느쪽의 내각도 전부 90도보다 크게 형성되어 있다. 그 밖의 구성은 상기 실시예 1과 마찬가지이다.
이러한 구성의 실시예 4에서는, 상부 전극(112d) 평면 형상의 어느쪽의 내각도 90°보다 큰 다각형 형상으로 하였기 때문에, 상기 상부 전극(112d)의 패터닝을 할 때, 해당 상부 전극 각부에서의 형상의 편차를 감소시킬 수 있고, 이에 따라, 상기 실시예 1의 효과에 비해, 강유전체 캐패시터의 특성 편차나 특성 변동의 발생을 더욱 억제할 수 있다. 이 경우, 상부 전극(112d)의 면적은 실시예 1의 것에 비교하면 약간 작게 되어있지만, 직사각형 형상의 상부 전극(112a)의 잘라냄에 의한 면적 축소는 강유전체 캐패시터의 용량치에는 거의 영향을 주지 않는 정도로 할 수 있다.
또, 본 실시예 4에서는, 실시예 1의 메모리 셀 어레이에 있어서 상부 전극(112a)의 네 귀퉁이를 잘라낸 것을 나타내었지만, 이것은 실시예 2 혹은 3의 메모리 셀 어레이(100b) 혹은 (l10c)에서, 상부 전극(112b) 혹은 (112a)의 4 귀퉁이를 잘라낸 것으로 하여도 좋고, 이 경우도 상기 실시예 4와 동일한 효과를 얻을 수 있다.
실시예 5
도 9는 본 발명의 실시예 5에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로, 해당 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 상부 전극의 평면 형상이 도시되어 있다.
도면에서, (112e)는 본 실시예 5에 있어서의 강유전체 캐패시터를 구성하는 상부 전극이고, 이 상부 전극(112e)은 상기 실시예 1과 마찬가지로 제 1 방향(D1)을 따라 연장되는 하부 전극(11la)상에 해당 제 1 방향(D1)과 수직인 제 2 방향(D2)을 따라 소정 핏치(pitch)로 복수 배치되어 있다. 여기서, 이 상부 전극(112e)은 상기 실시예 1에 있어서의 직사각형 형상의 상부 전극(112a)과 달리, 그 평면 형상이 상기 제 1 방향(D1)에 대하여 45°를 이루는 방향(D3)을 길이 방향으로 하는 6각형 형상으로 되어 있다.
즉, 이 상부 전극(112e)의 6각형 형상은 상기 제 1 방향(D1)과 평행한 마주보는 2개의 가로변(112e1, 112e2)과, 각각 이들 가로변에 이어지는, 상기 제 2 방향(D2)에 평행한 마주보는 2개의 세로변(112e3, 112e4)과, 해당 세로변(112e4)과 가로변(112e1) 사이를 연결하는 사변(112e6)과, 해당 세로변(112e3)과 가로변(112e2) 사이를 연결하는 사변(112e5)으로 구성되어 있다. 여기서, 상기 사변(112e6, 112e5)은 상기 제 3 방향(D3)에 평행하게 되어 있다. 그 밖의 구성은 상기 실시예 1과 마찬가지이다.
이러한 구성의 실시예 5에서는, 상부 전극(112e)의 평면 형상이 상기 제 1 방향(D1), 즉, 하부 전극(111a)의 길이 방향에 대하여 45°를 이루는 방향(D3)을 길이방향으로 하는 6각형 형상으로 되어 있기 때문에, 실시예 1과 마찬가지로 강유전체층의 제 1 방향(D1)과 평행한 양측변부에서의 재질 열화의 영향을 받는, 상부 전극(112e)의 영역을 적게 할 수 있다.
또한, 본 실시예 5에서는, 상부 전극(112e)의 길이 방향이 하부 전극의 폭방향(제 2 방향)(D2)에 대하여 45°를 이루는 경사 방향(D3)으로 되어 있기 때문에, 정해진 폭 치수 W1의 하부 전극(111a)상에서 상부 전극(112e)의 길이를 상기 실시예 1에 비해 길게 할 수 있다. 이 결과, 본 실시예 5에서는, 강유전체 캐패시터의 특성 편차나 특성 변동의 발생을 억제하면서, 강유전체 캐패시터의 면적을 크게하여 용량치를 크게할 수 있다. 구체적으로는, 강유전체 캐패시터의 용량치를 실시예 1의 강유전체 캐패시터에 비해 약 25% 정도 크게 할 수 있다.
더욱이, 실시예 5에서는, 인접하는 상부 전극(112e)의 대향하는 사변의 거리를 예컨대 최소 가공 치수로 하여도, 인접하는 상부 전극(112e) 사이의 하부 전극(111a)의 양측변 근방 부분에는 빈 영역(116e)이 형성되게 된다. 이러한 빈 영역(116e)에는, 예컨대 폴리실리콘의 배선층이나 반도체 소자 등을 배치할 수 있고, 이에 따라 장치 면적, 즉, 강유전체 메모리 장치에 있어서의 기판 면적을 효율적으로 이용하는 것이 가능하다.
실시예 6
도 10은 본 발명의 실시예 6에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로, 해당 강유전체 메모리 장치를 구성하는 강유전체 캐패시터의 상부 전극의 평면 형상을 도시한다.
도면에서, (112f)는 이 실시예 6에 있어서의 강유전체 캐패시터를 구성하는 상부 전극이고, 이 상부 전극(112f)은 상기 실시예 1과 마찬가지로, 하부 전극(111a)상에서 제 1 방향(D1)을 따라 소정 핏치로 복수 배치되어 있다. 여기서, 이 상부 전극(112f)은 상기 실시예 1에서의 직사각형 형상의 상부 전극(112a)과는 달리, 제 1 방향(D1)을 길이방향으로 하는 직사각형 형상(F0)(도 10b 참조)의 1개 귀퉁이부(fc)를 잘라내어 이루어진 평면 형상(F)(도 10c 참조)으로 되어 있다.
즉, 이러한 상부 전극(112f)의 6각형 형상(F)은 상기 제 1 방향(D1)과 평행한 서로 마주보는 긴 가로변(112f1) 및 제 1 짧은 가로변(112f2)과, 상기 제 1 방향(D1)과 수직인 제 2 방향(D2)과 평행한 서로 마주보는 긴 세로변(112f3) 및 짧은 세로변(112f4)을 갖고 있다. 여기서, 한쪽 단부들끼리가 연결된 해당 긴 가로변(112f1) 및 긴 세로변(112f3)은 각각 상기 직사각형 형상(F0)의 가로변(al) 및 세로변(b1)과 동일하고, 해당 짧은 가로변(112f2) 및 짧은 세로변(112f4)은 각각 그 한쪽 단부가 상기 긴 가로변(112f1) 및 긴 세로변(112f3)의 다른쪽 단부에 연결되며, 상기 직사각형 형상(F0)의 세로변(a2) 및 가로변(b2)상에 위치되어 있다. 그리고, 상기 형상(F)은, 상기 짧은 세로변(112f4)의 한쪽 단부에 연결되고 상기 긴 가로변(112f1)에 평행한 제 2 짧은 가로변(1l2f5)과, 한쪽 단부가 상기 짧은 가로변(112f2)의 한쪽 단부에 연결되고 다른쪽 단부가 상기 제 2 짧은 가로변(112f5)의 다른쪽 단부에 연결되며 또한 상기 짧은 가로변(112f2)과 이루는 내각이 둔각인 사변(112f6)을 갖고 있다.
그리고, 본 실시예 6에서는, 상기 하부 전극(111a)상에, 도 10c에 도시되는 배치의 것과 이것을 180°회전 이동시킨 배치의 것을 교대로 상기 제 1 방향(D1)을 따라 배열하고 있다. 이 때, 인접하는 양 상부 전극(112f)중 한쪽 것의 제 2 짧은 가로변(112f5)과, 그 다른쪽 것의 긴 가로변(112f1)이 동일 직선상에 위치하도록하고 있다. 더구나, 인접하는 양 상부 전극(112f)의 세로변 사이의 거리는 상기 최소 가공 치수(S22)로 하고 있다. 그 밖의 구성은 상기 실시예 1과 동일하다.
이러한 구성의 실시예 6에서는, 예컨대, 상부 전극(112f)(도 10c에 도시되는 배치의 것)의, 하부 전극(111a)의 측변(111a2)에 근접하는 짧은 가로변(112f2) 부분이 비오버랩 폭(O22), 즉, 해당 상부 전극(112f)의 짧은 가로변(112f2)과 하부 전극(111a)의 측변(11la2)과의 간격을 좁게 하고 있기 때문에, 강유전체 캐패시터의 용량을 증가시킬 수 있다. 또한, 상부 전극(112f)(도 10c에 도시된 배치의 것)의, 하부 전극(111a)의 측변(111a1)에 근접하는 긴 가로변(112f1) 부분은 비오버랩 폭(O21), 즉, 해당 상부 전극(112f)의 긴 가로변(112f1)과 하부 전극(111a)의 측변 (111a1)과의 간격을 넓게 하고 있기 때문에, 해당 하부 전극(111a)상에 형성된 강유전체층의 측변 부분에서의 재질 열화의 영향이 강유전체 캐패시터에 미치는 것을 억제할 수 있다. 이에 따라, 강유전체 캐패시터의 특성 편차나 특성 변동의 발생을 억제하면서, 강유전체 캐패시터의 면적을 크게 하여 용량치를 크게 할 수 있는 효과가 있다.
더욱이, 본 실시예 6에서는, 강유전체 캐패시터가 일직선상에 배열되지 않고, 다소 지그재그로 배치되는 것으로 되기 때문에, 메모리 셀 어레이의 레이아웃, 즉, 메모리 트랜지스터와 강유전체 캐패시터의 배치의 자유도, 나아가서는 비트 선이나 워드 선의 배치의 자유도를 향상시킬 수 있다.
또한, 본 실시예 6에서는, 하부 전극(111a)의 측변에 근접하여 위치하는, 상부 전극(112f)의 제 1 짧은 가로변(112f2)의 길이가 짧은 만큼, 해당 제 1 짧은 가로변(112f2)과 하부 전극(111a)의 측변과의 거리를 짧게 함에 의해, 강유전체 캐패시터의 특성 편차나 특성 변동이 발생하기 쉽게 되는 것을 억제하면서, 용량치의 증대를 꾀할 수 있다.
또한, 본 실시예 6에 있어서, 상부 전극(112f)의 평면 형상에서 내각이 90°인 4개의 귀퉁이를 잘라내어, 그 내각이 90°이상이 되도록 함에 의해 용량치에 거의 영향을 주지 않고, 또한 특성의 편차를 적게 하고 특성 변동을 발생하기 어렵게 할 수도 있다.
또한, 상기 실시예 6에 있어서도, 짧은 세로변(112f4)끼리, 대향하는 인접한 상부 전극(112f)의 가로변과 하부 전극(111a)의 측변 사이의 영역, 즉, 해당 양 상부 전극(112f)의 한쪽 긴 가로변(112f1) 및 그 다른쪽 제 2 짧은 가로변(112f5)과 하부 전극(111a)의 측변에 끼워진 빈 영역(116f)에는, 예컨대, 폴리실리콘의 배선층이나 반도체 소자를 배치할 수 있어서 장치 면적을 효율적으로 이용할 수 있는 효과가 있다.
도 1l에는 이러한 상기 빈 영역(1l6f)을, 워드 선을 구성하는 폴리실리콘층의 배치 영역으로서 효율적으로 이용한 메모리 셀 어레이(l00f)의 구성을 도시한다.
이러한 메모리 셀 어레이(100f)에서는, 트랜지스터 영역(120f)이 제 1 방향(D1)을 길이방향으로 하는 가로로 긴 형상으로 되어 있고, 각 트랜지스터 영역(120f)에서의 드레인 확산 영역상의 콘택트 홀(105a)과 소스 확산 영역상의 콘택트 홀(105b)을 제 1 방향(D1)에 평행한 직선상에 배치하고 있다. 그리고, 상기 제 1 방향(D1)을 따라 배열된 트랜지스터 영역(120f)의 양측에, 해당 제 1 방향(D1)을 따라 한 쌍의 워드 선(123f1) 및 (123f2)을 배치하고 있다. 또한, 상기 워드 선(123f1) 및 (123f2)는, 각각 상기 각 트랜지스터 영역(120f)의 소스, 드레인 확산 영역 사이에 위치한 게이트 전극을 구성하는 게이트부(123f11) 및 (123f22)를 갖고 있다. 이 게이트부(123f11) 및 (123f22)는 상기 워드 선과 일체로 형성되고, 해당 워드 선의 게이트부와의 접속 부분 및 그 근방 부분은 상기 하부 전극(111a)의 빈 영역(116f)의 바로 아래 부분에 배치되어 있다.
통상, 하부 전극(111a)의 강유전체 캐패시터가 구성되는 부분은 평탄할 필요가 있어서, 이 부분의 아래쪽에는 다른 구성 부재를 배치할 수가 없지만, 본 실시예 6에서는, 하부 전극(111a)의, 상부 전극(112f) 바로 아래 이외의 부분에는, 상기 빈 영역(116f)이 형성되므로, 이 빈 영역(116f)의 아래쪽에는, 상기한 바와 같이, 예컨대, 워드 선(123f1) 및 (23f2)의 일부를 배치할 수 있고, 이에 따라 장치 면적, 즉, 기판상에서의 메모리 셀 어레이의 점유 면적을 효과적으로 이용할 수 있다.
또, 상술한 실시예 1∼6 이외에, 이들을 조합한 메모리 셀 어레이의 구성을 실현하는 것도 가능하다.
또한, 상기 실시예에서는, 강유전체 캐패시터의 구조로서, 강유전체 메모리 장치를 구성하는 메모리 셀 어레이에 있어서의 것을 예로 들었지만, 각 실시예로 나타낸 강유전체 캐패시터의 구조는 메모리 셀 어레이 이외의 회로에 적용하는 것도 가능하다.
실시예 7
도 12 및 도 13은 본 발명의 실시예 7에 따른 강유전체 메모리 장치를 설명하기 위한 도면으로, 도 12는 해당 강유전체 메모리 장치를 구성하는 메모리 셀 어레이를 도시한 평면도, 도 13은 상기 메모리 셀 어레이에 있어서의 강유전체 캐패시터를 구성하는 상부 전극과 하부 전극의 위치 관계를 도시한 도면이다.
도면에서, (100g)은 본 실시예 7의 강유전체 메모리 장치를 구성하는 메모리 셀 어레이이다. 이러한 메모리 셀 어레이(100g)에서는, 상부 전극(112g)의 평면 형상을, 상기 실시예 2에 있어서의 상부 전극(112b)의 제 2 방향(D2)을 따른 양측변의 중앙부에서 잘라내어 부분(112g1)을 형성한 형상으로 한 것으로, 그 밖의 구성은 상기 실시예 2와 동일하다.
이러한 구성의 실시예 7에서는, 상부 전극(112g)상에 형성되는 콘택트 홀(104a)로 부터의 불순물의 확산에 의한 강유전체층의 재질 열화가, 상부 전극(1l2g)의 중앙에 대응하는 부분으로 미치는 것을, 상기 잘라낸 부분(112g1)에 의해 어느 정도 저지할 수 있다. 즉, 상기 콘택트 홀(104a)로 부터의 불순물의 확산에 의한 강유전체층의 재질 열화가 생기는 영역이 상부 전극(112g)의 중앙부측에서 넓어지는 것을 방지할 수 있어서, 강유전체층의 재질 열화가 발생하지 않는 영역을 널리 확보할 수 있다. 이에 따라, 강유전체 캐패시터의 특성 편차나 특성 열화를 효과적으로 억제할 수 있다.
이상과 같이, 본 발명(청구항1)에 따른 반도체 장치에 의하면, 제 1 방향을 길이방향으로 하고, 해당 제 1 방향과 직교하는 제 2 방향을 폭 방향으로 하는 띠형 평면 형상의 제 1 전극을 가짐과 동시에, 해당 제 1 전극상에 강유전체층을 통해 제 2 전극을 배치하여 강유전체 캐패시터를 구성하며, 해당 제 2 전극의 평면 형상을, 상기 제 1 방향에 있어서의 치수와 상기 제 2 방향에 있어서의 치수가 같은 평면 형상, 혹은 상기 제 1 방향에 있어서의 치수가 상기 제 2 방향에 있어서의 치수보다 짧은 평면 형상으로 하였기 때문에, 상기 제 2 전극에 있어서의, 제 1 전극의 측변을 따라 위치하는 영역이 제 2 전극의 전체에 대하여 차지하는 비율이 적어지고, 이에 따라, 강유전체 캐패시터가 상기 강유전체층의 제 1 전극의 측변부에 대응하는 영역에서의 재질 열화의 영향을 받기 어려운 구조로 된다. 이 결과, 강유전체 캐패시터의 특성 편차를 억제하고, 더욱이 특성 변동을 일으키기 어렵게 할 수 있는 효과가 있다.
또한, 이 경우, 제 2 전극의 면적을 축소하지 않고, 제 1 전극의 측변과 이것에 인접하는 제 2 전극의 측변과의 거리를 작게 할 수 있어서, 메모리 셀 어레이의 레이아웃 면적을, 강유전체 캐패시터의 용량의 저하를 초래하는 일없이 작게 할 수 있는 효과가 있다.
또한, 본 발명(청구항 2)에 의하면, 청구항 1에 기재된 반도체 장치에 있어서, 상기 제 2 전극을, 상기 제 1 전극에 대향하도록 제 1 방향을 따라 복수 배열하고, 인접하는 제 2 전극 사이의 배치 간격을, 제 2 전극을 구성하는 도전성 재료층의 개구 패턴의 가공 최소 치수로 설정하였기 때문에, 복수의 강유전체 캐패시터를 탑재한 메모리 셀 어레이의 레이아웃 면적을 작게 할 수 있다.
또한, 본 발명(청구항 3)에 의하면, 청구항 1에 기재된 반도체 장치에 있어서, 제 2 전극의 평면 형상을 다각형 형상으로 하고, 제 2 전극의 평면 형상에 있어서의 내각의 크기를 모두 90°이상으로 하였기 때문에, 제 2 전극의 가공을 보다 재현성 좋게 실행하는 것이 가능해져서, 이에 따라 강유전체 캐패시터의 특성 편차나 특성 변동을 더욱 억제할 수 있는 효과가 있다.
또한, 본 발명(청구항 4)에 따른 반도체 장치에 의하면, 제 1 방향을 길이방향으로 하고, 해당 제 1 방향과 직교하는 제 2 방향을 폭 방향으로 하는 띠형 평면 형상의 제 1 전극을 가짐과 동시에, 해당 제 1 전극상에 강유전체층을 거쳐서 복수의 제 2 전극을 배치하여 복수의 강유전체 캐패시터를 구성하며, 상기 제 1 전극상의 복수의 제 2 전극의 배치를, 해당 제 2 전극이 종횡으로 배열되는 매트릭스 형상으로 하였기 때문에, 메모리 셀 어레이상의 단위 면적당 강유전체 캐패시터의 개수가 증가하게 되어, 기판상에서의 메모리 셀 어레이의 고밀도 레이아웃이 가능해지는 효과가 있다.
또한, 본 발명(청구항 5)에 의하면, 청구항 4에 기재된 반도체 장치에 있어서, 상기 제 2 전극을, 상기 제 1 전극에 대향하도록 제 l 방향을 따라 복수 배열하고, 인접하는 제 2 전극 사이의 배치 간격을, 제 2 전극을 구성하는 도전성 재료층의 개구 패턴의 가공 최소 치수로 설정하였기 때문에, 복수의 강유전체 캐패시터를 탑재한 메모리 셀 어레이의 레이아웃 면적을 작게 할 수 있다.
또한, 본 발명(청구항 6)에 따른 반도체 장치에 의하면, 제 1 방향을 길이방향으로 하고, 해당 제 1 방향과 직교하는 제 2 방향을 폭 방향으로 하는 띠형 평면 형상의 제 1 전극을 가짐과 동시에, 해당 제 1 전극상에 강유전체층을 거쳐서 제 2 전극을 배치하여 강유전체 캐패시터를 구성하며, 해당 제 2 전극의 평면 형상을, 상기 제 1 방향과 제 2 방향과의 사이의 방향을 길이방향으로 하는 평면 형상으로 하였기 때문에, 상기 제 2 전극에 있어서의, 제 1 전극의 측변을 따라 위치하는 영역이 제 2 전극의 전체에 대하여 차지하는 비율이 적어지고, 이에 따라, 강유전체 캐패시터가, 상기 강유전체층의 제 l 전극의 측변부에 대응하는 영역에서의 재질 열화의 영향을 받기 어려운 구조로 된다. 이 결과, 강유전체 캐패시터의 특성 편차를 억제하고, 또한 특성 변동을 일으키기 어렵게 할 수 있는 효과가 있다.
또한, 이 경우, 제 2 전극의 면적을 축소하지 않고, 제 1 전극의 측변과 이것에 인접하는 제 2 전극의 측변과의 거리를 작게 할 수 있어서, 강유전체 캐패시터의 용량의 저하를 초래하는 일없이 메모리 셀 어레이의 레이아웃 면적을 작게 할 수 있는 효과가 있다.
또한, 본 발명(청구항 7)에 의하면, 청구항 6에 기재된 반도체 장치에 있어서, 제 2 전극의 평면 형상을 다각형 형상으로 하고, 제 2 전극의 평면 형상에 있어서의 각 내각의 크기를 모두 90°도 이상으로 하였기 때문에, 제 2 전극의 가공을 보다 재현성 좋게 잘 실행하는 것이 가능해지고, 이에 따라 강유전체 캐패시터의 특성 편차나 특성 변동을 보다 억제할 수 있는 효과가 있다.
본 발명(청구항 8)에 따른 반도체 장치에 의하면, 제 1 방향을 길이방향으로하고, 해당 제 1 방향과 직교하는 제 2 방향을 폭방향으로 하는 띠형 평면 형상의 제 1 전극을 가짐과 동시에, 해당 제 l 전극상에 강유전체층을 거쳐서 제 2 전극을 배치하여 강유전체 캐패시터를 구성하며, 상기 제 1 전극의 제 1 방향과 평행한 제1 측변에 가장 근접하여 대향하는 제 2 전극의 제 1 측변의 길이를, 상기 제 1 전극의 제 1 방향과 평행한 제 2 측변에 가장 근접하여 대향하는 제 2 전극의 제 2 측변의 길이보다 길게 하고, 제 2 전극의 제 l 측변으로부터 제 1 전극의 제 1 측변까지의 거리를, 제 2 전극의 제 2 측변으로부터 제 1 전극의 제 2 측변까지의 거리보다 크게 하였기 때문에, 제 2 전극의 제 1, 제 2 측변중 긴 쪽이 제 1 전극의 측변으로부터 멀어지게 되어, 강유전체 캐패시터가, 상기 강유전체층의 제 1 전극의 측변부에 대응하는 영역에서의 재질 열화의 영향을 받기 어렵게 된다. 또한, 제 2 전극의 제 l, 제 2 측변중 짧은 쪽이 제 1 전극의 측변에 가깝게 되어, 강유전체 캐패시터의 용량이 증대하게 된다. 이 결과, 강유전체 캐패시터의 특성 편차나 특성 변동을 억제하면서, 강유전체 캐패시터의 면적을 크게 하여 용량치를 크게할 수 있는 효과가 있다.
또한, 본 발명에서는, 강유전체 캐패시터를 지그재그로 배치하기 쉽게 되고, 이에 따라 메모리 셀 어레이의 레이아웃, 즉, 메모리 트랜지스터와 강유전체 캐패시터와의 배치의 자유도, 나아가서는 비트 선이나 워드 선의 배치의 자유도를 간단히 향상할 수 있다.
또한, 본 발명(청구항 9)에 의하면, 청구항 8에 기재된 반도체 장치에 있어서, 제 2 전극의 평면 형상을 다각형 형상으로 하고, 제 2 전극의 평면 형상에 있어서의 각 내각의 크기를 모두 90°도 이상으로 하였기 때문에, 제 2 전극의 가공을 보다 재현성 좋게 실행하는 것이 가능해지고, 이에 따라 강유전체 캐패시터의 특성 편차나 특성 변동을 보다 억제할 수 있는 효과가 있다.
본 발명(청구항 10)에 따른 반도체 장치에 의하면, 강유전체 캐패시터 및 메모리 트랜지스터로 이루어지는 복수의 메모리 셀, 복수의 비트 선, 복수의 워드 선, 및 센스 앰프를 구비하고, 제 1 방향을 길이방향으로 하고 해당 제 1 방향과 직교하는 제 2 방향을 폭방향으로 하는 띠형 평면 형상의 제 1 전극을 가짐과 동시에, 해당 제 1 전극상에 강유전체층을 거쳐서 제 2 전극을 배치하여 강유전체 캐패시터를 구성하며, 해당 제 2 전극의 평면 형상을, 상기 제 l 방향에 있어서의 치수와 상기 제 2 방향에 있어서의 치수가 같은 평면 형상, 혹은 상기 제 1 방향에 있어서의 치수가 상기 제 2 방향에 있어서의 치수보다 짧은 평면 형상으로 하였기 때문에, 상기 제 2 전극에 있어서의, 제 l 전극의 측변을 따라 위치하는 영역이, 제 2 전극의 전체에 대하여 차지하는 비율이 적어지고, 이에 따라, 강유전체 캐패시터가, 상기 강유전체층의 제 1 전극의 측변부에 대응하는 영역에서의 재질 열화의 영향을 받기 어려운 구조로 된다. 이 결과, 강유전체 캐패시터의 특성 편차를 억제하며, 더욱이 특성 변동을 일으키기 어렵게 할 수 있는 효과가 있다.
또한, 이 경우, 제 2 전극의 면적을 축소하지 않고, 제 1 전극의 측변과 이것에 인접하는 제 2 전극의 측변과의 거리를 작게 할 수 있어서, 강유전체 캐패시터의 용량의 저하를 초래하는 일 없이 메모리 셀 어레이의 레이아웃 면적을 작게 할 수 있는 효과도 있다.
본 발명(청구항 l1)에 따른 반도체 장치에 의하면, 제 1 방향을 길이방향으로 하고 해당 제 1 방향과 직교하는 제 2 방향을 폭 방향으로 하는 띠형 평면 형상의 제 l 전극을 가짐과 동시에, 해당 제 1 전극상에 강유전체층을 거쳐서 제 2 전극을 배치하여 강유전체 캐패시터를 구성하며, 제 2 전극의 표면을 피복하는 절연막의, 해당 제 2 전극의 중앙 위치로부터 상기 제 1 전극의 제 1 방향을 따른 한 측변쪽으로 어긋난 위치에 콘택트 홀을 형성하였기 때문에, 콘택트 홀로 부터의 불순물의 확산에 의한 강유전체층의 재질 열화가 생기는 영역을, 제 1 전극의 측변쪽의 재질 열화가 생기는 영역에 겹치게 할 수 있어서, 강유전체층의 재질 열화가 발생하지 않는 영역을 널리 확보할 수 있다. 이에 따라, 강유전체 캐패시터의 특성 편차나 특성 열화를 효과적으로 억제할 수 있다.
본 발명(청구항 12)에 따른 반도체 장치에 의하면, 제 1 방향을 길이방향으로 하고, 해당 제 1 방향과 직교하는 제 2 방향을 폭 방향으로 하는 띠형 평면 형상의 제 1 전극을 가짐과 동시에, 해당 제 1 전극상에 강유전체층을 거쳐서 제 2 전극을 배치하여 강유전체 캐패시터를 구성하며, 제 2 전극을, 그 전체가, 그 소정의 측변쪽으로부터 잘라냄에 의해 복수의 전극 부분으로 분할된 구조로 하고, 상기 복수의 전극 부분중 일부에 콘택트 홀을 거쳐서 배선을 접속하도록 하였기 때문에, 제 2 전극상에 형성되는 콘택트 홀로 부터의 불순물의 확산에 의한 강유전체층의 재질 열화가 그의 넓은 범위에 미치는 것을, 상기 잘라냄에 의해 어느정도 저지할 수 있다. 즉, 강유전체층의 재질 열화가 발생하지 않는 영역을 널리 확보할 수 있다. 이에 따라, 강유전체 캐패시터의 특성 편차나 특성 열화를 효과적으로 억제할수 있다.
Claims (10)
- 제 1 방향에서의 치수가 상기 제 1 방향과 수직인 제 2 방향에서의 치수보다 긴 평면 형상을 갖는 제 1 전극과,상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 방향에서의 치수와 상기 제 2 방향에서의 치수가 동일한 평면 형상, 혹은 상기 제 1 방향에서의 치수가 상기 제 2 방향에서의 치수보다 짧은 평면 형상을 갖는 제 2 전극과,상기 제 1 전극과 상기 제 2 전극의 사이에 배치된 강유전체층을 구비하되,상기 제 2 전극은 소정의 도전성 재료층을 패터닝하여 이루어지는 것으로, 상기 제 1 방향을 따라 복수개 배열되어 있고,상기 인접하는 제 2 전극의 배치 간격은 상기 도전성 재료층에 형성가능한 개구 패턴의 최소 치수로 되어 있으며,상기 제 1 전극, 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터가 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 방향에서의 치수가 상기 제 1 방향과 수직인 제 2 방향에서의 치수보다 긴 평면 형상을 갖는 제 1 전극과,상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 방향에서의 치수와 상기제 2 방향에서의 치수가 동일한 평면 형상, 혹은 상기 제 1 방향에서의 치수가 상기 제 2 방향에서의 치수보다 짧은 평면 형상을 갖는 제 2 전극과,상기 제 1 전극과 상기 제 2 전극의 사이에 배치된 강유전체층을 구비하되,상기 제 2 전극의 평면 형상은 다각형 형상이고, 상기 제 2 전극의 평면 형상에 있어서의 내각의 크기는 모두 90°보다 크며,상기 제 1 전극, 상기 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터가 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭방향으로 하는 평면 형상을 갖는 제 1 전극과,상기 제 l 전극과 대향하도록 위치되고, 상기 제 1 방향 및 제 2 방향을 따라 매트릭스 형상으로 배열된 복수의 제 2 전극과,상기 제 1 전극과 제 2 전극과의 사이에 배치된 강유전체층을 구비하며,상기 제 1 전극, 강유전체층 및 복수의 제 2 전극에 의해 복수의 강유전체 캐패시터가 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서,상기 각 제 2 전극은 상기 제 1 방향에 있어서의 치수와 상기 제 2 방향에 있어서의 치수가 같은 평면 형상, 혹은 상기 제 1 방향에 있어서의 치수가 상기 제 2 방향에 있어서의 치수보다 짧은 평면 형상을 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는 제 1 전극과,상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 방향과 제 2 방향 사이의 방향을 길이방향으로 하는 평면 형상을 갖는 제 2 전극과,상기 제 1 전극과 제 2 전극 사이에 배치된 강유전체층을 구비하며,상기 제 1, 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터가 구성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서,상기 제 2 전극의 평면 형상은 다각형 형상이고, 상기 제 2 전극의 평면 형상에 있어서의 내각의 크기는 모두 90°이상인 것을 특징으로 하는 반도체 장치.
- 제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는 제 1 전극과,상기 제 1 전극과 대향하도록 배치되고, 상기 제 1 전극의 제 1 방향과 평행한 제 1 측변에 가장 근접하여 대향하는 제 l 측변 및 상기 제 1 전극의 제 1 방향과 평행한 제 2 측변에 가장 근접하여 대향하는 제 2 측변을 갖는 제 2 전극과,상기 제 1 전극과 제 2 전극 사이에 배치된 강유전체층을 구비하며,상기 제 1, 제 2 전극 및 상기 양 전극 사이의 강유전체층에 의해 강유전체 캐패시터가 구성되고,상기 제 2 전극의 제 1 측변의 길이가 제 2 측변의 길이보다 길고, 또한 상기 제 2 전극의 제 1 측변으로부터 제 1 전극의 제 l 측변까지의 거리가 상기 제 2 전극의 제 2 측변으로부터 제 1 전극의 제 2 측변까지의 거리보다 크게 되어 있는 것을 특징으로 하는 반도체 장치.
- 제 7 항에 있어서,상기 제 2 전극의 평면 형상은 다각형 형상이고, 상기 제 2 전극의 평면 형상에 있어서의 내각의 크기는 모두 90°이상인 것을 특징으로 하는 반도체 장치.
- 강유전체 캐패시터를 구비한 반도체 장치에 있어서,제 l 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는, 상기 강유전체 캐패시터를 구성하는 제 1 전극과,상기 제 1 전극과 대향하도록 배치된, 상기 강유전체 캐패시터를 구성하는 제 2 전극과,상기 제 1 전극과 제 2 전극 사이에 배치된, 상기 강유전체 캐패시터를 구성하는 강유전체층과,상기 제 2 전극의 표면을 덮도록 형성되고, 상기 제 2 전극 표면의 중앙 위치로부터 상기 제 1 전극의 제 1 방향을 따른 한 측변쪽으로 어긋난 위치상에 형성된 콘택트 홀을 갖는 절연막과,상기 절연막상에 형성되고, 상기 콘택트 홀을 거쳐서 상기 제 2 전극에 접속된 배선을 구비한 것을 특징으로 하는 반도체 장치.
- 강유전체 캐패시터를 구비한 반도체 장치에 있어서,제 1 방향을 따라 연장되고, 상기 제 1 방향과 수직인 제 2 방향을 폭 방향으로 하는 평면 형상을 갖는, 상기 강유전체 캐패시터를 구성하는 제 1 전극과,상기 제 1 전극과 대향하도록 배치된, 상기 강유전체 캐패시터를 구성하는 제 2 전극과,상기 제 1 전극과 제 2 전극 사이에 배치된, 상기 강유전체 캐패시터를 구성하는 강유전체층과,상기 제 2 전극의 표면을 덮도록 형성되고, 상기 제 2 전극 표면의 소정 부위상에 위치하도록 형성된 콘택트 홀을 갖는 절연막과,상기 절연막상에 형성되고, 상기 제 2 전극에 전기적으로 접속된 배선을 구비하며,상기 제 2 전극은, 그 전체가, 소정의 측변쪽으로부터 잘라내어짐에 의해 복수의 전극 부분으로 분할된 구조로 되어 있고,상기 배선은 상기 제 2 전극을 구성하는 복수의 전극 부분중 일부에 상기 콘택트 홀을 통해 접속한 것을 특징으로 하는 반도체 장치.
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