JPH0669418A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0669418A JPH0669418A JP22289492A JP22289492A JPH0669418A JP H0669418 A JPH0669418 A JP H0669418A JP 22289492 A JP22289492 A JP 22289492A JP 22289492 A JP22289492 A JP 22289492A JP H0669418 A JPH0669418 A JP H0669418A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- capacitance
- layout pattern
- capacity
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】
【目的】 本発明はＭＯＳ ＬＳＩにおけるスイッチト
キャパシタ回路を構成する単位容量のレイアウトパター
ンの形状を改良した半導体装置に関し、単位容量のレイ
アウトパターンの角部の角度を鈍角にし、エッチング誤
差による容量値の相対精度のばらつきを少なくすること
を目的とする。 【構成】 集積回路におけるスイッチトキャパシタ回路
を構成する単位容量のレイアウトパターンを五角以上の
正多角形１で構成する。
キャパシタ回路を構成する単位容量のレイアウトパター
ンの形状を改良した半導体装置に関し、単位容量のレイ
アウトパターンの角部の角度を鈍角にし、エッチング誤
差による容量値の相対精度のばらつきを少なくすること
を目的とする。 【構成】 集積回路におけるスイッチトキャパシタ回路
を構成する単位容量のレイアウトパターンを五角以上の
正多角形１で構成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ（金属酸化膜半導
体）ＬＳＩ（大規模集積回路）におけるスイッチトキャ
パシタ回路を構成する単位容量（静電容量）のレイアウ
トパターンの形状を改良した半導体装置に関する。
体）ＬＳＩ（大規模集積回路）におけるスイッチトキャ
パシタ回路を構成する単位容量（静電容量）のレイアウ
トパターンの形状を改良した半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳ ＬＳＩにおいて、容量と抵抗な
どの異なる素子を用いて回路を構成しようとすると素子
間のばらつきは約３０％にも及ぶ。しかし、同一素子間
（例えば容量−容量）の相対精度のばらつきは製造プロ
セス技術に左右されるものの数％以下である。この性質
を利用したものがスイッチトキャパシタ回路であって、
抵抗を容量で置き換えることができる。
どの異なる素子を用いて回路を構成しようとすると素子
間のばらつきは約３０％にも及ぶ。しかし、同一素子間
（例えば容量−容量）の相対精度のばらつきは製造プロ
セス技術に左右されるものの数％以下である。この性質
を利用したものがスイッチトキャパシタ回路であって、
抵抗を容量で置き換えることができる。
【０００３】スイッチトキャパシタ回路を構成する容量
素子は、単位容量をいくつか並列接続することによっ
て、必要とされる容量値を実現することができる。しか
し製造時のエッチングのばらつきにより、その単位容量
に若干の誤差を生じ、必要とされる同一素子間の相対容
量が実現できない。このような容量素子を形成する時、
従来は円形、長方形または四角形のレイアウトパターン
が使用されていた。すなわち、図４または図５に示され
るように絶縁膜をはさんでポリシリコンのＰｏｌｙ−Ａ
層とＰｏｌｙ−Ｂ層で容量が形成されていた。
素子は、単位容量をいくつか並列接続することによっ
て、必要とされる容量値を実現することができる。しか
し製造時のエッチングのばらつきにより、その単位容量
に若干の誤差を生じ、必要とされる同一素子間の相対容
量が実現できない。このような容量素子を形成する時、
従来は円形、長方形または四角形のレイアウトパターン
が使用されていた。すなわち、図４または図５に示され
るように絶縁膜をはさんでポリシリコンのＰｏｌｙ−Ａ
層とＰｏｌｙ−Ｂ層で容量が形成されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、単位容
量を円形のレイアウトパターンを用いて作成した場合は
幾何学的形状が大きくなり、安価な集積回路ができない
という問題点がある。また、単位容量を正方形または長
方形とした場合は角部が９０度となり鋭角であるので、
その部分がエッチング時に丸くなり相対精度に誤差を生
じる。マスクパターンが一様にエッチングシフトすれば
問題はないが、実際の製品は場所によってエッチングの
かかり具合が異なるためである。本発明の目的は単位容
量のレイアウトパターンを五角以上の正多角形にするこ
とによって、角部の角度を鈍角としエッチング誤差によ
る相対精度のばらつきを少なくすることにある。またレ
イアウト面積を広げずに単位容量を構成し、小型で安価
なＭＯＳ ＬＳＩを実現することにある。
量を円形のレイアウトパターンを用いて作成した場合は
幾何学的形状が大きくなり、安価な集積回路ができない
という問題点がある。また、単位容量を正方形または長
方形とした場合は角部が９０度となり鋭角であるので、
その部分がエッチング時に丸くなり相対精度に誤差を生
じる。マスクパターンが一様にエッチングシフトすれば
問題はないが、実際の製品は場所によってエッチングの
かかり具合が異なるためである。本発明の目的は単位容
量のレイアウトパターンを五角以上の正多角形にするこ
とによって、角部の角度を鈍角としエッチング誤差によ
る相対精度のばらつきを少なくすることにある。またレ
イアウト面積を広げずに単位容量を構成し、小型で安価
なＭＯＳ ＬＳＩを実現することにある。
【０００５】
【課題を解決するための手段】本発明においては、図１
に例示されるように、集積回路におけるスイッチトキャ
パシタ回路を構成する単位容量のレイアウトパターンを
五角以上の正多角形１とすることを特徴とする半導体装
置が提供される。また本発明の他の形態においては、単
位容量に満たない端数の容量のレイアウトパターンを円
形とし、単位容量のレイアウトパターンを五角以上の正
多角形とするように構成される。
に例示されるように、集積回路におけるスイッチトキャ
パシタ回路を構成する単位容量のレイアウトパターンを
五角以上の正多角形１とすることを特徴とする半導体装
置が提供される。また本発明の他の形態においては、単
位容量に満たない端数の容量のレイアウトパターンを円
形とし、単位容量のレイアウトパターンを五角以上の正
多角形とするように構成される。
【０００６】
【作用】上述の発明を用いた半導体装置によれば、単位
容量のレイアウトパターンの角部が鈍角であるから、エ
ッチングによって容量値に誤差の生じることが少なくて
すむ。また単位容量のレイアウトパターンがコンパクト
に配置できるから半導体装置の構造の小型化も可能とな
る。また、単位容量に満たない小容量のレイアウトパタ
ーンは丸型として配置することにより、それ程場所も必
要とせずエッチングによる容量値の誤差を少なくでき
る。
容量のレイアウトパターンの角部が鈍角であるから、エ
ッチングによって容量値に誤差の生じることが少なくて
すむ。また単位容量のレイアウトパターンがコンパクト
に配置できるから半導体装置の構造の小型化も可能とな
る。また、単位容量に満たない小容量のレイアウトパタ
ーンは丸型として配置することにより、それ程場所も必
要とせずエッチングによる容量値の誤差を少なくでき
る。
【０００７】
【実施例】本発明の一実施例としての半導体装置におけ
る単位容量のレイアウトパターンが図１に示される。こ
の場合Ｐｏｌｙ−Ｂ層として形成されるレイアウトパタ
ーンは正六角形１であり、角部の角度が１２０度にな
り、四角形の９０度に比較し鈍角であり、エッチングに
よる単位容量の容量誤差が少なくなる。１つの正六角形
のレイアウトパターンは１つの単位容量を形成し、その
複数個を接続パターン２で並列接続して任意の容量を作
成する。本発明の他の実施例が図２に示される。この場
合は、単位容量のレイアウトパターンとしてＰｏｌｙ−
Ｂ層の正八角形３が用いられる。角部の角度が１３５度
になり四角形の９０度、正六角形の１２０度よりさらに
鈍角になるためのエッチングによる誤差が少なくなる。
また図２に示すように取り出し口の方向（接続パターン
４の方向）を直角にできるので、方向性のあるエッチン
グシフトに対して誤差を軽減できる。
る単位容量のレイアウトパターンが図１に示される。こ
の場合Ｐｏｌｙ−Ｂ層として形成されるレイアウトパタ
ーンは正六角形１であり、角部の角度が１２０度にな
り、四角形の９０度に比較し鈍角であり、エッチングに
よる単位容量の容量誤差が少なくなる。１つの正六角形
のレイアウトパターンは１つの単位容量を形成し、その
複数個を接続パターン２で並列接続して任意の容量を作
成する。本発明の他の実施例が図２に示される。この場
合は、単位容量のレイアウトパターンとしてＰｏｌｙ−
Ｂ層の正八角形３が用いられる。角部の角度が１３５度
になり四角形の９０度、正六角形の１２０度よりさらに
鈍角になるためのエッチングによる誤差が少なくなる。
また図２に示すように取り出し口の方向（接続パターン
４の方向）を直角にできるので、方向性のあるエッチン
グシフトに対して誤差を軽減できる。
【０００８】本発明のさらに他の実施例が図３に示され
る。この場合は、単位容量は正六角形５のレイアウトパ
ターンが用いられ、単位容量未満の容量に対しては円形
７のレイアウトパターンが用いられる。単位容量未満の
小さい容量のレイアウトパターンは円形を用いても、そ
れ程大型とはならず、しかもエッチングによる容量誤差
の発生が防止できる。接続パターン６は単位容量と単位
容量未満の容量を接続し端数を有する容量を作成する。
る。この場合は、単位容量は正六角形５のレイアウトパ
ターンが用いられ、単位容量未満の容量に対しては円形
７のレイアウトパターンが用いられる。単位容量未満の
小さい容量のレイアウトパターンは円形を用いても、そ
れ程大型とはならず、しかもエッチングによる容量誤差
の発生が防止できる。接続パターン６は単位容量と単位
容量未満の容量を接続し端数を有する容量を作成する。
【０００９】
【発明の効果】本発明によれば、単位容量のレイアウト
パターンを五角以上の正多角形にすることによって、角
部の角度を鈍角としエッチング誤差による相対精度のば
らつきを少なくできる。またレイアウト面積を広げずに
単位容量を構成し、小型で安価なＭＯＳ ＬＳＩを実現
できる。
パターンを五角以上の正多角形にすることによって、角
部の角度を鈍角としエッチング誤差による相対精度のば
らつきを少なくできる。またレイアウト面積を広げずに
単位容量を構成し、小型で安価なＭＯＳ ＬＳＩを実現
できる。
【図１】本発明の一実施例としての半導体装置の単位容
量のレイアウトパターンを示す平面図である。
量のレイアウトパターンを示す平面図である。
【図２】他の実施例の装置の単位容量のレイアウトパタ
ーンを示す平面図である。
ーンを示す平面図である。
【図３】さらに他の実施例の装置の単位容量と単位容量
未満の容量のレイアウトパターンを示す平面図である。
未満の容量のレイアウトパターンを示す平面図である。
【図４】従来例の装置のレイアウトパターンを示す平面
図である。
図である。
【図５】他の従来例の装置のレイアウトパターンを示す
平面図である。
平面図である。
１…単位容量のレイアウトパターン ２…接続パターン ３…単位容量のレイアウトパターン ４…接続パターン ５…単位容量のレイアウトパターン ６…接続パターン ７…単位容量未満の容量のレイアウトパターン
Claims (2)
- 【請求項１】 集積回路におけるスイッチトキャパシタ
回路を構成する単位容量のレイアウトパターンを五角以
上の正多角形（１）とすることを特徴とする半導体装
置。 - 【請求項２】 集積回路におけるスイッチトキャパシタ
回路を構成する単位容量のレイアウトパターンを五角以
上の正多角形とし、単位容量に満たない端数の容量のレ
イアウトパターンを円形とすることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22289492A JPH0669418A (ja) | 1992-08-21 | 1992-08-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22289492A JPH0669418A (ja) | 1992-08-21 | 1992-08-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669418A true JPH0669418A (ja) | 1994-03-11 |
Family
ID=16789536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22289492A Pending JPH0669418A (ja) | 1992-08-21 | 1992-08-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669418A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997040531A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| KR100479633B1 (ko) * | 2001-08-09 | 2005-04-06 | 산요덴키가부시키가이샤 | 반도체 장치 |
| KR100482717B1 (ko) * | 2001-08-09 | 2005-04-13 | 산요덴키가부시키가이샤 | 반도체 장치 |
-
1992
- 1992-08-21 JP JP22289492A patent/JPH0669418A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997040531A1 (fr) * | 1996-04-19 | 1997-10-30 | Matsushita Electronics Corporation | Dispositif pour semi-conducteur |
| EP0836226A1 (en) * | 1996-04-19 | 1998-04-15 | Matsushita Electronics Corporation | Semiconductor device |
| US6163043A (en) * | 1996-04-19 | 2000-12-19 | Matsushita Electronics Corp. | Semiconductor device |
| EP0836226A4 (en) * | 1996-04-19 | 2001-09-05 | Matsushita Electronics Corp | SEMICONDUCTOR DEVICE |
| US6420743B1 (en) | 1996-04-19 | 2002-07-16 | Matsushita Electronics, Corp. | Semiconductor device |
| KR100479633B1 (ko) * | 2001-08-09 | 2005-04-06 | 산요덴키가부시키가이샤 | 반도체 장치 |
| KR100482717B1 (ko) * | 2001-08-09 | 2005-04-13 | 산요덴키가부시키가이샤 | 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980825 |