KR20100059276A - Ｐｉｐ 커패시터 제조 방법 - Google Patents

Abstract

본 발명은 PIP 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 하부 폴리실리콘층을 피라미드 형상으로 형성하여 상·하부 폴리실리콘층의 접촉 면적을 향상시킴으로써 고용량의 PIP 커패시터 제조 방법에 관한 것이다.

본 발명의 PIP 커패시터 제조 방법은 절연막이 형성된 반도체 기판 상에 하부 도전층으로 폴리실리콘층을 증착하고나서 제1차 포토리소그래피 공정을 진행하는 제1 단계; 부분 식각 공정을 진행하여 상기 폴리실리콘층에 단층을 형성하는 제2 단계; 상기 단층을 포함하는 감광막 패턴을 형성하기 위한 제2차 포토리소그래피 공정을 수행하고 식각공정을 진행하는 제3 단계; 유전층을 증착하고나서 상부 도전층으로 폴리실리콘층을 증착하는 제4 단계; 그리고 상기 제2차 포토리소그래피 공정에서 사용한 레티클을 사용하여 제3차 포토리소그래피 공정을 진행하고나서 식각공정을 진행하여 계단식 피라미드 구조의 커패시터를 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.

본 발명에 따른 PIP 커패시터 제조 방법에 의하면 하부 폴리실리콘층을 피라미드 형상으로 형성하여 상·하부 폴리실리콘층의 접촉 면적을 증가시킴으로써 고용량의 커패시터를 구현할 수 있는 효과가 있다.

PIP 커패시터, 피라미드 구조, 커패시턴스, 부분 식각

Description

ＰＩＰ 커패시터 제조 방법{Manufacturing method of Polysilicon-Insulator-Polysilicon capacitor for semiconductor device}

본 발명은 PIP 커패시터 제조 방법에 관한 것으로, 더욱 상세하게는 하부 폴리실리콘층을 피라미드 형상으로 형성하여 상·하부 폴리실리콘층의 접촉 면적을 향상시킴으로써 고용량의 PIP 커패시터 제조 방법에 관한 것이다.

일반적으로 안정적인 특성을 요구하는 CMOS 로직 소자에 적용되는 아날로그 커패시터(analog capacitor)는 PIP(polysilicon-insulator-polysilicon, 이하 'PIP'라 한다), PIM(polysilicon-insulator-metal), MIP(metal-insulator-polysilicon), MIM(metal-insulator-metal, 이하 'MIM'이라 한다) 등 다양한 구조로 형성되며, A/D 컨버터나 스위칭 커패시터 필터 분야의 핵심 기술로서 응용되고 있다.

이러한 아날로그 커패시터 중에서 MIM 구조는 단위 면적당 커패시턴스를 PIP 커패시터에 비해 크게 확보하기 어렵다는 단점을 가지기는 하나, 전압 변화에 따른 커패시턴스의 변화율을 나타내는 VCC(Voltage Coefficient of Capacitance)와 온도 변화에 따른 커패시턴스의 변화율을 나타내는 TCC(Temperature Coefficient of Capacitance)가 PIP 커패시터에 비해 매우 양호한 특성을 나타내기 때문에 정밀한 아날로그 제품을 제조하는데 더 유리하다는 장점을 가지고 있어, 최근에는 로직 회로나 아날로그 회로의 커패시터를 MIM 구조로 가져가고 있는 추세이다.

도 1은 종래 기술에 따른 PIP 커패시터의 단면도이다.

도 1을 참조하면, 반도체 기판(10)상에 절연막(20)이 형성되어 있고, 상기 절연막(20)상에 도핑된 폴리실리콘으로 이루어진 하부전극(30)이 소정의 형태로 패터닝되어 있다.

그리고 상기 하부전극(30)의 표면에는 ONO(oxide-nitride-oxide)막 또는 IPO(inter-polysilicon oxide)막으로 이루어진 유전막(40)이 형성되어 있다. 상기 유전막(40)이 고유전상수값을 가지므로 작은 면적에서도 필요한 정전용량을 확보할 수 있는 장점이 있다.

그리고나서 상기 유전막(40)의 상부 표면과 일측 측면을 덮으며 상기 절연막(20) 상부 표면까지 연장된 형태의 상부전극(50)이 도핑된 폴리실리콘으로 이루어져 PIP 구조의 커패시터를 완성한다.

그러나 종래 기술에 따른 PIP 커패시터에 의하면 고용량의 커패시터를 형성하기 위해서는 넓은 패턴(Wide Pattern)의 PIP 구조 형성이 필요하지만, 선폭이 작아지는 고집적 반도체를 요구하는 현실과 위배된다는 문제점이 있다.

즉 여러 단계의 공정 진행을 통하여 적층 구조를 만들어 두꺼운 막질을 만들어야 했던 고용량의 PIP 형성이 아닌 단순한 형태의 PIP 구조 형성이 요구되어진다.

따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 하부 폴리실리콘층을 피라미드(pyramid) 형상으로 형성하여 상·하부 폴리실리콘층의 접촉 면적을 증가시킴으로써 고용량의 PIP 커패시터 제조 방법을 제공함에 그 목적이 있다.

상술한 바와 같은 목적을 구현하기 위한 본 발명의 PIP 커패시터 제조 방법은 절연막이 형성된 반도체 기판 상에 하부 도전층으로 폴리실리콘층을 증착하고나서 제1차 포토리소그래피 공정을 진행하는 제1 단계; 부분 식각 공정을 진행하여 상기 폴리실리콘층에 단층을 형성하는 제2 단계; 상기 단층을 포함하는 감광막 패턴을 형성하기 위한 제2차 포토리소그래피 공정을 수행하고 식각공정을 진행하는 제3 단계; 유전층을 증착하고나서 상부 도전층으로 폴리실리콘층을 증착하는 제4 단계; 그리고 상기 제2차 포토리소그래피 공정에서 사용한 레티클을 사용하여 제3차 포토리소그래피 공정을 진행하고나서 식각공정을 진행하여 계단식 피라미드 구조의 커패시터를 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 한다.

또한, 상기 제1 단계는 4000 ~ 5000Å의 두께의 폴리실리콘층을 증착하는 것을 특징으로 한다.

또한, 상기 제4 단계는 상기 유전층으로 100 ~ 500Å의 두께의 옥시나이트라 이드층을 증착하는 것을 특징으로 한다.

또한, 상기 제4 단계는 3000 ~ 4000Å의 두께의 폴리실리콘층을 증착하는 것을 특징으로 한다.

또한, 상기 제5 단계는 종말점 검출 방식에 의하여 식각하는 것을 특징으로 한다.

본 발명에 따른 PIP 커패시터 제조 방법에 의하면 하부 폴리실리콘층을 피라미드 형상으로 형성하여 상·하부 폴리실리콘층의 접촉 면적을 증가시킴으로써 고용량의 커패시터를 구현할 수 있는 효과가 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 쉽게 실시할 수 있도록 상세히 설명하면 다음과 같다.

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 PIP 커패시터 제조 방법을 설명하기 위한 단면도이다.

본 발명의 일실시예에 따른 PIP 커패시터 제조 방법은 제1 단계 내지 제5 단계를 포함하여 이루어져 있다.

첨부된 도 2a에 도시한 바와 같이, 상기 제1 단계는 절연막(20)이 형성된 반도체 기판(10) 상에 하부 도전층(300)으로 폴리실리콘층을 증착하고나서 제1차 포토리소그래피 공정을 진행하는 단계이다.

여기서 상기 하부 도전층(300)은 4000 ~ 5000Å의 두께의 폴리실리콘층(polysilicon layer)을 증착하는 것이 바람직하다.

이 경우 상기 폴리실리콘은 증착후 이온 주입(ion implantation) 공정에 의하여 도핑하거나 도핑된 폴리실리콘(doped polysilicon)을 증착하여 사용할 수 있다.

첨부된 도 2b에 도시한 바와 같이, 상기 제2 단계는 부분 식각 공정을 진행하여 상기 하부 도전층(300)으로 사용된 폴리실리콘층에 단층을 형성하는 단계이다.

즉 폴리실리콘에 대한 식각율에 따른 타임식각(time etch)에 의하여 부분 식각(partial etch)를 진행하는 것이다.

이때 형성되는 단층의 높이(step hight)를 타임식각 방식으로 자유롭게 조절함으로써, 상부 전극과 하부 전극의 사이의 접촉 면적을 변형시키며, 이를 통하여 원하는 용량의 커패시터를 자유롭게 구현할 수 있는 것이다.

첨부된 도 2c에 도시한 바와 같이, 상기 제3 단계는 상기 단층을 포함하는 감광막 패턴을 형성하기 위한 제2차 포토리소그래피 공정을 수행하고 식각공정을 진행하는 단계이다.

이때 PIP 커패시터가 형성되는 지역은 전체 칩(chip) 면적에서 작은 부분을 차지하고 있으므로, 상기 식각공정은 종말점 검출(end point detection; EPD) 방식에 의하여 식각하는 것이 바람직하다.

첨부된 도 2d에 도시한 바와 같이, 상기 제4 단계는 유전층(400)을 증착하고나서 상부 도전층(500)으로 폴리실리콘층을 증착하는 단계이다.

여기서 상기 유전층(400)으로 100 ~ 500Å의 두께의 옥시나이트라이드(oxynitride)층을 증착하는 것이 바람직하다.

또한 상기 상부 도전층(500)은 3000 ~ 4000Å의 두께의 폴리실리콘층을 증착하는 것이 바람직하다.

이 경우 상기 상부 도전층(500)으로 사용된 폴리실리콘은 증착후 이온 주입공정에 의하여 도핑하거나 도핑된 폴리실리콘을 증착하여 사용할 수 있다.

첨부된 도 2d에 도시한 바와 같이, 상기 제5 단계는 상기 제2차 포토리소그래피 공정에서 사용한 레티클(reticle)을 사용하여 제3차 포토리소그래피 공정을 진행하고나서 식각공정을 진행하여 상기 상부 도전층(500)으로 증착된 폴리실리콘층을 식각함으로써 계단식 피라미드 구조의 커패시터를 형성하는 단계이다.

이때 전술한 바와 마찬가지로 상기 식각공정은 종말점 검출 방식에 의하여 상기 상부 도전층(500)으로 증착된 폴리실리콘층을 식각하는 것이 바람직하다.

따라서 본 발명의 일실시예에 따른 PIP 커패시터 제조 방법에 의하면, 하부 전극으로 사용되는 폴리실리콘층을 타임 식각에 의하여 단층을 형성하여 상·하부 폴리실리콘층의 접촉 면적을 증가시킴으로써 고용량의 PIP 커패시터를 제조할 수 있는 것이다.

또한 상기 하부 전극으로 사용되는 폴리실리콘층에 형성되는 단차의 높이를 타임 식각에 의하여 자유롭게 조절할 수 있어, 원하는 용량의 PIP 커패시터를 자유롭게 구현할 수 있는 것이다.

본 발명은 전술한 실시 예에 한정되지 아니하고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서 자명한 것이다.

도 1은 종래 기술에 따른 PIP 커패시터의 단면도,

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 PIP 커패시터 제조 방법을 설명하기 위한 단면도.

*도면의 주요부분에 대한 부호의 설명*

10 : 반도체 기판 20 : 절연막

30 : 하부전극 40 : 유전막

50 : 상부전극

300 : 하부 도전층 400 : 유전층

500 : 상부 도전층 600 : 감광막

Claims (5)

1. 절연막이 형성된 반도체 기판 상에 하부 도전층으로 폴리실리콘층을 증착하고나서 제1차 포토리소그래피 공정을 진행하는 제1 단계; 부분 식각 공정을 진행하여 상기 폴리실리콘층에 단층을 형성하는 제2 단계; 상기 단층을 포함하는 감광막 패턴을 형성하기 위한 제2차 포토리소그래피 공정을 수행하고 식각공정을 진행하는 제3 단계; 유전층을 증착하고나서 상부 도전층으로 폴리실리콘층을 증착하는 제4 단계; 그리고 상기 제2차 포토리소그래피 공정에서 사용한 레티클을 사용하여 제3차 포토리소그래피 공정을 진행하고나서 식각공정을 진행하여 계단식 피라미드 구조의 커패시터를 형성하는 제5 단계;를 포함하여 이루어진 것을 특징으로 하는 PIP 커패시터 제조 방법.
2. 제1항에 있어서, 상기 제1 단계는 4000 ~ 5000Å의 두께의 폴리실리콘층을 증착하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
3. 제1항에 있어서, 상기 제4 단계는 상기 유전층으로 100 ~ 500Å의 두께의 옥시나이트라이드층을 증착하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
4. 제1항에 있어서, 상기 제4 단계는 3000 ~ 4000Å의 두께의 폴리실리콘층을 증착하는 것을 특징으로 하는 PIP 커패시터 제조 방법.
5. 제1항에 있어서, 상기 제5 단계는 종말점 검출 방식에 의하여 식각하는 것을 특징으로 하는 PIP 커패시터 제조 방법.

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