JP2005093531A - 半導体素子の構造とその製造方法 - Google Patents
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Abstract
【課題】 垂直構造のキャパシタとすることで、飛躍的な容量の増大と微細化を可能とする。
【解決手段】 基板に対し厚く形成された電極材料膜と、当該電極材料膜に対し、その厚さに対して狭く形成された隙間と、当該隙間内に埋め込まれた絶縁膜3とからなる構造をつくり、この構造体から、一組の対向電極4、5を形成して、プラグ7を介して配線8を接続し、キャパシタを構成する。
【選択図】 図1
【解決手段】 基板に対し厚く形成された電極材料膜と、当該電極材料膜に対し、その厚さに対して狭く形成された隙間と、当該隙間内に埋め込まれた絶縁膜3とからなる構造をつくり、この構造体から、一組の対向電極4、5を形成して、プラグ7を介して配線8を接続し、キャパシタを構成する。
【選択図】 図1
Description
本発明は、RF回路およびアナログ回路で使用されるMIM(金属・絶縁体・金属)キャパシタであって、基板に対し垂直方向の並行平板キャパシタ構造を有する半導体素子の構造とその製造方法に関するものである。
近年、携帯電話を始めとする無線通信分野の進歩は目覚ましいものがあるが、さらに、その通信速度の向上および装置の小型化が求められている。このような時代の要請により、そのRF回路用のICの高集積化および低コスト化が求められている。
従来、RF回路用のICとしては、GaAs半導体やバイポーラ技術が用いられていたが、コストが高く、ベースバンド部等の集積には、適していなかった。
従来、RF回路用のICとしては、GaAs半導体やバイポーラ技術が用いられていたが、コストが高く、ベースバンド部等の集積には、適していなかった。
このような状況下において、近年、CMOSの微細化技術が進歩し、その動作周波数も高くなってきた。このため、CMOSを使ってベースバンド部の集積化を行うことが可能となってきた。
このCMOS技術は、特に、高集積化と低コスト化の面で優れており、これを使って、RF回路部とベースバンド部とをワンチップ化する技術が開発されつつある。
このCMOS技術は、特に、高集積化と低コスト化の面で優れており、これを使って、RF回路部とベースバンド部とをワンチップ化する技術が開発されつつある。
ところが、RF回路をCMOSへ集積させるためには、無線通信を取り扱うRF回路と、人間とのインターフェースを取り扱うアナログ回路とを同一基板に集積する必要がある。そして、このような基板に搭載される受動素子として、キャパシタ、インダクタ、バラクタなどがある。
これらのうち、キャパシタとしては、プロセス上の作りやすさや、電圧依存性の小ささなどの利点から、一般的に、MIM構造が採用される。そして、このMIMキャパシタ構造を微細化する必要がある。
これらのうち、キャパシタとしては、プロセス上の作りやすさや、電圧依存性の小ささなどの利点から、一般的に、MIM構造が採用される。そして、このMIMキャパシタ構造を微細化する必要がある。
しかしながら、従来の水平な構造のキャパシタ、すなわち、水平な2枚の電極板の間に絶縁膜を挟んだキャパシタ構造では、微細化に限界があった。
ところで、従来のキャパシタとして、DRAMでは、蓄積電極を2重の円筒状にして蓄積容量を増大させたものがある(例えば、特許文献1参照)。
また、従来の他のキャパシタとして、上下の2枚の水平な電極板にそれぞれ内向きの柱を設けて電極の面積を増加させ、蓄積容量を増大させたものがある(例えば、特許文献2参照)。
ところで、従来のキャパシタとして、DRAMでは、蓄積電極を2重の円筒状にして蓄積容量を増大させたものがある(例えば、特許文献1参照)。
また、従来の他のキャパシタとして、上下の2枚の水平な電極板にそれぞれ内向きの柱を設けて電極の面積を増加させ、蓄積容量を増大させたものがある(例えば、特許文献2参照)。
しかし、これらの従来技術では、2重の円筒および内向きの柱といういずれも補助的な手段を使ったものに過ぎないため、キャパシタの微細化を飛躍的に進歩させることはできないという欠点があった。
解決しようとする点は、キャパシタの微細化を飛躍的に進歩させる点である。
本発明の半導体素子の構造は、基板に対して対向面を基板面と垂直にして立てた状態に形成された一組の対向電極と、当該垂直な一組の対向電極の両対向面間の隙間に埋め込まれた絶縁膜とからなることを最も主要な特徴とする。
また、本発明の半導体素子の製造方法は、基板に対し対向面を基板面と垂直にして一組の対向電極を垂直に立てた場合の高さに相当する厚さに電極材料膜を形成する工程と、当該電極材料膜に対し、前記垂直な一組の対向電極の対向面の位置に電極板間隔に相当する幅の隙間を形成する工程と、当該隙間内に絶縁膜を埋め込む工程と、当該電極材料膜をエッチングして一組の対向電極を形成する工程とからなることを最も主要な特徴とする。
本発明の半導体素子の構造とその製造方法は、MIMキャパシタにおいて、単位面積当たりの容量を増加させることができる。その結果、RF回路の高集積化を図ることができるという利点がある。
垂直構造のキャパシタを構成するという目的を、通常のリソグラフィーおよびエッチング技術で実現した。
図1は、本発明の半導体素子の構造の要部を示す斜視図である。
図示の構造は、垂直に形成されたMIMキャパシタ構造である。この構造において、3が絶縁膜、4と5が一組の対向電極である。また、7がプラグで、8が配線である。絶縁膜3は、一組の対向電極4、5の間に垂直に挟み込まれている。これによって、垂直なキャパシタ構造が構成されている。
図示の構造は、垂直に形成されたMIMキャパシタ構造である。この構造において、3が絶縁膜、4と5が一組の対向電極である。また、7がプラグで、8が配線である。絶縁膜3は、一組の対向電極4、5の間に垂直に挟み込まれている。これによって、垂直なキャパシタ構造が構成されている。
一組の対向電極4、5は、基板に対して垂直にして立てた状態に形成されている。
また、当該垂直な一組の対向電極4、5の両対向面を両側面とするように隙間が形成されている。そして、当該隙間内に絶縁膜3が埋め込まれている。
一組の対向電極4、5と、配線8とは、プラグ7によって接続されている。この場合、プラグ7は、一組の対向電極4、5の図中上面すなわち垂直に立てられた一組の対向電極4、5の端の部分に結合されている。この際、この端の部分すなわち一組の対向電極4、5の図中上面にも、絶縁膜3が存在している。
また、当該垂直な一組の対向電極4、5の両対向面を両側面とするように隙間が形成されている。そして、当該隙間内に絶縁膜3が埋め込まれている。
一組の対向電極4、5と、配線8とは、プラグ7によって接続されている。この場合、プラグ7は、一組の対向電極4、5の図中上面すなわち垂直に立てられた一組の対向電極4、5の端の部分に結合されている。この際、この端の部分すなわち一組の対向電極4、5の図中上面にも、絶縁膜3が存在している。
一組の対向電極4、5は、図示しない基板に対し厚く(例えば、10000Å)形成された金属膜を材料として形成される。そして、この金属膜に対しては、その高さに対して狭い幅の隙間を形成してある。そのようにしておいて、その隙間の中に絶縁膜3を埋め込んである。
次に、図2ないし図7を参照して上述した図1のキャパシタ構造を形成する方法すなわち本発明の半導体素子の構造の製造方法を説明する。
まず、基板に対し金属膜からなる電極材料膜1を厚く形成する工程を行う(図2)。これにより、基板に対し一組の対向電極4、5を垂直に立てた場合の高さに相当する厚さに電極材料膜1を形成する。これは、図示しない基板に対し、例えば、Ai-Cuをスパッタ法により堆積させることにより行う。具体的な厚さは、例えば、10000Åである。
その後、当該電極材料膜1に対し、その高さに対して狭い幅の隙間2を形成する工程を行う(図3)。これにより、当該電極材料膜1に対し、前記垂直な一組の対向電極4、5の対向面の位置に電極板間隔に相当する幅の隙間2を形成する。これは、図示しないレジストを電極材料膜1に塗布し、これをパターニングし、そのパターニングに従って電極材料膜1をドライエッチングすることにより行う。
その後、当該電極材料膜1に対し、その高さに対して狭い幅の隙間2を形成する工程を行う(図3)。これにより、当該電極材料膜1に対し、前記垂直な一組の対向電極4、5の対向面の位置に電極板間隔に相当する幅の隙間2を形成する。これは、図示しないレジストを電極材料膜1に塗布し、これをパターニングし、そのパターニングに従って電極材料膜1をドライエッチングすることにより行う。
次に、当該隙間2内に絶縁膜3を埋め込む工程を行う(図4)。これは、CVD等により絶縁膜3を堆積させることにより行う。絶縁膜3の種類は、回路上で必要とされる容量に応じて、酸窒化膜、酸化膜、窒化膜のいずれかを選択する。膜厚は、隙間2の幅に対して埋め込みが可能な厚さとする。
ここで、絶縁膜3は、隙間2内に埋め込まれるとともに、電極材料膜1の上面にも形成される。絶縁膜3は、後に形成される左右の電極を完全に絶縁するために隙間2内に十分に充填させる必要がある。このため、隙間2の開口からあふれるように絶縁膜3を堆積するようにされる。この結果、電極材料膜1の上面にも絶縁膜3が形成される。
しかしながら、この電極材料膜1の上面の絶縁膜3は、キャパシタの端部で漏洩する電界を低減させるのに役立つ。また、後に形成される電極に結合されるプラグ間の絶縁性を良好とするためにも役立つ(図7参照)。
しかしながら、この電極材料膜1の上面の絶縁膜3は、キャパシタの端部で漏洩する電界を低減させるのに役立つ。また、後に形成される電極に結合されるプラグ間の絶縁性を良好とするためにも役立つ(図7参照)。
その後、当該電極材料膜1をエッチングして垂直な一組の対向電極4、5を形成する工程を行う(図5)。これは、図示は省略するが、電極材料膜1に塗布したレジストをパターニングし、そのパターニングに従って絶縁膜3と電極材料膜1をエッチングすることにより行う。
次に、上述のように形成した構造上に層間膜6を形成する(図6)。これは、CVD法により例えば15000Å堆積させる。そして、CMP法により表面を研磨し、平坦化させる。
その後、当該層間膜6および上部の絶縁膜3を貫通し、コンタクトを開口する。
その後、当該層間膜6および上部の絶縁膜3を貫通し、コンタクトを開口する。
そして、一組の対向電極4、5にプラグ7を接続する(図7)。これは、CVD法によりタングステンを堆積させ、CMP法により全面を研磨することにより行う。
最後に、当該プラグ7に配線8を接続する。すなわち、スパッタ法によりAl-Cuを例えば5000Å堆積させる。そして、通常のフォトリソグラフィーによりパターニングを行い、ドライエッチングにより配線を形成する。
以上のようにして、本発明に係る垂直なMIMキャパシタ構造が完成する。このような構造により、MIMキャパシタにおいて、単位面積当たりの容量を増加させることができる。その結果、RF回路の高集積化を図ることができる。
ここで、図を参照して本発明の半導体素子の全体構造を説明する。
図8は、本発明に係るキャパシタの全体構造を示す平面図である。また、図9は、図8の構造の一部分を詳細に示す斜視図である。
図8に示すように、図1のキャパシタ構造が複数回折り返されて所定の面積に納められる。この場合、図3の工程により隙間2が先に形成され、図4の工程でキャパシタ用の所定の誘電率の絶縁膜3が埋め込まれる。その後、図5の工程で一組の対向電極4、5が形成され、図6の工程で層間膜6が埋め込まれる。
図8は、本発明に係るキャパシタの全体構造を示す平面図である。また、図9は、図8の構造の一部分を詳細に示す斜視図である。
図8に示すように、図1のキャパシタ構造が複数回折り返されて所定の面積に納められる。この場合、図3の工程により隙間2が先に形成され、図4の工程でキャパシタ用の所定の誘電率の絶縁膜3が埋め込まれる。その後、図5の工程で一組の対向電極4、5が形成され、図6の工程で層間膜6が埋め込まれる。
一組の対向電極4、5の幅は、0.2μmであり、高さは、1μmである。長さは、約130μmである。これを13回折り返して、図8に示すように、10μm×10μmの正方形内に納めている。
よって、キャパシタの電極の総面積は、130μm2となる。これは、10μm×10μmの正方形の電極の水平型キャパシタの場合の1.3倍となる。
さらに、両電極の幅と隙間幅を小さくすることで、容量増加が期待でき、高集積化が可能となる。
よって、キャパシタの電極の総面積は、130μm2となる。これは、10μm×10μmの正方形の電極の水平型キャパシタの場合の1.3倍となる。
さらに、両電極の幅と隙間幅を小さくすることで、容量増加が期待でき、高集積化が可能となる。
ところで、一般に、RF回路では、キャパシタの比精度が重要であり、製造ばらつきを抑えることが望まれる。しかしながら、従来の水平方向のMIMキャパシタでは、絶縁膜の厚さのばらつきが容量のばらつきにつながる。これに対し、本発明に係る垂直方向のキャパシタでは、フォトリソグラフィーおよびエッチングの寸法変換差で容量が決定される。このため、寸法ばらつきが小さく抑えられる。その結果、比精度が向上する。
図10は、本発明の半導体素子の他の構造の要部を示す斜視図である。
図示の構造は、垂直に形成されたMIMキャパシタ構造である。この構造において、3’が絶縁膜、4と5が垂直な一組の対向電極である。また、7がプラグで、8が配線である。絶縁膜3’は、一組の対向電極4、5との間に垂直に挟み込まれている。これによって、垂直なキャパシタ構造が構成されている。
図示の構造は、垂直に形成されたMIMキャパシタ構造である。この構造において、3’が絶縁膜、4と5が垂直な一組の対向電極である。また、7がプラグで、8が配線である。絶縁膜3’は、一組の対向電極4、5との間に垂直に挟み込まれている。これによって、垂直なキャパシタ構造が構成されている。
一組の対向電極4、5と、配線8とは、プラグ7によって接続されている。この場合、プラグ7は、一組の対向電極4、5の図中上面すなわち垂直に立てられた一組の対向電極4、5の端の部分に結合されている。この際、この端の部分すなわち一組の対向電極4、5の図中上面にも、絶縁膜3’が存在している。さらに、一組の対向電極4、5の側面にも絶縁膜3’が存在している。
一組の対向電極4、5は、図示しない基板に対し厚く(例えば、10000Å)形成された金属膜を材料として形成される。そして、この金属膜に対しては、その高さに対して狭い幅の隙間を形成してある。そのようにしておいて、その隙間の中に絶縁膜3’を埋め込んである。
次に、図11ないし図15を参照して上述した図10のキャパシタ構造を形成する方法すなわち本発明の半導体素子の構造の製造方法を説明する。
まず、図示しない基板に対し電極材料膜1を厚く形成する工程を行う(図11)。これは、基板に対し、例えば、Ai-Cuをスパッタ法により堆積させることにより行う。具体的な厚さは、例えば、10000Åである。
その後、電極材料膜1から一組の対向電極4、5を形成するとともに、当該電極材料膜1から形成される一組の対向電極4、5の間に、その高さに対して狭い幅の隙間2を形成する工程を行う(図12)。これは、図示は省略するが、レジストを電極材料膜1に塗布し、これをパターニングし、一組の対向電極4、5と、隙間2のパターンをつくる。そして、そのパターニングに従って電極材料膜1をドライエッチングすることにより、これらの形成を行う。
その後、電極材料膜1から一組の対向電極4、5を形成するとともに、当該電極材料膜1から形成される一組の対向電極4、5の間に、その高さに対して狭い幅の隙間2を形成する工程を行う(図12)。これは、図示は省略するが、レジストを電極材料膜1に塗布し、これをパターニングし、一組の対向電極4、5と、隙間2のパターンをつくる。そして、そのパターニングに従って電極材料膜1をドライエッチングすることにより、これらの形成を行う。
次に、当該隙間2内に絶縁膜3’を埋め込む工程を行う(図13)。これは、CVD等により絶縁膜3’を堆積させることにより行う。絶縁膜3’の種類は、回路上で必要とされる容量に応じて、酸窒化膜、酸化膜、窒化膜のいずれかを選択する。膜厚は、隙間の幅に対して埋め込みが可能な厚さとする。例えば、0.2μmである。
ここで、絶縁膜3’は、隙間2内に埋め込まれるとともに、一組の対向電極4、5の上面および側面にも形成される。絶縁膜3’は、左右の電極を完全に絶縁するために隙間2内に十分に充填させる必要がある。このため、隙間2の開口からあふれるように絶縁膜3’を堆積するようにされる。この結果、一組の対向電極4、5の上面および側面にも絶縁膜3’が形成される。
しかしながら、この一組の対向電極4、5の上面および側面の絶縁膜は、キャパシタの端部で漏洩する電界を低減させるのに役立つ。また、後に電極に結合されるプラグ間の絶縁性を良好とするためにも役立つ。
しかしながら、この一組の対向電極4、5の上面および側面の絶縁膜は、キャパシタの端部で漏洩する電界を低減させるのに役立つ。また、後に電極に結合されるプラグ間の絶縁性を良好とするためにも役立つ。
次に、上述のように形成した構造上に層間膜6を形成する(図14)。これは、CVD法により例えば15000Å堆積させる。そして、CMP法により表面を研磨し、平坦化させる。
その後、当該層間膜6および上部絶縁膜3’を貫通し、コンタクトを開口する。
その後、当該層間膜6および上部絶縁膜3’を貫通し、コンタクトを開口する。
そして、一組の対向電極4、5にプラグ7を接続する(図15)。これは、CVD法によりタングステンを堆積させ、CMP法により全面を研磨することにより行う。
最後に、当該プラグ7に配線8を接続する。すなわち、スパッタ法によりAl-Cuを例えば5000Å堆積させる。そして、通常のフォトリソグラフィーによりパターニングを行い、ドライエッチングにより配線8を形成する。
以上のようにして、本発明に係る垂直なMIMキャパシタ構造が完成する。このような構造により、MIMキャパシタにおいて、単位面積当たりの容量を増加させることができる。その結果、RF回路の高集積化を図ることができる。
また、実施例2の特有の効果として、電極材料膜1から一組の対向電極4、5と隙間2とを同時に形成することで、2回のフォトリソグラフィーおよびエッチング工程を1回にすることができる。このような工程の簡略化により、製造コストを低減することができる。
実施例2でも、図8に示すように、図10のキャパシタ構造が複数回折り返されて所定の面積に納められる。この場合、図12の工程により隙間2、一組の対向電極4、5が同時に形成され、図13の工程でキャパシタ用の所定の誘電率の絶縁膜3’が埋め込まれる。
実施例2でも、図8に示すように、図10のキャパシタ構造が複数回折り返されて所定の面積に納められる。この場合、図12の工程により隙間2、一組の対向電極4、5が同時に形成され、図13の工程でキャパシタ用の所定の誘電率の絶縁膜3’が埋め込まれる。
小型のMIMキャパシタ構造を、例えば、携帯電話機等のRF回路に適用でき、その小型化に貢献できる。
1 電極材料膜
2 隙間
3、3’ 絶縁膜
4、5 一組の対向電極
6 層間膜
7 プラグ
8 配線
2 隙間
3、3’ 絶縁膜
4、5 一組の対向電極
6 層間膜
7 プラグ
8 配線
Claims (9)
- 基板に対して対向面を基板面と垂直にして立てた状態に形成された一組の対向電極と、
当該垂直な一組の対向電極の両対向面間の隙間に埋め込まれた絶縁膜とからなることを特徴とする半導体素子の構造。 - 請求項1に記載の構造上に形成された層間膜と、
当該層間膜を貫通し、前記一組の対向電極にそれぞれ接続されたプラグと、
当該プラグに接続された配線とから成ることを特徴とする請求項1記載の半導体素子の構造。 - 前記絶縁膜は、前記一組の対向電極間の隙間に埋め込まれるとともに、前記垂直な一組の対向電極の上面にも形成されることを特徴とする請求項1記載の半導体素子の構造。
- 請求項3に記載の構造上に形成された層間膜と、
当該層間膜および前記上部絶縁膜を貫通し、前記一組の対向電極にそれぞれ接続されたプラグと、
当該プラグに接続された配線とから成ることを特徴とする請求項3記載の半導体素子の構造。 - 請求項1に記載の構造を、その長手方向に引き延ばし、複数回の折り返しを行って、所定の面積に納めたことを特徴とする請求項1記載の半導体素子の構造。
- 基板に対して対向面を基板面と垂直にして立てた状態に形成された一組の対向電極と、
当該垂直な一組の対向電極の両対向面間の隙間に埋め込まれるとともに、垂直な一組の対向電極上面およびそれらの対向電極の外側の側面に形成された絶縁膜とからなることを特徴とする半導体素子の構造。 - 請求項6に記載の構造上に形成された層間膜と、
当該層間膜および前記上部絶縁膜を貫通し、前記一組の対向電極にそれぞれ接続されたプラグと、
当該プラグに接続された配線とから成ることを特徴とする請求項6記載の半導体素子の構造。 - 基板に対し対向面を基板面と垂直にして一組の対向電極を垂直に立てた場合の高さに相当する厚さに電極材料膜を形成する工程と、
当該電極材料膜に対し、前記垂直な一組の対向電極の対向面の位置に電極板間隔に相当する幅の隙間を形成する工程と、
当該隙間内に絶縁膜を埋め込む工程と、
当該電極材料膜をエッチングして垂直な一組の対向電極を形成する工程とからなることを特徴とする半導体素子の製造方法。 - 基板に対し対向面を基板面と垂直にして一組の対向電極を垂直に立てた場合の高さに相当する厚さに電極材料膜を形成する工程と、
当該電極材料膜をエッチングして垂直な一組の対向電極を形成するとともに、当該電極材料膜に対し、前記垂直な一組の対向電極の対向面の位置に電極板間隔に相当する幅の隙間を形成する工程と、
当該隙間内に絶縁膜を埋め込むとともに、垂直な一組の対向電極上面およびそれらの外側の側面に絶縁膜を形成する工程とからなることを特徴とする半導体素子の製造方法。
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