KR100663001B1

KR100663001B1 - 반도체 소자의 캐패시터 구조 및 그 제조 방법

Info

Publication number: KR100663001B1
Application number: KR1020050132733A
Authority: KR
Inventors: 김남주
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2005-12-28
Filing date: 2005-12-28
Publication date: 2006-12-28
Also published as: US7682925B2; US20070148899A1

Abstract

본 발명은 평면과 수직 구조를 복합하여 단위 면적당 정전용량을 향상시킨 반도체 소자의 캐패시터 구조 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 실리콘 기판에 트렌치를 형성하고 절연막, 제1 폴리실리콘막, 제1 유전막을 차례로 증착한 후, 제1 유전막을 패터닝한다. 패터닝된 제1 유전막 위에 제2 폴리실리콘막을 증착하여 제1 폴리실리콘막과 연결시키고, 트렌치 내부에 여러 개의 수직 막대 형태를 가지도록 제2 폴리실리콘막을 패터닝한다. 그 위에 제2 유전막을 증착한 후, 다시 제3 폴리실리콘막을 증착하고 패터닝한다. 하부 전극인 제2 폴리실리콘막과 상부 전극인 제3 폴리실리콘막이 트렌치 안에서 수직 구조로 형성되므로 캐패시터의 표면적을 증가시켜 정전용량을 향상시킬 수 있다. 하부 전극은 평면 구조인 제1 폴리실리콘막을 통하여 컨택과 연결된다.

PIP 캐패시터, 평면/수직 복합 구조, 트렌치, 이중 하부 전극

Description

반도체 소자의 캐패시터 구조 및 그 제조 방법{Capacitor Structure of Semiconductor Device and Method of Fabricating the Same}

도 1은 종래 기술에 따른 캐패시터 구조를 나타내는 단면도.

도 2는 본 발명의 실시예에 따른 캐패시터 구조를 나타내는 단면도.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터 제조 방법을 나타내는 단면도.

<도면에 사용된 참조 번호의 설명>

10, 20: 실리콘 기판 11, 21: 필드 산화막

12, 24, 26: 폴리실리콘 하부 전극 13, 25, 27: 유전막

14, 28: 폴리실리콘 상부 전극 15, 29: 층간 절연막

16, 30: 컨택 17, 31: 금속 배선

22: 트렌치 23: 절연막

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 좀 더 구체적으로는 평면과 수직 구조를 복합하여 단위 면적당 정전용량을 향상시킨 캐패시터 구조 및 그 제조 방법에 관한 것이다.

반도체 소자에 사용되는 캐패시터는 주로 PIP(polysilicon, insulator, polysilicon) 또는 MIM(metal, insulator, metal) 구조를 채택하고 있다. 종래의 PIP 캐패시터 구조는 평면형 구조로서 캐패시터가 차지하는 면적이 넓기 때문에 칩 크기를 축소하는데 있어서 걸림돌로 작용하고 있다.

이하, 도면을 참조하여 종래 기술에 따른 PIP 캐패시터를 설명한다. 도 1은 종래 기술에 따른 캐패시터 구조를 나타내는 단면도이다.

도 1을 참조하면, 실리콘 기판(10) 위에 필드 산화막(11)을 형성하고, 그 위에 다시 캐패시터의 하부 전극(12)을 형성한다. 하부 전극(12)은 폴리실리콘을 증착한 후 패터닝하여 형성한다. 이어서, 하부 전극(12) 위에 캐패시터의 유전막(13)과 상부 전극(14)을 형성한다. 유전막(13)과 상부 전극(14)은 각각 산화막(또는 질화막)과 폴리실리콘을 증착한 후 패터닝하여 형성한다.

그리고 나서, 전체 구조 위에 층간 절연막(15)을 증착하고 선택적으로 식각한 후, 캐패시터의 상하부 전극(12, 14)에 각각 연결되는 컨택(16)을 형성한다. 이후, 컨택(16)과 연결되는 금속 배선(17)을 형성한다.

이상 설명한 바와 같이, 종래의 PIP 캐패시터는 평면형 구조로 형성되기 때문에 칩 상에서 캐패시터가 차지하는 면적이 넓고, 이는 칩 크기를 축소하는 있어 장애 요인으로 작용한다.

따라서 본 발명의 목적은 칩 상에서 캐패시터가 차지하는 면적을 줄임과 동 시에 동일한 면적에서 높은 정전용량을 얻을 수 있는 캐패시터 구조 및 그 제조 방법을 제공하기 위한 것이다.

이러한 목적을 달성하기 위하여, 본 발명은 다음과 같은 구성의 캐패시터 구조 및 그 제조 방법을 제공한다.

본 발명에 따른 반도체 소자의 캐패시터 구조는, 실리콘 기판의 일부 지역에 소정의 깊이로 형성된 트렌치와, 트렌치의 표면을 비롯하여 실리콘 기판 상에 형성된 절연막과, 절연막 위에 형성된 제1 폴리실리콘막과, 제1 폴리실리콘막 위에 형성되고 패터닝된 제1 유전막과, 트렌치의 내부에 위치하고 제1 유전막을 통하여 제1 폴리실리콘막과 연결되며 여러 개의 수직 막대 형태로 패터닝된 제2 폴리실리콘막과, 제1 유전막과 제2 폴리실리콘막의 표면을 따라 형성된 제2 유전막과, 제2 유전막 위에 형성되고 패터닝된 제3 폴리실리콘막을 포함하여 구성된다.

이러한 구조에서 제1 폴리실리콘막과 제2 폴리실리콘막은 캐패시터의 하부 전극이 되고, 제1 유전막과 제2 유전막은 캐패시터의 유전막이 되며, 제3 폴리실리콘막은 캐패시터의 상부 전극이 된다.

본 발명의 캐패시터 구조에서, 제1 폴리실리콘막과 제3 폴리실리콘막은 컨택을 통하여 금속 배선에 각각 연결될 수 있다.

한편, 본 발명에 따른 반도체 소자의 캐피시터 제조 방법은, 실리콘 기판을 부분적으로 식각하여 트렌치를 형성하는 단계와, 실리콘 기판 상에 절연막, 제1 폴리실리콘막, 제1 유전막을 차례로 증착하는 단계와, 제1 유전막을 패터닝하는 단계 와, 패터닝된 제1 유전막을 통하여 제1 폴리실리콘막과 연결되도록 제1 유전막 위에 제2 폴리실리콘막을 증착하는 단계와, 트렌치 내부에 위치하는 여러 개의 수직 막대 형태를 가지도록 제2 폴리실리콘막을 패터닝하는 단계와, 제1 유전막과 제2 폴리실리콘막의 표면을 따라 제2 유전막을 증착하는 단계와, 제2 유전막 위에 제3 폴리실리콘막을 증착하고 패터닝하는 단계를 포함하여 구성된다.

본 발명의 캐패시터 제조 방법은, 제1 폴리실리콘막과 제3 폴리실리콘막에 각각 연결되도록 컨택을 형성하는 단계를 더 포함할 수 있다.

실시예

이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.

실시예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지의 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다.

도 2는 본 발명의 실시예에 따른 캐패시터 구조를 나타내는 단면도이다.

도 2를 참조하면, 실리콘 기판(20)의 일부 지역에 소정의 깊이로 트렌치(22, trench)가 형성되고, 트렌치(22)를 제외한 나머지 지역의 실리콘 기판(20) 위에 필드 산화막(21, field oxide)이 형성된다. 트렌치(22)의 내부 표면을 비롯하여 실리 콘 기판(20) 상에는 절연막(23), 제1 폴리실리콘막(24), 패터닝된 제1 유전막(25)이 적층 구조를 이루고 있다.

트렌치(22)의 내부에는 패터닝된 제2 폴리실리콘막(26)이 여러 개의 수직 막대 형태로 위치하며, 패터닝된 제1 유전막(25)을 통하여 하부의 제1 폴리실리콘막(24)과 연결된다. 패터닝된 제2 폴리실리콘막(26)은 제1 폴리실리콘막(24)과 함께 캐패시터의 하부 전극을 이룬다.

또한, 제1 유전막(25)과 제2 폴리실리콘막(26) 위에 제2 유전막(27)이 표면을 따라 형성되며, 그 위에 제3 폴리실리콘막(28)이 형성된다. 제2 유전막(27)은 제1 유전막(25)과 함께 캐패시터의 유전막이 되며, 제3 폴리실리콘막(28)은 상부 전극이 된다.

전체 구조는 층간 절연막(29)으로 덮이며, 그 위에 금속 배선(31)이 형성된다. 금속 배선(31)은 층간 절연막(29) 내부에 선택적으로 형성된 컨택(30, contact)을 통하여 제1 폴리실리콘막(24)과 제3 폴리실리콘막(28)에 각각 연결된다.

이하, 캐패시터의 제조 방법에 대하여 설명한다. 제조 방법에 대한 이하의 설명으로부터 캐패시터의 구조 또한 더욱 명확해질 것이다. 도 3a 내지 도 3d는 본 발명의 실시예에 따른 캐패시터 구조 제조 방법을 나타내는 단면도이다.

먼저, 도 3a에 도시된 바와 같이 실리콘 기판(20) 위에 필드 산화막(21)을 형성한 다음, 사진 공정과 식각 공정을 통해 필드 산화막(21)과 실리콘 기판(20)을 부분적으로 식각하여 캐패시터용 트렌치(22)를 형성한다.

이어서, 도 3b에 도시된 바와 같이 절연막(23), 제1 폴리실리콘막(24), 제1 유전막(25)을 차례로 증착한다. 절연막(23)과 제1 유전막(25)은 산화막 또는 질화막이다. 계속해서 제1 유전막(25)을 패터닝한 후, 제2 폴리실리콘막(26)을 증착한다. 제1 유전막(25)을 패터닝하는 이유는 제1 폴리실리콘막(24)과 제2 폴리실리콘막(26)을 서로 연결하기 위한 것이다. 제1 폴리실리콘막(24)은 이후 공정에서 컨택과 연결된다.

이어서, 도 3c에 도시된 바와 같이 제2 폴리실리콘막(26)을 패터닝한다. 패터닝된 제2 폴리실리콘막(26)은 제1 폴리실리콘막(24)과 함께 캐패시터의 하부 전극이 된다. 패터닝된 제2 폴리실리콘막(26)은 여러 개의 수직 막대 형태로 형성되므로 동일한 면적의 칩 상에서 훨씬 넓은 표면적을 가질 수 있다. 또한, 패터닝된 제2 폴리실리콘막(26)이 수직 구조를 가지더라도 모두 트렌치(22) 안에 위치하므로 전체 높이를 증가시키지 않는다.

이어서, 도 3d에 도시된 바와 같이 전체 구조의 표면을 따라 제2 유전막(27)을 증착한다. 제2 유전막(27)은 산화막 또는 질화막이며, 제1 유전막(25)과 함께 캐패시터의 유전막으로 사용된다. 계속해서 제3 폴리실리콘막(28)을 증착하고 패터닝하여 캐패시터의 상부 전극을 형성한다. 패터닝된 제2 폴리실리콘막(26)이 수직 구조를 가지므로 제3 폴리실리콘막(28)도 그에 상응하는 구조를 가지며 캐패시터의 상하부 전극간 표면적이 증가하게 된다. 따라서 칩 상에서 캐패시터가 차지하는 면적을 줄일 수 있을 뿐만 아니라, 동일한 면적의 칩 상에서 훨씬 높은 정전용량을 얻을 수 있다.

이후, 종래와 마찬가지로 전체 구조 위에 층간 절연막(29)을 증착하고 선택적으로 식각한 다음, 제1 폴리실리콘막(24)과 제3 폴리실리콘막(28)에 각각 연결되는 컨택(30)을 형성하고, 컨택(30)과 연결되는 금속 배선(31)을 형성한다.

이상 설명한 바와 같이, 본 발명은 평면과 수직 구조가 복합된 캐패시터 구조를 구현한다. 캐패시터의 하부 전극을 이루는 제2 폴리실리콘막은 여러 개의 수직 막대 형태를 가지므로 동일한 면적의 칩 상에서 훨씬 넓은 표면적을 가진다. 이에 상응하여 캐패시터의 상부 전극을 이루는 제3 폴리실리콘막의 표면적도 증가하게 된다. 따라서 캐패시터의 표면적을 증가시켜 정전용량을 향상시킬 수 있을 뿐만 아니라, 칩 상에서 캐패시터가 차지하는 면적도 줄일 수 있다. 이러한 구조는 트렌치 안에 형성하기 때문에 캐패시터의 수직 구조에 의하여 전체 높이가 증가하지는 않는다.

또한, 캐패시터의 하부 전극은 평면 구조로 형성된 제1 폴리실리콘막을 더 포함하는 이중 구조로 이루어진다. 평면 구조의 제1 폴리실리콘막을 이용함으로써 컨택과의 연결이 쉽게 이루어질 수 있다.

본 명세서와 도면에는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분 야에서 통상의 지식을 가진 자에게 자명한 것이다.

Claims

실리콘 기판의 일부 지역에 소정의 깊이로 형성된 트렌치;

상기 트렌치의 표면을 비롯하여 상기 실리콘 기판 상에 형성된 절연막;

상기 절연막 위에 형성된 제1 폴리실리콘막;

상기 제1 폴리실리콘막 위에 형성되고 패터닝된 제1 유전막;

상기 트렌치의 내부에 위치하고 상기 제1 유전막을 통하여 상기 제1 폴리실리콘막과 연결되며 여러 개의 수직 막대 형태로 패터닝된 제2 폴리실리콘막;

상기 제1 유전막과 상기 제2 폴리실리콘막의 표면을 따라 형성된 제2 유전막; 및

상기 제2 유전막 위에 형성되고 패터닝된 제3 폴리실리콘막;

을 포함하며, 상기 제1 폴리실리콘막과 상기 제2 폴리실리콘막은 캐패시터의 하부 전극을 이루고, 상기 제1 유전막과 상기 제2 유전막은 캐패시터의 유전막을 이루며, 상기 제3 폴리실리콘막은 캐패시터의 상부 전극을 이루는 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
제1항에 있어서,

상기 제1 폴리실리콘막과 상기 제3 폴리실리콘막은 컨택을 통하여 금속 배선에 각각 연결되는 것을 특징으로 하는 반도체 소자의 캐패시터 구조.
실리콘 기판을 부분적으로 식각하여 트렌치를 형성하는 단계;

상기 실리콘 기판 상에 절연막, 제1 폴리실리콘막, 제1 유전막을 차례로 증착하는 단계;

상기 제1 유전막을 패터닝하는 단계;

상기 패터닝된 제1 유전막을 통하여 상기 제1 폴리실리콘막과 연결되도록 상기 제1 유전막 위에 제2 폴리실리콘막을 증착하는 단계;

상기 트렌치 내부에 위치하는 여러 개의 수직 막대 형태를 가지도록 상기 제2 폴리실리콘막을 패터닝하는 단계;

상기 제1 유전막과 상기 제2 폴리실리콘막의 표면을 따라 제2 유전막을 증착하는 단계; 및

상기 제2 유전막 위에 제3 폴리실리콘막을 증착하고 패터닝하는 단계;

를 포함하는 반도체 소자의 캐패시터 제조 방법.
제3항에 있어서,

상기 제1 폴리실리콘막과 상기 제3 폴리실리콘막에 각각 연결되도록 컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.