JP2006253268A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 上部電極、下部電極へのヴィアホールのドライエッチングマージンの確保を可能とするMIM容量の構造を有する半導体装置およびその製造方法を提供する。
【解決手段】導電膜（下部電極）１０１と少なくとも一部分は下部電極１０１がない領域まで拡張し、膜厚の合計が下部電極１０１とほぼ同じとなる容量絶縁膜１０２と導電膜（上部電極）１０３を有し、下部電極１０１および容量絶縁膜１０２の全体を被覆し、上部に上部電極１０３がない領域の下部電極１０１上および下部に下部電極１０１がない領域の上部電極１０３へのコンタクトプラグ１０７、１０８のある層間絶縁膜１０４を備える。
【選択図】 図2

Description

本発明は、半導体基板上に容量素子を搭載した半導体装置およびその製造方法に関するものである。

近年、半導体装置の多層配線技術は、配線のデザインルールの縮小に伴い、ヴィアホールの小径化、層間絶縁膜の平坦化技術の導入により微細化の一途を辿っている。

移動体通信分野等に用いられる高周波集積回路には高速動作する能動素子と共に、抵抗素子、容量素子等の受動素子が必要とされ、回路の低消費電力化、動作の高速化のため、寄生抵抗、寄生容量の低減が必須である。容量素子ではMOS型の容量に対し、寄生抵抗、寄生容量が著しく小さいMIM（Metal-Insulator-Metal）型の容量（以下、MIM容量と称する）が使用されるようになっている（例えば、特許文献１参照）。

以下、従来の半導体装置の製造方法について、図面を参照しながら説明する。図35〜図40は従来の半導体装置の製造工程を示す断面図である。

まず、図35のようにCMP（Chemical Mechanical Polishing）によって平坦化された第1の層間絶縁膜５００上に容量素子の下部電極となる第1の導電膜５０１を堆積し、フォトリソグラフィとエッチングによりパターニングする。その上に容量絶縁膜５０２をCVD（Chemical Vapor Deposition）により堆積し、さらに上部電極となる第2の導電膜５０３を堆積し、図36のようにフォトリソグラフィとエッチングにより第2の導電膜５０３と容量絶縁膜５０２を同時にパターニングする。このようにしてMIM（Metal-Insulator-Metal）構造を形成する。

その後、図37のように、CVDとCMPにより平坦化された第2の層間絶縁膜５０４を形成し、図38のように第１の導電膜５０１の容量絶縁膜５０２より拡張した領域および第2の導電膜５０３上にフォトリソグラフィとドライエッチングにより、ヴィアホール５０５および５０６を形成する。その際、コンタクト抵抗を低減させるため、ヴィアホール５０５のドライエッチングでは第1の導電膜５０１を約100nm程度エッチングする条件を使用する。第１の導電膜５０１はヴィアホール５０５の形成時のドライエッチングにより第1の導電膜５０１が突き抜けてしまわないように約500nm程度の膜厚が必要であり、同時にヴィアホール５０６が形成される第2の導電膜５０３も第1の導電膜５０１と同等程度の膜厚が必要となる。

その後、図39のように第1のコンタクトプラグ５０７、５０８を形成する。そして図40のように、第3の導電膜５０９を堆積し、パターニングすることにより、引き出し電極を形成する。
特開２００１−２０３３２９号公報

しかしながら、上記従来の半導体装置およびその製造方法では、第１導電膜５０１と第2の導電膜５０３とでは段差が発生し、かつヴィアホール５０５を形成するドライエッチングでは、コンタクト抵抗を低減するために少なくともMIM容量の下部電極である第1の導電膜５０１を約100nm程度エッチングする必要があるため、MIM容量の上部電極である第2の導電膜５０３上のヴィアホール５０６と同時に形成する場合には、第2の導電膜５０３を突き抜けてしまう危険性がある。

さらに、近年の微細化によるヴィアホールの小径化に伴い、ヴィアホールを形成するドライエッチングでは、絶縁膜と導電膜とのエッチングの選択比が低下する傾向にあり、第2の導電膜５０３を突き抜けてしまう危険性が増大する一方である。

また、MIM容量の上部電極となる第2の導電膜５０３と容量絶縁膜５０２を同時にパターニングすることにより、第2の導電膜５０３と容量絶縁膜５０２の端が揃う構造となり、MIM容量動作時に電界集中することによって寿命が低下する課題がある。

本発明は上記課題を解決するもので、上部電極および下部電極の引き出しのヴィアホールを形成する領域の段差をなくし、ヴィアホールを形成するドライエッチングのマージンを容易に確保することができる半導体装置およびその製造方法を提供することを目的とする。

さらに、本発明は上部電極と容量絶縁膜の端をMIM容量が動作する際に電界がかからないようにし、長寿命が確保できるMIM容量を有する半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、半導体基板と、
半導体基板上に形成された下部電極となる第1の導電膜と、
第1の導電膜上に形成された容量絶縁膜と、
容量絶縁膜上に形成された上部電極となる第2の導電膜と、
第1の導電膜と第2の導電膜を被覆する層間絶縁膜と、
層間絶縁膜に形成され、第1の導電膜と第2の導電膜にそれぞれ接続するコンタクトプラグとを備え、
上部電極と容量絶縁膜は、少なくとも一部分が第1の導電膜のない領域まで拡張して形成され、
第2の導電膜と接続するコンタクトプラグは、第1の導電膜のない領域に形成されたことを特徴とするものである。

上記構成において、容量絶縁膜と第2の導電膜の膜厚の合計が第1の導電膜とほぼ同じである。

本発明の別の半導体装置は、半導体基板と、半導体基板上に形成された下部電極引き出し用の第1の導電膜と、
第1の導電膜を被覆する第1の層間絶縁膜と、
第1の層間絶縁膜に形成され、第1の導電膜の異なる領域にそれぞれ接続する複数の第1のコンタクトプラグと、
第1の層間絶縁膜上に形成され、複数の第1のコンタクトプラグとそれぞれ接続される下部電極および下部電極から離れた下部電極用引き回し電極となる第2の導電膜と、
第2の導電膜の下部電極上に形成された容量絶縁膜と、
容量絶縁膜上に形成された上部電極となる第3の導電膜と、
第2の導電膜と第3の導電膜を被覆する第2の層間絶縁膜と、
第2の層間絶縁膜に形成され、第2の導電膜の下部電極用引き回し電極と第3の導電膜にそれぞれ接続する複数の第2のコンタクトプラグとを具備し、
第３の導電膜と容量絶縁膜は、第2の導電膜の下部電極のない領域まで拡張して形成され、
第3の導電膜と接続する第2のコンタクトプラグは第2の導電膜のない領域に形成されることを特徴とするものである。

上記構成において、容量絶縁膜と第3の導電膜の膜厚の合計が第2の導電膜とほぼ同じである。

上記構成において、下部電極の側壁にサイドウォールを設けている。

本発明の半導体装置の製造方法は、半導体基板上に下部電極となる第1の導電膜を形成する工程と、
第1の導電膜と半導体基板の上に容量絶縁膜を形成する工程と、
容量絶縁膜上に第2の導電膜を形成する工程と、
上部電極となる第2の導電膜と容量絶縁膜を選択的にエッチングする工程と、
第1の導電膜と第2の導電膜を被覆する層間絶縁膜を形成する工程と、
層間絶縁膜を平坦化する工程と、
層間絶縁膜に第1の導電膜と第2の導電膜にそれぞれ接続するコンタクトプラグを形成する工程とを含み、
第2の導電膜をエッチングする工程では、第２の導電膜を第１の導電膜上の一部に形成し、かつ、第２の導電膜は少なくとも一部分が第1の導電膜のない領域まで拡張して形成され、
コンタクトプラグを形成する工程では、第1の導電膜と接続するコンタクトプラグは、第１の導電膜上の第２の導電膜のない領域に形成され、
第2の導電膜と接続するコンタクトプラグは第1の導電膜のない領域に形成されることを特徴とするものである。

本発明の別の半導体装置の製造方法は、半導体基板上に下部電極引き出し用の第1の導電膜を形成する工程と、
第1の導電膜を被覆する第1の層間絶縁膜を形成する工程と、
第1の層間絶縁膜に第1の導電膜の異なる領域にそれぞれ接続する複数の第1のコンタクトプラグを形成する工程と、
第1の層間絶縁膜上に複数の第1のコンタクトプラグとそれぞれ接続される下部電極および下部電極から離れた下部電極用引き回し電極となる第2の導電膜を形成する工程と、
第2の導電膜の下部電極と第1の層間絶縁膜の上に容量絶縁膜を形成する工程と、
容量絶縁膜上に第3の導電膜を形成する工程と、
上部電極となる第3の導電膜と容量絶縁膜を選択的にエッチングする工程と、
第2の導電膜と第3の導電膜を被覆する第2の層間絶縁膜を形成する工程と、
第2の層間絶縁膜を平坦化する工程と、
第2の層間絶縁膜に第2の導電膜の下部電極用引き回し電極と第3の導電膜にそれぞれ接続する複数の第2のコンタクトプラグを形成する工程とを含み、
第3の導電膜をエッチングする工程では、上部電極は第2の導電膜のない領域まで拡張して形成され、
第2のコンタクトプラグを形成する工程では、第3の導電膜と接続する第2のコンタクトプラグは前記第2の導電膜のない領域に形成されることを特徴とするものである。

上記構成において、容量絶縁膜を形成する工程の前に、下部電極の側壁にサイドウォールを形成する工程を含む。

本発明の半導体装置およびその製造方法によれば、第1、第2の導電膜上でコンタクトプラグが形成される領域に段差をなくすことができ、ヴィアホールのドライエッチングの際にコンタクト抵抗が高くならないように十分にオーバーエッチングをかける条件が使用でき、エッチングのマージン確保ができる効果が得られる。すなわち、MIM容量の上部電極と下部電極のヴィアホールを形成する領域の段差をなくすことにより、ドライエッチング条件に十分なマージンを確保することが可能となる。

本発明の別の半導体装置およびその製造方法によれば、第２、第３の導電膜上のコンタクトプラグが形成される領域の段差をなくすことができるため、ヴィアホールのドライエッチング条件のマージンが確保できる。さらに、下部電極の引き回し電極を設けることにより、下部電極の周囲を容量絶縁膜および上部電極で覆うことができるので、MIM容量が動作する際に、上部電極となる第３の導電膜と容量絶縁膜の端に電界がかからないため、同時にパターニングし、第4の導電膜と容量絶縁膜の端が揃っていても長寿命が確保できる効果が得られる。

また、下部電極の側壁にサイドウォールを形成することにより、下部電極の側壁の急峻な形状が緩和されるため、MIM容量動作時の電界集中や、容量絶縁膜が不均一に堆積されることによる寿命低下を防止し、長寿命を確保することが可能となる。

以下、本発明の実施の形態について図面を用いて説明する。

（第１の実施形態）
図1は本発明の第1の実施の形態の半導体装置の平面図である。また、図2は図1のA-A’における断面図である。１００は半導体基板に形成された第1の層間絶縁膜、１０１は下部電極となる第1の導電膜、１０２は容量絶縁膜、１０３は上部電極となる第2の導電膜、１０４は第2の層間絶縁膜、１０５、１０６はヴィアホール、１０７、１０８はコンタクトプラグ、１０９は第3の導電膜である。容量絶縁膜１０２の膜厚は0.1μm程度で、第1の導電膜１０１の膜厚は0.5μm、第2の導電膜１０３の膜厚は0.4μm程度である。図2のように下部電極となる第1の導電膜１０１と上部電極となる第2の導電膜１０３のヴィアホール１０５、１０６が形成されている領域は段差がないため、ヴィアホール１０５、１０６の深さがほぼ同じになる。

次に、上記の半導体装置の製造方法について、図面を参照して説明する。

図3から図７および図２は本実施形態にける半導体装置の製造工程を示す断面図である。まず、図3に示すように、半導体基板に形成された第1の層間絶縁膜１００上に0.5μm程度のアルミニウム合金からなる導電膜を堆積後、フォトリソグラフィおよびドライエッチングにより下部電極となる第1の導電膜１０１を形成する。その後、図4に示すように、容量絶縁膜１０２となる0.1μm程度のシリコン窒化膜をCVDで堆積し、続けて、0.4μm程度のアルミニウム合金からなる第2の導電膜１０３を堆積する。次に図5のように、フォトリソグラフィとドライエッチングにより上記第2の導電膜１０３およびシリコン窒化膜１０２を同時にパターニングする。この時点で下部電極である第1の導電膜１０１、シリコン窒化膜からなる容量絶縁膜１０２、上部電極となる第2の導電膜１０３が形成され、MIM容量構造に加工されたことになる。すなわち、第２の導電膜１０３と容量絶縁膜１０２は、少なくとも一部分が第1の導電膜１０１のない領域まで拡張して形成されている。
また、上部電極および下部電極には後にヴィアホール１０５、１０６が形成される領域が上面に露出したことになる。

次に、図6に示すように、シリコン酸化膜からなる層間絶縁膜１０４をCVDで第1、第2の導電膜１０１、１０３、容量絶縁膜１０２の全体を被覆するように堆積した後、CMPにより平坦化し形成する。そして、図7のように、第1の導電膜１０１上で、容量絶縁膜１０２および第2の導電膜１０３が被覆していない領域、および第2の導電膜１０３上で下部に第1の導電膜１０１がない領域にフォトリソグラフィとドライエッチングにより、ヴィアホール１０５、１０６を同時に形成する。このドライエッチングはコンタクト抵抗を低減させるために0.1μm程度、第1、第2の導電膜１０１、１０３がエッチングされるような条件で行う。次に、ヴィアホール１０５、１０６をタングステンからなる導電膜で埋め込み、その後、図２に示すように、第3の導電膜１０９を形成する。以上の製造工程により、第1の半導体装置が形成される。

以上のように本実施形態によれば、ヴィアホール１０５、１０６を形成するドライエッチングの条件は、第2の導電膜１０３および第1の導電膜１０１の上面でヴィアホール１０５、１０６が形成される領域の段差がなく、ヴィアホール１０５とヴィアホール１０６はどちらに対しても十分にオーバーエッチングを施すことが可能となる。

（第２の実施形態）
次に、図8は本発明の第2の実施の形態の半導体装置の平面図である。また、図9は図8のB-B’における断面図である。２００は半導体基板に形成された第1の層間絶縁膜、２０１は下部電極の引き出し電極となる第1の導電膜、２０２は第2の層間絶縁膜、２０３は第1のコンタクトプラグ、２０４、２０５は下部電極および下部電極の引き回し電極となる第2の導電膜、２０６は容量絶縁膜、２０７は上部電極となる第3の導電膜、２０８は第3の層間絶縁膜、２０９、２１０は第2のヴィアホール、２１１、２１２はコンタクトプラグ、２１３は第4の導電膜である。容量絶縁膜２０６の膜厚は0.1μm程度で、第2の導電膜２０４、２０５の膜厚は0.5μm、第3の導電膜２０７の膜厚は0.4μm程度である。

図9のように、上部電極となる第3の導電膜２０７と下部電極の引き回し電極となる第2の導電膜２０５のヴィアホール２０９、２１０が形成されている領域は段差がないため、ヴィアホールの深さはほぼ同じになる。また、第3の導電膜２０７と容量絶縁膜２０６の端は第2の導電膜２０４のない領域に形成されているためMIM容量動作時に電界集中せず、MIM容量の寿命低下の原因とならない。

次に、上記半導体装置の製造方法を図面を参照して説明する。

図10から図17および図9は本実施形態における半導体装置の製造工程を示す断面図である。図10に示すように、半導体基板に形成された層間絶縁膜２００上に0.5μm程度のアルミニウム合金からなる導電膜を堆積後、フォトリソグラフィおよびドライエッチングによりパターニングし、下部電極の引き出し電極となる第1の導電膜２０１を形成する。

次に、図11に示すように、シリコン酸化膜からなる第１の層間絶縁膜２０２をCVDで第1の導電膜２０１全体を被覆するように堆積した後、CMPにより平坦化し形成する。そして、図12のように、第1の導電膜２０１上にフォトリソグラフィとドライエッチングにより形成したヴィアホールに、タングステンからなる導電で埋め込み、複数の第1のコンタクトプラグ２０３を形成する。

次に、図13のように0.5μm程度のアルミニウム合金からなる導電膜を堆積後フォトリソグラフィおよびドライエッチングによりパターニングし、下部電極および下部電極から離れた引き回し電極となる第2の導電体２０４、２０５を形成する。その後、図14に示すように、容量絶縁膜２０６となる0.1μm程度のシリコン窒化膜をCVDで堆積し、続けて、0.4μm程度のアルミニウム合金からなる第3の導電膜２０７を堆積する。次に図15のように、フォトリソグラフィとドライエッチングにより上記第3の導電膜２０７およびシリコン窒化膜２０６を同時にパターニングする。

この時点で下部電極である第2の導電膜２０４、シリコン窒化膜からなる容量絶縁膜２０６、上部電極となる第3の導電膜２０７が形成され、MIM容量構造に加工されたことになる。すなわち、第３の導電膜２０７と容量絶縁膜２０６は、下部電極となる第２の導電膜２０４のない第１の層間絶縁膜２０２上の領域まで拡張して形成されている。下部電極となる第2の導電膜２０４は、コンタクトプラグ２０３および第1の導電膜２０１を介して、引き回し電極となる第2の導電膜２０５に接続されている。

次に、図16に示すように、シリコン酸化膜からなる第２の層間絶縁膜２０８をCVDで第3の導電膜２０７と第2の導電膜２０５の全体を被覆するように堆積した後、CMPにより平坦化し形成する。そして、図17のように、第3の導電膜２０７上で下部に第2の導電膜２０４がない領域および第2の導電膜２０５上にフォトリソグラフィとドライエッチングにより、ヴィアホール２０９、２１０を同時に形成する。このドライエッチングはコンタクト抵抗を低減させるために0.1μm程度、第2、第3の導電膜２０５，２０７をエッチングされるような条件で行う。

次に、ヴィアホール２０９、２１０をタングステンからなる導電膜で埋め込み、複数のコンタクトプラグ２１１、２１２を形成し、その後、図9に示すように、第4の導電膜２１３を形成する。以上の製造工程により、第2の半導体装置が形成される。

以上のように本実施形態によれば、ヴィアホール２０９、２１０を形成するドライエッチングの条件は、第3の導電膜２０７および第2の導電膜２０５の上面でヴィアホール２０９、２１０が形成される領域の段差がなく、ヴィアホール２０９とヴィアホール２１０はどちらに対しても十分にオーバーエッチングを施すことが可能となる。また、第3の導電膜２０７と容量絶縁膜２０６の端にMIM容量動作時に電界集中しないため、容量絶縁膜２０６のサイドエッチングや第３の導電膜２０７の側壁テーパー角が90度以上となる条件を使用することが可能となる。

（第３の実施形態）
図18は本発明の第3の実施の形態の半導体装置の断面構造図である。３００は半導体基板に形成された第1の層間絶縁膜、３０１は下部電極となる第1の導電膜、３０２は第1の導電膜３０１の側壁に形成されたサイドウォール、３０３は容量絶縁膜、３０４は上部電極となる第2の導電膜、３０５は第2の層間絶縁膜、３０６、３０７はヴィアホール、３０８、３０９はコンタクトプラグ、３１０は第3の導電膜である。容量絶縁膜３０３の膜厚は0.1μm程度で、第1の導電膜３０１の膜厚は0.5μm程度、第2の導電膜３０４の膜厚は0.4μm程度である。下部電極となる第1の導電膜３０１と上部電極となる第2の導電膜３０４のヴィアホール３０６、３０７が形成されている領域は段差がないため、ヴィアホール３０６、３０７の深さがほぼ同じになる。また、第1の導電膜３０１の側壁にはサイドウォール３０２が形成されているため急峻な形状が緩和され、MIM容量動作時の電界集中が緩和される。

次に、上記の半導体装置の製造方法について、図面を参照して説明する。

図19から図24および図18は本実施形態における半導体装置の製造工程を示す断面図である。まず、図19に示すように、半導体基板に形成された第1の層間絶縁膜３００上に0.5μm程度のアルミニウム合金からなる導電膜を堆積後、フォトリソグラフィおよびドライエッチングにより下部電極となる第1の導電膜３０１を形成する。次に、シリコン酸化膜を0.2〜0.5μm程度CVDで堆積した後、全面異方性のドライエッチングを行い、図20に示すように、第1の導電膜３０１の側壁にシリコン酸化膜からなるサイドウォール３０２を形成する。その後、図21に示すように、容量絶縁膜３０３となる0.1μm程度のシリコン窒化膜をCVDで堆積し、続けて、0.4μm程度のアルミニウム合金からなる第2の導電膜３０４を堆積する。このとき、第1の導電膜３０１の側壁にサイドウォール３０２が形成されているため、シリコン窒化膜３０３と第2の導電膜３０４は、第1の導電膜３０１の端のサイドウォール３０２に沿った形で均一に堆積することができる。次に図22のように、フォトリソグラフィとドライエッチングにより上記第2の導電膜３０４およびシリコン窒化膜３０３を同時にパターニングする。

次に、図23に示すように、シリコン酸化膜からなる層間絶縁膜３０５をCVDで第1、第2の導電膜３０１、３０４、サイドウォール３０２、容量絶縁膜３０３全体を被覆するように堆積した後、CMPにより平坦化し形成する。そして、図24のように、第1の導電膜３０１上で、容量絶縁膜３０３および第2の導電膜３０４が被覆していない領域および、第2の導電膜３０４上で下部に第1の導電膜３０１がない領域にフォトリソグラフィとドライエッチングにより、ヴィアホール３０６、３０７を同時に形成する。次に、ヴィアホール３０６、３０７をタングステンからなる導電膜で埋め込み、その後、図18に示すように、第3の導電膜３１０を形成する。

以上のように本実施形態によれば、ヴィアホール３０６，３０７を形成するドライエッチングの条件は、第2の導電膜３０４および第1の導電膜３０１の上面でヴィアホール３０６、３０７が形成される領域の段差がなく、ヴィアホール３０６とヴィアホール３０７はどちらに対しても十分にオーバーエッチングを施すことが可能となる。また、第1の導電膜３０１の側壁にサイドウォール３０２を形成し急峻な形状を緩和することが可能となる。

（第４の実施形態）
図25は本発明の第４の実施の形態の半導体装置の断面構造図である。４００は半導体基板に形成された層間絶縁膜、４０１は下部電極の引き出し電極となる第1の導電膜、４０２は第１の層間絶縁膜、４０３は第1のコンタクトプラグ、４０４、４０５は下部電極および下部電極の引き回し電極となる第2の導電膜、４０６は第2の導電膜４０４、４０５の側壁に形成したサイドウォール、４０７は容量絶縁膜、４０８は上部電極となる第3の導電膜、４０９は第２の層間絶縁膜、４１０、４１１は第2のヴィアホール、４１２、４１３はコンタクトプラグ、４１４は第4の導電膜である。容量絶縁膜４０７の膜厚は0.1μm程度で、第2の導電膜４０４、４０５の膜厚は0.5μm、第3の導電膜４０８の膜厚は0.4μm程度である。上部電極となる第3の導電膜４０８と下部電極の引き回し電極となる第2の導電膜４０５のヴィアホール４１０、４１１が形成されている領域は段差がないため、ヴィアホール４１０、４１１の深さはほぼ同じになる。また、第3の導電膜４０８と容量絶縁膜４０７の端は第2の導電膜４０４のない領域に形成されているためMIM容量動作時に電界集中せず、MIM容量の寿命低下の原因とならない。また、第2の導電膜４０４の側壁にはサイドウォール４０６が形成されているため急峻な形状が緩和され、MIM容量動作時の電界集中が緩和される。

次に、上記半導体装置の製造方法を図面を参照して説明する。
図26から図34および図25は本実施形態における半導体装置の製造工程を示す断面図である。図26に示すように、半導体基板に形成された第1の層間絶縁膜４００上に0.5μm程度のアルミニウム合金からなる導電膜を堆積後、フォトリソグラフィおよびドライエッチングによりパターニングし、下部電極の引き出し電極となる第1の導電膜４０１を形成する。

次に、図27に示すように、シリコン酸化膜からなる層間絶縁膜４０２をCVDで第1の導電膜４０１の全体を被覆するように堆積した後、CMPにより平坦化し形成する。そして、図28のように、第1の導電膜４０１上にフォトリソグラフィとドライエッチングにより形成したヴィアホールに、タングステンからなる導電で埋め込み、複数の第1のコンタクトプラグ４０３を形成する。

次に、図29のように0.5μm程度のアルミニウム合金からなる導電膜を堆積後フォトリソグラフィおよびドライエッチングによりパターニングし、下部電極および下部電極から離れた下部電極用の引き回し電極となる第2の導電体４０４，４０５を形成する。次に、シリコン酸化膜を0.2〜0.5μm程度CVDで堆積した後、全面異方性のドライエッチングを行い、図30に示すように、第2の導電膜４０４の側壁にシリコン酸化膜からなるサイドウォール４０６を形成する。次に、図31に示すように、容量絶縁膜４０７となる0.1μm程度のシリコン窒化膜をCVDで堆積し、続けて、0.4μm程度のアルミニウム合金からなる第3の導電膜４０８を堆積する。このとき、第2の導電膜４０４の側壁にサイドウォール４０６が形成されているため、シリコン窒化膜４０７と第3の導電膜４０８は、第2の導電膜４０４の端のサイドウォール４０６に沿った形で均一に堆積することができる。次に図32のように、フォトリソグラフィとドライエッチングにより上記第3の導電膜４０８およびシリコン窒化膜４０７を同時にパターニングする。

この時点で下部電極である第2の導電膜４０４、シリコン窒化膜からなる容量絶縁膜４０７、上部電極となる第3の導電膜４０８が形成され、MIM容量構造に加工されたことになる。すなわち、第３の導電膜４０８と容量絶縁膜４０７は、下部電極となる第２の導電膜４０４のない第１の層間絶縁膜４０２上の領域まで拡張して形成されている。下部電極となる第2の導電膜４０４は、コンタクトプラグ４０３および第1の導電膜４０１を介して、引き回し電極となる第2の導電膜４０５に接続されている。

次に、図33に示すように、シリコン酸化膜からなる層間絶縁膜４０９をCVDで第3の導電膜４０８と第2の導電膜４０５およびサイドウォール４０６の全体を被覆するように堆積した後、CMPにより平坦化し形成する。そして、図34のように、第3の導電膜４０８上で下部に第2の導電膜４０４がない領域および第2の導電膜４０５上にフォトリソグラフィとドライエッチングにより、ヴィアホール４１０、４１１を同時に形成する。このドライエッチングはコンタクト抵抗を低減させるために0.1μm程度、第2、第3の導電膜４０５、４０８をエッチングされるような条件で行う。次に、ヴィアホール４１０、４１１をタングステンからなる導電膜で埋め込み、コンタクトプラグ４１２、４１３を形成し、その後、図25に示すように、第4の導電膜４１４を形成する。

以上のように本実施形態によれば、ヴィアホール４１０、４１１を形成するドライエッチングの条件は、第3の導電膜４０８および第2の導電膜４０５の上面でヴィアホール４１０、４１１が形成される領域の段差がなく、ヴィアホール４１０とヴィアホール４１１はどちらに対しても十分にオーバーエッチングを施すことが可能となる。また、第3の導電膜４０８と容量絶縁膜４０７の端がMIM容量動作時に電界集中しないため、容量絶縁膜４０７のサイドエッチングや第３の導電膜４０８の側壁テーパー角が90度以上となる条件を使用することが可能となる。また、第2の導電膜４０４の側壁にサイドウォール４０６を形成し急峻な形状を緩和することが可能となる。

以上、本発明による実施形態について説明してきたが、本発明はこれらの実施形態に限定されるものではない。

上記の実施形態においては、容量絶縁膜はシリコン窒化膜により形成したが、シリコン酸化膜等他の絶縁膜でも良い。

また、上記の実施形態においてはすべての層間絶縁膜の平坦化はCMPにより行ったが、レジストエッチバック法等により行っても良い。

また、上記の第3の半導体装置の実施形態において、下部電極となる導電膜の側壁に形成するサイドウォールはシリコン酸化膜により形成したが、シリコン窒化膜等他の絶縁膜または導電膜でも良い。導電膜を用いた場合、下部電極と導電膜とサイドウォールが電気的に接続されるので、下部電極となる導電膜の表面積が増大することになり、MIM容量の容量値が増加することができる。

本発明の半導体装置およびその製造方法は、上部電極および下部電極の引き出しのヴィアホールを形成する領域の段差をなくし、ヴィアホールを形成するドライエッチングのマージンを容易に確保することができるとともに、上部電極と容量絶縁膜の端をMIM容量が動作する際に電界がかからないようにし、長寿命が確保できる等の効果を有し、MIM容量を有する半導体装置およびその製造方法等として有用である。

本発明の第１の実施形態における半導体装置を示す平面図である。 そのＡ−Ａ′線断面図である。 本発明の第１の実施形態における半導体装置の製造方法の一部の工程を示す断面図である。 図３に続く工程を示す断面図である。 図４に続く工程を示す断面図である。 図５に続く工程を示す断面図である。 図６に続く工程を示す断面図である。 本発明の第２の実施の形態における半導体装置を示す平面図である。 そのＢ−Ｂ′線断面図である。 本発明の実施形態における半導体装置の製造方法の工程の一部を示す断面図である。 図１０に続く工程を示す断面図である。 図１１に続く工程を示す断面図である。 図１２に続く工程を示す断面図である。 図１３に続く工程を示す断面図である。 図１４に続く工程を示す断面図である。 図１５に続く工程を示す断面図である。 図１６に続く工程を示す断面図である。 本発明の第３の実施形態における半導体装置を示す断面図である。 本発明の第３の実施形態における半導体装置の製造方法の一部の工程を示す断面図である。 本発明の実施形態における半導体装置の製造方法を示す断面図である。 図２０に続く工程を示す断面図である。 図２１に続く工程を示す断面図である。 図２２に続く工程を示す断面図である。 図２３に続く工程を示す断面図である。 本発明の第４の実施形態における半導体装置を示す断面図である。 本発明の実施形態における半導体装置の製造方法の一部の工程を示す断面図である。 図２６に続く工程を示す断面図である。 図２７に続く工程を示す断面図である。 図２８に続く工程を示す断面図である。 図２９に続く工程を示す断面図である。 図３０に続く工程を示す断面図である。 図３１に続く工程を示す断面図である。 図３２に続く工程を示す断面図である。 図３３に続く工程を示す断面図である。 従来例の半導体装置の製造方法の一部の工程を示す断面図である。 図３５に続く工程を示す断面図である。 図３６に続く工程を示す断面図である。 図３７に続く工程を示す断面図である。 図３８に続く工程を示す断面図である。 図３９に続く工程を示す断面図である。

符号の説明

１００、３００ 第1の層間絶縁膜
１０１、３０１ 第1の導電膜
３０２ サイドウォール
１０２、３０３ 容量絶縁膜
１０３、３０４ 第2の導電膜
１０４、３０５ 第2の層間絶縁膜
１０５、１０６、３０６、３０７ ヴィアホール
１０７、１０８、３０８，３０９ コンタクトプラグ
１０９、３１０ 第3の導電膜
２００、４００ 層間絶縁膜
２０１、４０１ 第1の導電膜
２０２、４０２ 第１の層間絶縁膜
２０３、４０３ 第1のコンタクトプラグ
２０４、２０５、４０４、４０５ 第2の導電膜
４０６ サイドウォール
２０６、４０７ 容量絶縁膜
２０７、４０８ 第3の導電膜
２０８、４０９ 第２の層間絶縁膜
２０９、２１０、４１０、４１１ 第2のヴィアホール
２１１、２１２、４１２、４１３ 第2のコンタクトプラグ
２１３、４１４ 第4の導電膜

Claims (8)

1. 半導体基板と、
   前記半導体基板上に形成された下部電極となる第1の導電膜と、
   前記第1の導電膜上に形成された容量絶縁膜と、
   前記容量絶縁膜上に形成された上部電極となる第2の導電膜と、
   前記第1の導電膜と前記第2の導電膜を被覆する層間絶縁膜と、
   前記層間絶縁膜に形成され、前記第1の導電膜と前記第2の導電膜にそれぞれ接続するコンタクトプラグとを備え、
   前記第２の導電膜と前記容量絶縁膜は、前記第１の導電膜上の一部に形成され、かつ、少なくとも一部分が前記第1の導電膜のない領域まで拡張して形成され、
   前記第1の導電膜と接続する前記コンタクトプラグは、前記第１の導電膜上の前記第２の導電膜および前記容量絶縁膜のない領域に形成され、
   前記第2の導電膜と接続する前記コンタクトプラグは、前記第1の導電膜のない領域に形成されたことを特徴とする半導体装置。
2. 容量絶縁膜と第2の導電膜の膜厚の合計が第1の導電膜とほぼ同じである請求項１記載の半導体装置。
3. 半導体基板と、前記半導体基板上に形成された下部電極引き出し用の第1の導電膜と、
   前記第1の導電膜を被覆する第1の層間絶縁膜と、
   前記第1の層間絶縁膜に形成され、前記第1の導電膜の異なる領域にそれぞれ接続する複数の第1のコンタクトプラグと、
   前記第1の層間絶縁膜上に形成され、前記複数の第1のコンタクトプラグとそれぞれ接続される下部電極および前記下部電極から離れた下部電極用引き回し電極となる第2の導電膜と、
   前記第2の導電膜の前記下部電極上に形成された容量絶縁膜と、
   前記容量絶縁膜上に形成された上部電極となる第3の導電膜と、
   前記第2の導電膜と前記第3の導電膜を被覆する第2の層間絶縁膜と、
   前記第2の層間絶縁膜に形成され、前記第2の導電膜の前記下部電極用引き回し電極と前記第3の導電膜にそれぞれ接続する複数の第2のコンタクトプラグとを具備し、
   前記第３の導電膜と前記容量絶縁膜は、前記第2の導電膜の前記下部電極のない領域まで拡張して形成され、
   前記第3の導電膜と接続する前記第2のコンタクトプラグは前記第2の導電膜のない領域に形成されることを特徴とする半導体装置。
4. 容量絶縁膜と第3の導電膜の膜厚の合計が第2の導電膜とほぼ同じである請求項３記載の半導体装置。
5. 下部電極の側壁にサイドウォールを設けた請求項１から請求項４までの何れか一項記載の半導体装置。
6. 半導体基板上に下部電極となる第1の導電膜を形成する工程と、
   前記第1の導電膜と前記半導体基板の上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に第2の導電膜を形成する工程と、
   上部電極となる前記第2の導電膜と前記容量絶縁膜を選択的にエッチングする工程と、
   前記第1の導電膜と第2の導電膜を被覆する層間絶縁膜を形成する工程と、
   前記層間絶縁膜を平坦化する工程と、
   前記層間絶縁膜に前記第1の導電膜と前記第2の導電膜にそれぞれ接続するコンタクトプラグを形成する工程とを含み、
   前記第2の導電膜をエッチングする工程では、前記第２の導電膜を前記第１の導電膜上の一部に形成し、かつ、前記第２の導電膜は少なくとも一部分が前記第1の導電膜のない領域まで拡張して形成され、
   前記コンタクトプラグを形成する工程では、前記第1の導電膜と接続する前記コンタクトプラグは、前記第１の導電膜上の前記第２の導電膜のない領域に形成され、
   前記第2の導電膜と接続するコンタクトプラグは前記第1の導電膜のない領域に形成されることを特徴とする半導体装置の製造方法。
7. 半導体基板上に下部電極引き出し用の第1の導電膜を形成する工程と、
   前記第1の導電膜を被覆する第1の層間絶縁膜を形成する工程と、
   前記第1の層間絶縁膜に前記第1の導電膜の異なる領域にそれぞれ接続する複数の第1のコンタクトプラグを形成する工程と、
   前記第1の層間絶縁膜上に前記複数の第1のコンタクトプラグとそれぞれ接続される下部電極および前記下部電極から離れた下部電極用引き回し電極となる第2の導電膜を形成する工程と、
   前記第2の導電膜の前記下部電極と前記第1の層間絶縁膜の上に容量絶縁膜を形成する工程と、
   前記容量絶縁膜上に第3の導電膜を形成する工程と、
   上部電極となる前記第3の導電膜と前記容量絶縁膜を選択的にエッチングする工程と、
   前記第2の導電膜と第3の導電膜を被覆する第2の層間絶縁膜を形成する工程と、
   前記第2の層間絶縁膜を平坦化する工程と、
   前記第2の層間絶縁膜に前記第2の導電膜の前記下部電極用引き回し電極と前記第3の導電膜にそれぞれ接続する複数の第2のコンタクトプラグを形成する工程とを含み、
   前記第3の導電膜をエッチングする工程では、前記上部電極は前記第2の導電膜のない領域まで拡張して形成され、
   前記第2のコンタクトプラグを形成する工程では、前記第3の導電膜と接続する第2のコンタクトプラグは前記第2の導電膜のない領域に形成されることを特徴とする半導体装置の製造方法。
8. 容量絶縁膜を形成する工程の前に、下部電極の側壁にサイドウォールを形成する工程を含む請求項６または請求項７記載の半導体装置の製造方法。
   

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