KR100679257B1 - 매립형 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 생산 수율을 증대 또는 극대화 할 수 있는 매립형 커패시터의 제조방법에 관한 것으로, 그의 제조방법은, 반도체 기판 상에 형성된 절연막으로부터 도전영역이 선택적으로 개구되는 트렌치의 바닥에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성된 상기 반도체 기판의 전면에 유전막을 형성하는 단계; 및 상기 유전막 상에 금속막을 형성하고, 상기 금속막 상에 보호막을 형성한 후, 화학적 기계적 연마방법으로 상기 절연막이 노출되도록 상기 반도체 기판을 평탄화하여 노드가 분리된 상부 전극을 형성하는 단계를 포함함에 의해 화학적 기계적 연마공정 시 상기 보호막을 이용하여 상기 금속막의 균열을 방지할 수 있기 때문에 생산 수율을 향상시킬 수 있다.
콘택 플러그(contact plug), 상부 전극, 하부 전극, 유전막
Description
도 1a 내지 1e는 종래 기술에 따른 매립형 커패시터의 제조방법을 나타내기 위한 공정단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 매립형 커패시터의 제조방법을 나타내기 위한 공정 단면도
* 도면의 주요부분에 대한 부호의 설명 *
110 : 반도체 기판 112 : 제 1 층간 절연막
114 : 콘택 플러그 116 : 알루미늄막
118 : 티타늄막 120 : 제 1 티타늄 질화막
122 : 제 1 금속막 124 : 제 2 층간 절연막
126 : 트렌치 128 : 유전막
130 : 제 2 티타늄 질화막 132 : 텅스텐막
134 : 제 2 금속막 136 : 제 3 층간 절연막
본 발명은 반도체 소자에 관한 것으로, 상세하게는 사용되는 스토리지 커패시터의 제조방법에 관한 것이다.
최근 들어 등장하고 있는 복합 반도체 소자는 하나의 칩(chip)내에 다수의 아날로그 소자를 포함하는 복잡한 회로 및 배선이 함께 집적화된 소자이다. 이러한 복합 반도체 소자의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다. 한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다.
일반적으로, 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 상부전극 및 하부전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극/ 하부전극과 유전체 박막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스가 낮아지는 단점이 있다. 또한, 폴리실리콘층에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스가 낮아지고, 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위한 방안으로 커패시터의 구조를 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)로 변경하기 위한 연구개발이 활발히 진행되고 있다.
그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스(parasitic capacitance)가 없기 때문에 고성능 반도체 소자에 주로 이용되고 있다. 최근에는 알루미늄, 구리 또는 텅스텐과 같은 도전성이 우수한 금속을 사용하여 반도체 소자의 금속배선을 형성하는 기술이 도입되었고, 상기 금속 배선과 동일 또는 유사한 상기 금속을 전극으로 사용한 MIM 구조의 다양한 커패시터가 제안되고 있다. MIM 구조의 커패시터 및 그 제조방법에 관하여 Gambino 등에 의해 제안된 미국특허등록번호 6,025,226(U.S. Patent No. 6,025,226), '커패시터의 형성방법 및 이 방법을 사용하여 형성된 커패시터(Method of forming a capacitor and a capacitor formed using the method)' 및 미국특허등록번호 6,081,021(U.S.Patent No. 6,081,021),'도전체-절연체-도전체 구조(Conductor-Insulator-Conductor structure)'에는 매립형 커패시터의 제조방법이 개시되어 있다.
이하, 도면을 참조하여 종래 기술에 따른 매립형 커패시터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 1e는 종래 기술에 따른 매립형 커패시터의 제조방법을 나타내기 위한 공정단면도이다.
도 1a에 도시된 바와 같이, 종래의 매립형 커패시터의 제조방법은 반도체 기판(10) 또는 상기 반도체 기판(10)에 형성된 제 1 층간 절연막(12) 전기적으로 연결된 콘택 플러그(contact plug, 14) 상에 제 1 금속막(22)을 형성한다. 또한, 상기 제 1 금속막(22) 상에 포토레지스트(도시하지 않음)를 도포하고, 상기 콘택 플러그(14) 상부의 소정 영역에 형성된 포토레지스트만 남도록 패터닝하고, 상기 포토레지스트를 마스크로 사용하여 상기 제 1 금속막(22)을 제거하여 상기 플러그 상 부에 전기적으로 연결되는 하부 전극을 형성한다. 여기서, 상기 제 1 금속막(22)은 상기 콘택 플러그(14)와의 저항을 줄이고, 후속의 유전막(도 1d의 28) 내에 존재하는 물질이 상기 제 1 금속막(22)로 확산되는 것을 방지하는 장벽층 역할을 할 수 있도록 알루미늄막(16), 티타늄막(18) 및 제 1 티타늄 질화막(20)으로 적층된 구조를 갖도록 형성된다.
도 1b에 도시된 바와 같이, 상기 하부 전극 상에 제 2 층간 절연막(24)을 소정 두께로 형성하고, 상기 제 2 층간 절연막(24) 상에 포토레지스트를 도포하고, 상기 하부 전극에 대응되는 포토레지스트를 제거한 후, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하부 전극이 노출되도록 상기 제 2 층간 절연막(24)을 제거하여 상기 제 2 층간 절연막(24)에 의해 상기 하부 전극이 선택적으로 노출되는 트렌치(trench, 26)를 형성한다. 여기서, 상기 하부 전극 상에 형성되는 상기 제 2 층간 절연막(24)의 단차가 발생될 경우, 상기 제 2 층간 절연막(24)을 화학 기계적 연마방법으로 평탄화시킨 후 트렌치(26)를 형성할 수도 있다.
도 1c에 도시된 바와 같이, 상기 하부 전극 및 제 2 층간 절연막(24)이 형성된 상기 반도체 기판(10)의 전면에 유전막(28)을 소정 두께를 갖도록 형성한다.
도 1d에 도시된 바와 같이, 상기 유전막(28)이 형성된 반도체 기판(10)의 전면에 제 2 금속막(34)을 전면에 형성한다. 여기서, 상기 제 2 금속막(34)은 상기 제 1 금속막(22)과 마찬가지로 상기 유전막(28)과의 접촉면에서 상기 유전막(28) 내에 함유된 산소 또는 질소와 같은 확산(diffusion)이 우수한 물질로부터 보호되고, 상기 유전막(28)의 화학적 반응을 방지하기 위한 완충 금속막으로서 제 2 티타 늄 질화막(30)과, 도전성이 우수한 도전 금속막으로서 텅스텐막(32)으로 이루어진 복층구조를 갖도록 형성된다.
도 1e에 도시된 바와 같이, 상기 제 2 금속막(34)이 형성된 반도체 기판(10)을 화학 기계적 연마방법으로 상기 제 2 층간 절연막(24)이 노출되도록 평탄화하여 상기 상부 전극의 노드를 분리한다.
그러나, 도전성과 내식성이 우수한 텅스텐을 상기 제 2 금속막(34)으로 사용할 경우, 상기 화학 기계적 연마 방법으로 상기 제 2 층간 절연막(24) 상의 상기 텅스텐을 제거하여 상기 반도체 기판(10)을 평탄화하는 과정에서 상기 텅스텐은 스트레스(stress)에 약하기 때문에 상기 트렌치(26) 내부에서 상기 텅스텐막(32)의 균열(36)이 도면에서와 같이 쉽게 발생된다.
따라서, 종래 기술에 따른 매립형 커패시터의 제조방법은 텅스텐막(32)과 같이 스트레스에 약한 금속을 제 2 금속막(34)으로 사용하여 화학 기계적 연마방법으로 상부 전극의 노드 분리를 분리하고자 할 경우, 트렌치(26) 내부에 형성된 상기 텅스텐막(32)의 균열(36)이 발생할 수 있기 때문에 생산 수율이 떨어지는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 텅스텐과 같은 스트레스에 약한 금속으로 이루어진 상부 전극의 노드를 화학 기계적 연마 방법으로 분리할 때 상부 전극의 균열을 방지하여 생산 수율을 증대 또는 극대화할 수 있는 매 립형 커패시터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 양태에 따라, 매립형 커패시터의 제조방법은, 반도체 기판상에 형성된 절연막으로부터 도전영역이 선택적으로 개구되는 트렌치의 바닥에 하부 전극을 형성하는 단계; 상기 하부 전극이 형성된 상기 트렌치의 바닥을 포함하는 상기 반도체 기판의 전면에 유전막을 형성하는 단계; 및 상기 유전막 상에 소정 두께를 갖는 금속막을 형성하고, 상기 금속막 상에 보호막을 적층하고, 화학적 기계적 연마방법으로 상기 절연막이 노출되도록 상기 보호막 및 상기 금속막을 평탄하게 제거하여 상기 트렌치에 의해 노드가 분리된 상기 금속막으로 이루어지는 상부 전극을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양태는, 반도체 기판 또는 상기 반도체 기판 상에 형성된 도전영역에 전기적으로 연결되는 콘택 플러그 및 상기 콘택 플러그 주위의 제 1 층간 절연막 상에 소정 크기의 하부 전극을 형성하는 단계; 상기 하부 전극이 형성된 반도체 기판의 전면에 제 2 층간 절연막을 형성하고, 상기 하부 전극 상의 상기 제 2 층간 절연막을 선택적으로 제거하여 상기 하부 전극이 노출되는 트렌치를 형성하는 단계; 상기 하부 전극이 형성된 상기 반도체 기판의 전면에 유전막을 형성하는 단계; 상기 유전막 상에 금속막을 형성하는 단계; 상기 금속막 상에 후속의 화학 기계적 연마 방법을 이용한 상부 전극의 노드 분리 시 상기 금속막을 보호하는 제 3 층간 절연막을 적층하는 단계; 및 상기 제 2 층간 절연막이 노출되도록 상기 화학적 기계적 연마방법으로 상기 제 2 층간 절연막 상의 상기 제 3 층간 절연막 및 금속막을 평탄하게 제거하여 상기 상부 전극의 노드를 분리하는 단계를 포함하는 매립형 커패시터의 제조방법이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 막은 층으로 표현 될 수 있으며, 어떤 층이 다른 층 또는 기판의 '상부'에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수도 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 매립형 커패시터의 제조방법을 나타내기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 본 발명에 따른 매립형 커패시터의 제조방법은 반도체 기판(110) 또는 상기 반도체 기판(110)에 형성된 제 1 층간 절연막(112) 전기적으로 연결된 콘택 플러그(114) 상에 제 1 금속막(122)을 형성한다. 또한, 상기 제 1 금속막(122) 상에 포토레지스트를 도포하고, 상기 콘택 플러그(114) 상부의 소정 영역에 형성된 포토레지스트만 남도록 패터닝하고, 상기 포토레지스트를 마스크로 사용하여 상기 제 1 금속막(122)을 제거하여 상기 플러그 상부에 전기적으로 연결되는 하부 전극을 형성한다.
도시되지는 않았지만, 상기 콘택 플러그(114)는 상기 반도체 기판(110)상의 배선 또는 소정의 도전 영역 상에 형성된 상기 제 1 층간 절연막(112)으로부터 상기 배선 또는 도전 영역을 선택적으로 노출시키는 제 1 콘택홀을 형성하고, 상기 제 1 콘택홀이 매몰되도록 텅스텐막과 같은 소정의 금속막을 형성하고, 화학 기계적 연마방법으로 상기 제 1 층간 절연막(112)이 노출되도록 상기 금속막을 제거하고, 상기 반도체 기판(110)을 평탄화함으로서 형성될 수 있다.
여기서, 상기 콘택 플러그(114)는 상기 제 1 층간 절연막(112)에 의해 절연되는 금속 라인이 될 수도 있다. 또한, 상기 제 1 금속막(122)의 형성공정 이전에 상기 반도체 기판(110) 또는 상기 콘택 플러그(114) 상에 유발된 자연 산화막(native oxide layer)을 제거하는 공정이 더 추가될 수도 있다.
예컨대, 상기 제 1 금속막(122)은 상기 콘택 플러그(114)와 접촉되는 알루미늄막(116), 티타늄막(118) 및 제 1 티타늄 질화막(120)의 다층구조로 이루어진다. 상기 알루미늄막(116)은 도전성은 우수하나 산소 또는 질소에 의해 쉽게 부식되어 산화알루미늄으로 변환되는 화학반응이 일어날 수 있다. 이때, 상기 알루미늄막(116)은 약 2000Å 내지 약 6000Å정도의 두께를 갖도록 형성되고, 상기 티타늄막(118)은 약 50Å 내지 약 200Å정도의 두께를 갖도록 형성되고, 상기 제 1 티타늄 질화막(120)은 100Å 내지 약 1000Å정도의 두께를 갖도록 형성된다. 따라서, 상기 알루미늄막(116)을 포함하는 상기 제 1 금속막(122) 상에 후속으로 형성되는 유전막(도 2c의 128)으로부터의 화학적인 반응에 의한 도전성을 향상시키기 위해 내식 성이 우수한 티타늄막(118)과 같은 금속막이 상기 알루미늄상에 적층된다. 또한, 상기 티타늄막(118)은 유전막(128)으로 사용되는 실리콘 질화막에서 확산되거나 후속의 열공정으로부터 발생되는 될 수 있는 질소 성분으로부터의 화학반응이 방지될 수 있도록 제 2 티타늄 질화막(120)이 적층된다. 이때, 상기 알루미늄막(116) 및 티타늄막(118)은 진공 증착법, 스퍼터링 또는 화학기상증착방법으로 형성될 수 있으며, 상기 제 1 티타늄 질화막(120)은 화학기상증착방법으로 형성된다.
예컨대, 상기 제 1 금속막(122)으로 이루어진 하부 전극은 약 2㎛ 내지 10㎛정도의 길이와, 약 1㎛ 내지 5㎛정도의 폭을 갖도록 형성된다.
도 2b에 도시된 바와 같이, 상기 하부 전극 상에 실리콘 산화막과 같은 제 2 층간 절연막(124)을 소정 두께로 형성하고, 상기 제 2 층간 절연막(124) 상에 포토레지스트를 도포하고, 상기 하부 전극의 상부에 형성되는 포토레지스트를 제거한 후, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하부 전극이 노출되도록 상기 제 2 층간 절연막(124)을 제거하여 상기 제 2 층간 절연막(124)에 의해 상기 하부 전극이 선택적으로 노출되는 트렌치(126)를 형성한다. 예컨대, 상기 제 2 층간 절연막(124)은 약 4000Å 내지 약 8000Å정도의 두께를 갖도록 형성된다. 또한, 상기 트렌치(126)는 상기 하부 전극의 길이 및 폭과 동일 또는 유사한 크기를 갖도록 형성되어 상기 하부 전극을 노출시킨다.
여기서, 상기 하부 전극 상에 상기 제 2 층간 절연막(124)을 형성할 경우, 상기 하부 전극 상부에 형성된 상기 제 2 층간 절연막(124)이 비해 상기 하부 전극의 주위의 상기 제 1 층간 절연막(112) 상에 형성된 제 2 층간 절연막(124)에 비해 더 돌출되어 단차를 갖고 형성될 수 있다. 이때, 상기 제 2 층간 절연막(124)의 단차에 의한 상기 포토레지스트의 패터닝 불량이 발생된다. 따라서, 상기 제 2 층간 절연막(124)의 단차를 제거하기 위해 상기 제 2 층간 절연막(124)을 평탄화하여 포토레지스트를 패터닝하기 위한 화학 기계적 연마공정을 더 추가할 수도 있다. 예컨대, 상기 제 2 층간 절연막(124)을 평탄화하기 위한 상기 화학 기계적 연마공정은 상기 실리카와 같은 연마제와 수산화 칼륨(KOH)와 같은 첨가제를 사용하여 이루어진다.
도 2c에 도시된 바와 같이, 상기 하부 전극 및 제 2 층간 절연막(124)이 형성된 상기 반도체 기판(110)의 전면에 실리콘 질화막과 같은 유전막(128)을 소정 두께를 갖도록 형성한다.
여기서, 상기 유전막(128)은 유전율이 높은 물질로 이루어지는데, 상기 실리콘 질화막외에도 산화 알루미늄 또는 산화 하프늄과 같은 고 유전율의 물질이 사용되어질 수 있다. 이때, 커패시터의 전기 용량(capacitance)이 일정하다고 가정할 경우, 상기 유전막(128)의 유전율이 높을수록 상기 유전막(128)의 두께가 증가될 수 있고, 상기 유전막(128)의 유전율이 낮을수록 상기 유전막(128)의 두께가 줄어들어야만 한다.
예컨대, 상기 유전막(128)으로 상기 실리콘 질화막이 사용될 경우, 약 100Å 내지 약 1500Å정도의 두께를 갖도록 형성될 수 있다.
도 2d에 도시된 바와 같이, 상기 유전막(128)이 형성된 반도체 기판(110)의 전면에 제 2 금속막(134)을 전면에 형성한다. 여기서, 상기 제 2 금속막(134)은 상 기 제 1 금속막(122)에서와 마찬가지로 상기 유전막(128)과의 접촉면에서 질소와 같은 확산으로부터 금속의 도전성을 보호하고, 상기 유전막(128)의 화학적 반응을 방지하기 위해 완충 금속막과 도전성이 우수한 도전 금속막으로 이루어진 복층구조로 이루어진다. 예컨대, 상기 제 2 금속막(134)은 제 2 티타늄 질화막(130) 및 텅스텐막(132)의 적층구조로 형성된다. 이때, 상기 제 2 티타늄 질화막(130)은 상술한 바와 같이, 유전막(128)의 계면에 형성되어 후속의 열처리 공정 또는 자연반응에 의해 상기 유전막(128)으로부터 질소 또는 산소와 같은 화학반응이 활발한 원소의 확산을 방지함으로서 완충막으로서의 역할을 하고, 상기 하부 전극에 대전된 전하와 반대되는 전하가 유도될 수 있는 제 2 금속막(134)으로서 사용될 수 있다. 또한, 텅스텐막(132)은 내식성 및 도전성이 우수한 반면, 소정의 강도 금속으로 진공 증착법 또는 스퍼터링방법으로 형성된 상기 텅스텐막(132)은 스트레스에 의한 균열이 쉽게 발생될 수 있다. 예컨대, 상기 제 2 티타늄 질화막(130)은 약 50Å 내지 약 200Å정도의 두께를 갖도록 형성되고, 상기 텅스텐막(132)은 약 100Å 내지 약 1000Å정도의 두께를 갖도록 형성된다.
도 2e에 도시된 바와 같이, 상기 제 2 금속막(134)이 형성된 반도체 기판(110)의 전면에 소정 두께의 실리콘 산화막과 같은 제 3 층간 절연막(136)을 형성한다.
여기서, 상기 제 3 층간 절연막(136)은 후속의 상기 제 2 금속막(134)의 화학 기계적 연마공정 시 스트레스로 인한 상기 텅스텐막(132)의 균열을 방지하기 위한 보호막으로서 형성된다. 예컨대, 상기 제 3 층간 절연막(136)은 약 5000Å이하 의 두께를 갖도록 형성된다.
즉, 본 발명의 매립형 커패시터는 내식성이 높은 텅스텐막(132)과 같은 금속으로 이루어지는 상부 전극을 사용할 경우, 후속에서 화학 기계적 연마방법으로 상기 상부 전극의 노드 분리 시에 화학 기계적 연마설비와 상기 상부 전극의 마찰에 의한 스트레스가 발생될 수 있다. 따라서, 상기 텅스텐막(132)과 같이 스트레스 또는 충격에 약한 제 2 금속막(134) 상에 실리콘 산화막을 보호막으로 형성하여 상기 텅스텐막(132)의 균열이 발생되는 것을 방지토록 할 수 잇다.
이때, 상기 매립형 커패시터가 작은 면적으로 형성될 경우, 상기 하부 전극이 형성된 상기 트렌치(126)의 전체가 메몰될 정도의 두께를 갖는 상기 제 3 층간 절연막(136)이 형성될 수도 있다. 반면, 상기 매립형 커패시터가 대면적으로 형성될 경우, 상기 트렌치(126)의 전체가 메몰되지 않아도 무방하다.
도 2f에 도시된 바와 같이, 상기 제 3 층간 절연막(136)이 형성된 반도체 기판(110)을 상기 제 2 층간 절연막(124)이 노출되도록 평탄화하여 상기 상부 전극의 노드를 분리한다.
여기서, 상기 반도체 기판(110)의 평탄화는 화학 기계적 연마공정으로 이루어질 수 있고, 상기 화학 기계적 연마공정을 통해 상기 제 2 층간 절연막(124)상에 형성된 상기 제 3층간 절연막 및 제 2 금속막(134)을 제거함으로서 상기 반도체 기판(110)이 평탄화될 수 있다. 또한, 상기 화학 기계적 연마 공정 시 상기 제 2 층간 절연막(124)의 일부를 과도하게 제거할 수도 있다. 예컨대, 상기 제 3 층간 절연막(136)으로 사용된 상기 실리콘 산화막의 상기 화학 기계적 연마는 실리카 (silica)와 같은 연마제(slurry)와 수산화칼륨(KOH)와 같은 첨가제가 사용하여 수행될 수 있고, 상기 제 2 금속막(134)으로 사용된 상기 텅스텐막(132)의 화학 기계적 연마는 실리카(silica)와 같은 연마제와 중수(H2O2)와 같은 첨가제가 사용하여 수행될 수 있다.
이때, 상기 제 2 층간 절연막(124) 상부에 형성된 상기 제 3 층간 절연막(136)과 상기 제 2 금속막(134)의 순차적인 화학 기계적 연마공정 시에 상기 트렌치(126) 내부에 형성된 상기 제 3 층간 절연막(136)이 상기 제 2 금속막(134)을 보호하고 있고, 상기 제 3 층간 절연막(136)이 화학 기계적 연마설비와 마찰되기 때문에 상기 제 2 금속막(134)의 스트레스 또는 충격을 방지할 수 있다.
따라서, 본 발명에 따른 매립형 커패시터의 제조방법은 텅스텐막(132)과 같이 스트레스에 약한 제 2 금속막(134)으로 이루어진 상부 전극의 상부에 실리콘 산화막과 같은 제 3 층간 절연막(136)을 보호막으로 형성하여 화학 기계적 연마방법으로 상기 상부 전극의 노드 분리 시에 스트레스로부터 상기 텅스텐막(132)의 균열을 방지할 수 있기 때문에 생산 수율을 증대 또는 극대화할 수 있다.
도시하지는 않았지만, 상기 상부 전극의 노드가 분리된 상기 반도체 기판(110) 상에 제 4 층간 절연막을 소정 두께로 형성하고, 상기 상부 전극 상에 형성된 상기 제 4 층간 절연막의 일부를 제거하여 상기 상부 전극이 노출되는 제 2 콘택홀을 형성하고, 상기 제 2 콘택홀이 형성된 상기 제 4 층간 절연막 상에 제 3 금속막을 형성하고, 상기 제 3 금속막을 패터닝하여 상기 상부 전극과 전기적으로 연결되는 금속 라인을 더 형성한다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 텅스텐막과 같이 스트레스에 약한 금속막으로 이루어진 상부 전극의 상부에 보호막을 형성하고, 화학 기계적 연마방법으로 기판을 평탄화하여 트렌치 내부의 상기 상부 전극의 노드를 분리시키고자 할 경우, 상기 트렌치 내부의 상기 상부 전극이 화학 기계적 연마설비의 연마 헤드 또는 연마 패드와 접촉 시 유발되는 스트레스로부터 상기 상부 전극의 균열을 방을 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.
Claims (19)
- 반도체 기판상에 형성된 절연막으로부터 도전영역이 선택적으로 개구되는 트렌치의 바닥에 하부 전극을 형성하는 단계;상기 하부 전극이 형성된 상기 트렌치의 바닥을 포함하는 상기 반도체 기판의 전면에 유전막을 형성하는 단계; 및상기 유전막 상에 소정 두께를 갖는 금속막을 형성하고, 상기 금속막 상에 보호막을 적층하고, 화학적 기계적 연마방법으로 상기 절연막이 노출되도록 상기 보호막 및 상기 금속막을 평탄하게 제거하여 상기 트렌치에 의해 노드가 분리된 상기 금속막으로 이루어지는 상부 전극을 형성하는 단계를 포함함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 1 항에 있어서,상기 보호막은 실리콘 산화막으로 이루어짐을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 2 항에 있어서,상기 실리콘 산화막은 화학기상증착방법으로 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 2 항에 있어서,상기 실리콘 산화막은 약 5000Å이하의 두께를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 2 항에 있어서,상기 실리콘 산화막은 상기 상부 전극의 노드 분리 시 실리카를 연마제로 사용하고, 수산화 칼륨을 첨가제로 사용하여 화학 기계적 연마함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 1 항에 있어서,상기 하부 전극은 알루미늄막, 티타늄막 및 티타늄 질화막이 적층된 구조를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 6 항에 있어서,상기 알루미늄막 및 티타늄막은 진공 증착법, 스퍼터링 또는 화학기상증착방 법으로 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 6 항에 있어서,상기 티타늄 질화막은 화학기상증착방법으로 약 100Å 내지 약 1000Å정도의 두께를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 1 항에 있어서,상기 유전막은 실리콘 질화막으로 이루어짐을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 9 항에 있어서,상기 실리콘 질화막은 약 100Å 내지 약 1500Å정도의 두께를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 1 항에 있어서,상기 금속막은 티타늄 질화막 및 텅스텐막이 적층된 구조를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 11 항에 있어서,상기 티타늄 질화막은 약 50Å 내지 약 200Å정도의 두께를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 11 항에 있어서,상기 텅스텐막은 약 100Å 내지 약 1000Å정도의 두께를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 11 항에 있어서,상기 텅스텐막은 상기 상부 전극의 노드 분리 시 실리카를 연마제로 사용하고, 중수를 첨가제로 사용하여 화학 기계적 연마함을 특징으로 하는 매립형 커패시터의 제조방법.
- 반도체 기판 또는 상기 반도체 기판 상에 형성된 도전영역에 전기적으로 연결되는 콘택 플러그 및 상기 콘택 플러그 주위의 제 1 층간 절연막 상에 소정 크기의 하부 전극을 형성하는 단계;상기 하부 전극이 형성된 반도체 기판의 전면에 제 2 층간 절연막을 형성하고, 상기 하부 전극 상의 상기 제 2 층간 절연막을 선택적으로 제거하여 상기 하부 전극이 노출되는 트렌치를 형성하는 단계;상기 하부 전극이 형성된 상기 반도체 기판의 전면에 유전막을 형성하는 단계;상기 유전막 상에 금속막을 형성하는 단계;상기 금속막 상에 후속의 화학 기계적 연마 방법을 이용한 상부 전극의 노드 분리 시 상기 금속막을 보호하는 제 3 층간 절연막을 적층하는 단계; 및상기 제 2 층간 절연막이 노출되도록 상기 화학적 기계적 연마방법으로 상기 제 2 층간 절연막 상의 상기 제 3 층간 절연막 및 금속막을 평탄하게 제거하여 상기 상부 전극의 노드를 분리하는 단계를 포함함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 15 항에 있어서,상기 제 3 층간 절연막은 실리콘 산화막으로 이루어짐을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 16 항에 있어서,상기 실리콘 산화막은 상기 상부 전극의 노드 분리 시 실리카를 연마제로 사용하고, 수산화 칼륨을 첨가제로 사용하여 화학 기계적 연마함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 15 항에 있어서,상기 금속막은 티타늄 질화막 및 텅스텐막이 적층된 구조를 갖도록 형성함을 특징으로 하는 매립형 커패시터의 제조방법.
- 제 18 항에 있어서,상기 텅스텐막은 상기 상부 전극의 노드 분리 시 실리카를 연마제로 사용하고, 중수를 첨가제로 사용하여 화학 기계적 연마함을 특징으로 하는 매립형 커패시터의 제조방법.
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