JPH08306784A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH08306784A JPH08306784A JP7135605A JP13560595A JPH08306784A JP H08306784 A JPH08306784 A JP H08306784A JP 7135605 A JP7135605 A JP 7135605A JP 13560595 A JP13560595 A JP 13560595A JP H08306784 A JPH08306784 A JP H08306784A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 層間絶縁膜の誘電率を低減して配線層間の寄
生容量を小さくする。 【構成】 シリコン基板1上に素子分離酸化膜2が形成
されており、この素子分離酸化膜2によって区画された
領域にMOS型FET3が形成されている。そして、コ
ンタクトホール4の部分を除く表面全体にシリコン酸化
膜5が形成されている。このシリコン酸化膜5と空気層
6を挟んでその上に、コンタクトホール4の領域を除く
全面にシリコン酸化膜7が形成されている。さらにその
上面には、コンタクトホール4を介してシリコン基板の
表面と接触する配線層8が形成されている。
生容量を小さくする。 【構成】 シリコン基板1上に素子分離酸化膜2が形成
されており、この素子分離酸化膜2によって区画された
領域にMOS型FET3が形成されている。そして、コ
ンタクトホール4の部分を除く表面全体にシリコン酸化
膜5が形成されている。このシリコン酸化膜5と空気層
6を挟んでその上に、コンタクトホール4の領域を除く
全面にシリコン酸化膜7が形成されている。さらにその
上面には、コンタクトホール4を介してシリコン基板の
表面と接触する配線層8が形成されている。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に層間絶縁膜の構造およびその製造
方法に関するものである。
製造方法に関し、特に層間絶縁膜の構造およびその製造
方法に関するものである。
【0002】
【従来の技術】近年の半導体デバイスの高密度化・微細
化に伴い、層間絶縁膜も薄膜化しつつある。層間絶縁膜
が薄膜化すると、特に高速動作のデバイスでは層間の寄
生容量が無視できなくなり、層間絶縁膜を誘電体とした
層間のカップリングが問題になってくる。層間の容量
(寄生容量)を減少させるためには層間絶縁膜の低誘電
率化が重要である。
化に伴い、層間絶縁膜も薄膜化しつつある。層間絶縁膜
が薄膜化すると、特に高速動作のデバイスでは層間の寄
生容量が無視できなくなり、層間絶縁膜を誘電体とした
層間のカップリングが問題になってくる。層間の容量
(寄生容量)を減少させるためには層間絶縁膜の低誘電
率化が重要である。
【0003】現在、主に層間絶縁膜として用いられてい
るシリコン酸化膜系の材料は比誘電率が約3.6〜3.
8でありかなり低誘電率であるが、さらに低誘電率化す
るためにフッ素樹脂膜を層間絶縁膜に用いることにより
寄生配線容量を低減する技術が考えられている。また、
さらに低誘電率化するために半導体素子の導電性領域に
オーミック接触をなす導電性支柱を設けることにより配
線を半導体素子面と離して空気中に浮かせ、寄生配線容
量を極限にまで小さくする方法などが知られている。
るシリコン酸化膜系の材料は比誘電率が約3.6〜3.
8でありかなり低誘電率であるが、さらに低誘電率化す
るためにフッ素樹脂膜を層間絶縁膜に用いることにより
寄生配線容量を低減する技術が考えられている。また、
さらに低誘電率化するために半導体素子の導電性領域に
オーミック接触をなす導電性支柱を設けることにより配
線を半導体素子面と離して空気中に浮かせ、寄生配線容
量を極限にまで小さくする方法などが知られている。
【0004】配線に関するものではないが、例えば、特
開昭56−32723号公報には、図5に示すように、
活性層22とゲート電極23との間に空隙(24)を設
け、両者間の寄生容量を低減化することが提案されてい
る。この半導体装置は次のように作製される。半絶縁性
基板21上に活性層22を設け、活性層上に形成された
絶縁膜25にフォトエッチング法を適用して開孔26を
形成する。次いで、この開孔26を通して活性層22を
エッチングしてくぼみ24を形成する。ショットキーバ
リアを形成する金属材料を蒸着し、これをパターンニン
グしてゲート電極23を形成する。
開昭56−32723号公報には、図5に示すように、
活性層22とゲート電極23との間に空隙(24)を設
け、両者間の寄生容量を低減化することが提案されてい
る。この半導体装置は次のように作製される。半絶縁性
基板21上に活性層22を設け、活性層上に形成された
絶縁膜25にフォトエッチング法を適用して開孔26を
形成する。次いで、この開孔26を通して活性層22を
エッチングしてくぼみ24を形成する。ショットキーバ
リアを形成する金属材料を蒸着し、これをパターンニン
グしてゲート電極23を形成する。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
従来の技術は以下に示すような問題点があった。まず、
フッ素樹脂膜を層間絶縁膜に用いる技術では、フッ素樹
脂の比誘電率が2.0〜2.1であり、シリコン酸化膜
を層間絶縁膜に用いる場合に比べ、40〜50%の寄生
容量低減効果しか得られず、層間絶縁膜がさらに薄膜化
してくると、依然として層間のカップリングが問題にな
ってしまう。
従来の技術は以下に示すような問題点があった。まず、
フッ素樹脂膜を層間絶縁膜に用いる技術では、フッ素樹
脂の比誘電率が2.0〜2.1であり、シリコン酸化膜
を層間絶縁膜に用いる場合に比べ、40〜50%の寄生
容量低減効果しか得られず、層間絶縁膜がさらに薄膜化
してくると、依然として層間のカップリングが問題にな
ってしまう。
【0006】また、配線を半導体素子面と離して空気中
に浮かせる技術では比誘電率は1ともっとも小さくでき
るが、空気絶縁配線層上にさらに上層の配線を形成する
ことが困難であり、したがって多層構造が形成できない
という問題がある。また、特開昭56−32723号公
報に記載された構造では、ゲート電極の寄生容量低減に
は効果があるものの、この構造を一般の配線に適用する
ことはできないため、配線をも含めたト−タルな実効的
な寄生容量の低減効果は少ない。
に浮かせる技術では比誘電率は1ともっとも小さくでき
るが、空気絶縁配線層上にさらに上層の配線を形成する
ことが困難であり、したがって多層構造が形成できない
という問題がある。また、特開昭56−32723号公
報に記載された構造では、ゲート電極の寄生容量低減に
は効果があるものの、この構造を一般の配線に適用する
ことはできないため、配線をも含めたト−タルな実効的
な寄生容量の低減効果は少ない。
【0007】本発明は、上述した従来技術の問題点に鑑
みてなされたものであって、その目的は、多層配線が可
能で、かつ十分な低誘導率の層間絶縁膜構造を提供する
ことである。
みてなされたものであって、その目的は、多層配線が可
能で、かつ十分な低誘導率の層間絶縁膜構造を提供する
ことである。
【0008】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板と配線層とが、もしく
は、下層の配線層と上層の配線層とが層間絶縁体により
分離されている半導体装置において、前記層間絶縁体
が、下層の第1の絶縁膜と上層の第2の絶縁膜とこれら
第1、第2の絶縁膜に挟まれた気体層とによって構成さ
れていることを特徴とする半導体装置、が提供される。
そして、より好ましくは、上記第1および第2の絶縁膜
は不純物を含まないシリコン酸化膜(NSG)により形
成される。
め、本発明によれば、半導体基板と配線層とが、もしく
は、下層の配線層と上層の配線層とが層間絶縁体により
分離されている半導体装置において、前記層間絶縁体
が、下層の第1の絶縁膜と上層の第2の絶縁膜とこれら
第1、第2の絶縁膜に挟まれた気体層とによって構成さ
れていることを特徴とする半導体装置、が提供される。
そして、より好ましくは、上記第1および第2の絶縁膜
は不純物を含まないシリコン酸化膜(NSG)により形
成される。
【0009】また、本発明によれば、半導体基板上に第
1の絶縁膜を形成する工程と、前記第1の絶縁膜とエッ
チング特性の異なる第3の絶縁膜を形成する工程と、前
記第3の絶縁膜上に第3の絶縁膜とエッチング特性の異
なる第2の絶縁膜を形成する工程と、前記第2の絶縁膜
上に配線層を形成する工程と、前記第1の絶縁膜と前記
第2の絶縁膜を残して第3の絶縁膜のみを選択的に除去
する工程と、を有することを特徴とする半導体装置の製
造方法、が提供される。そして、より好ましくは第1、
第2の絶縁膜がNSGにより、第3の絶縁膜がBPSG
(またはPSG)により形成され、第3の絶縁膜はHF
を用いた気相エッチング法により除去される。
1の絶縁膜を形成する工程と、前記第1の絶縁膜とエッ
チング特性の異なる第3の絶縁膜を形成する工程と、前
記第3の絶縁膜上に第3の絶縁膜とエッチング特性の異
なる第2の絶縁膜を形成する工程と、前記第2の絶縁膜
上に配線層を形成する工程と、前記第1の絶縁膜と前記
第2の絶縁膜を残して第3の絶縁膜のみを選択的に除去
する工程と、を有することを特徴とする半導体装置の製
造方法、が提供される。そして、より好ましくは第1、
第2の絶縁膜がNSGにより、第3の絶縁膜がBPSG
(またはPSG)により形成され、第3の絶縁膜はHF
を用いた気相エッチング法により除去される。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 [第1の実施例]図1は、本発明の第1の実施例の半導
体装置の構造を示した断面図である。シリコン基板1上
に素子分離酸化膜2が形成されており、この素子分離酸
化膜2によって区画された領域にMOS型FET3が形
成されている。そして、コンタクトホール4の部分を除
く表面全体にシリコン酸化膜5が形成されている。この
シリコン酸化膜5と空気層6を挟んでその上に、コンタ
クトホール4の領域および後述する開口の部分を除く全
面にシリコン酸化膜7が形成されている。さらにその上
面には、コンタクトホール4を介してシリコン基板の表
面と接触する配線層8が形成されている。シリコン酸化
膜7は配線層8に密着してこれに保持されており、した
がって、シリコン酸化膜5と接触することはなく、その
間に空気層6が確保されている。
て説明する。 [第1の実施例]図1は、本発明の第1の実施例の半導
体装置の構造を示した断面図である。シリコン基板1上
に素子分離酸化膜2が形成されており、この素子分離酸
化膜2によって区画された領域にMOS型FET3が形
成されている。そして、コンタクトホール4の部分を除
く表面全体にシリコン酸化膜5が形成されている。この
シリコン酸化膜5と空気層6を挟んでその上に、コンタ
クトホール4の領域および後述する開口の部分を除く全
面にシリコン酸化膜7が形成されている。さらにその上
面には、コンタクトホール4を介してシリコン基板の表
面と接触する配線層8が形成されている。シリコン酸化
膜7は配線層8に密着してこれに保持されており、した
がって、シリコン酸化膜5と接触することはなく、その
間に空気層6が確保されている。
【0011】したがって、本来実施例では、層間絶縁膜
構造はシリコン酸化膜5/空気層6/シリコン酸化膜7
の3層構造となる。このような三層構造の層間絶縁膜を
用いた場合の実効比誘電率εは次式であたえられる。 ε=ε1 ε2 ε3 (t1 +t2 +t3 ) /(t1 ε2 ε3 +t2 ε1 ε3 +t3 ε1 ε2 ) 但し、t1 :シリコン酸化膜5の膜厚、t2::空気層6
の厚さ、t3 :シリコン酸化膜7の膜厚、ε1 :シリコ
ン酸化膜5の比誘電率、ε2 :空気層6の比誘電率、ε
3 :シリコン酸化膜7の比誘電率である。
構造はシリコン酸化膜5/空気層6/シリコン酸化膜7
の3層構造となる。このような三層構造の層間絶縁膜を
用いた場合の実効比誘電率εは次式であたえられる。 ε=ε1 ε2 ε3 (t1 +t2 +t3 ) /(t1 ε2 ε3 +t2 ε1 ε3 +t3 ε1 ε2 ) 但し、t1 :シリコン酸化膜5の膜厚、t2::空気層6
の厚さ、t3 :シリコン酸化膜7の膜厚、ε1 :シリコ
ン酸化膜5の比誘電率、ε2 :空気層6の比誘電率、ε
3 :シリコン酸化膜7の比誘電率である。
【0012】シリコン酸化膜の比誘電率は約3.6であ
り空気層の比誘電率は1.0であるので、例えばシリコ
ン酸化膜5および7の膜厚を100nm、空気層の厚さ
を300nmとすると、本構造での層間絶縁膜のεは実
効的に約1.4となり、シリコン酸化膜単層の層間絶縁
膜を用いた場合に比べ2.6分の1に低減できる。
り空気層の比誘電率は1.0であるので、例えばシリコ
ン酸化膜5および7の膜厚を100nm、空気層の厚さ
を300nmとすると、本構造での層間絶縁膜のεは実
効的に約1.4となり、シリコン酸化膜単層の層間絶縁
膜を用いた場合に比べ2.6分の1に低減できる。
【0013】次に、図2を参照して図1に示す半導体装
置の製造方法について説明する。図2(a)〜(g)
は、第1の実施例の半導体装置の製造方法を説明するた
めの工程順断面図である。まず、従来より知られている
一般的な工程によりシリコン基板1上に素子分離酸化膜
2およびMOS型FET3を形成する〔図2(a)〕。
次に、CVD法を用いて全面にシリコン酸化膜5を形成
する〔図2(b)〕。さらに、前記シリコン酸化膜上に
CVD法を用いてBPSG膜10およびシリコン酸化膜
7を順次堆積する〔図2(c)〕。
置の製造方法について説明する。図2(a)〜(g)
は、第1の実施例の半導体装置の製造方法を説明するた
めの工程順断面図である。まず、従来より知られている
一般的な工程によりシリコン基板1上に素子分離酸化膜
2およびMOS型FET3を形成する〔図2(a)〕。
次に、CVD法を用いて全面にシリコン酸化膜5を形成
する〔図2(b)〕。さらに、前記シリコン酸化膜上に
CVD法を用いてBPSG膜10およびシリコン酸化膜
7を順次堆積する〔図2(c)〕。
【0014】その後、フォトリソグラフィ技術を用いて
コンタクトホール形成領域上に開口を有するフォトレジ
スト膜11形成する〔図2(d)〕。次に、ドライエッ
チング技術を用いて、基板表面の被コンタクト領域に達
するコンタクトホール4をシリコン酸化膜7、BPSG
膜10およびシリコン酸化膜5を貫通して開孔する〔図
2(e)〕。さらに、アルミニウム合金の被着とそのパ
ターンニングにより、コンタクトホール4を介して被コ
ンタクト領域と接触する配線層8を形成する〔図2
(f)〕。次いで、フォトリソグラフィ法およびドライ
エッチング法を適用してシリコン酸化膜7の適宜個所に
開口(図示なし)を開設する。最後に、気相HF処理を
行うことによりBPSG膜10のみを前記開口を通して
選択的に除去して空気層6を形成することにより、本実
施例の半導体装置の製作を完了する〔図2(g)〕。
コンタクトホール形成領域上に開口を有するフォトレジ
スト膜11形成する〔図2(d)〕。次に、ドライエッ
チング技術を用いて、基板表面の被コンタクト領域に達
するコンタクトホール4をシリコン酸化膜7、BPSG
膜10およびシリコン酸化膜5を貫通して開孔する〔図
2(e)〕。さらに、アルミニウム合金の被着とそのパ
ターンニングにより、コンタクトホール4を介して被コ
ンタクト領域と接触する配線層8を形成する〔図2
(f)〕。次いで、フォトリソグラフィ法およびドライ
エッチング法を適用してシリコン酸化膜7の適宜個所に
開口(図示なし)を開設する。最後に、気相HF処理を
行うことによりBPSG膜10のみを前記開口を通して
選択的に除去して空気層6を形成することにより、本実
施例の半導体装置の製作を完了する〔図2(g)〕。
【0015】[第2の実施例]図3は本発明の第2の実
施例の構造を示す断面図である。本実施例では、図1に
示した第1の実施例の半導体装置上に上層の配線層を形
成した構造となっている。すなわち、本実施例では、図
1に示した構造上に配線層8と配線層12の電気的接触
領域であるビアホール13の領域を除いた全面にシリコ
ン酸化膜14が形成されている。前記シリコン酸化膜1
4と空気層15を挟んでその上に、ビアホール13領域
および気相エッチングを行うに必要な開口部を除いて全
面にシリコン酸化膜16が形成されている。シリコン酸
化膜16上には、ビアホール13を介して配線層8と接
触する配線層12が形成されている。
施例の構造を示す断面図である。本実施例では、図1に
示した第1の実施例の半導体装置上に上層の配線層を形
成した構造となっている。すなわち、本実施例では、図
1に示した構造上に配線層8と配線層12の電気的接触
領域であるビアホール13の領域を除いた全面にシリコ
ン酸化膜14が形成されている。前記シリコン酸化膜1
4と空気層15を挟んでその上に、ビアホール13領域
および気相エッチングを行うに必要な開口部を除いて全
面にシリコン酸化膜16が形成されている。シリコン酸
化膜16上には、ビアホール13を介して配線層8と接
触する配線層12が形成されている。
【0016】下層のシリコン酸化膜7の場合と同様に、
シリコン酸化膜16は配線層12に密着して保持されて
おり、シリコン酸化膜14と接触することはなく、その
間に空気層15が確保されている。本発明によれば、こ
の第2の実施例のように、低容量層間絶縁膜構造を2層
以上形成することが可能である。
シリコン酸化膜16は配線層12に密着して保持されて
おり、シリコン酸化膜14と接触することはなく、その
間に空気層15が確保されている。本発明によれば、こ
の第2の実施例のように、低容量層間絶縁膜構造を2層
以上形成することが可能である。
【0017】次に、図4を参照して図3に示す第2の実
施例の半導体装置の製造方法について説明する。図4
(a)〜(g)は、この第2の実施例の半導体装置の製
造方法を説明するための工程順断面図である。図2に示
した製造工程を経ることにより図4(a)に示す半導体
装置を得る。次に、CVD法を用いて全面にシリコン酸
化膜14を形成する〔図4(b)〕。なお、BPSG膜
をエッチングするためにシリコン酸化膜7に形成された
開口の径は十分小さく、シリコン酸化膜14の堆積時に
この開口は塞がれる。続いて、シリコン酸化膜14上に
CVD法を用いてBPSG膜17およびシリコン酸化膜
16を順次堆積する〔図4(c)〕。
施例の半導体装置の製造方法について説明する。図4
(a)〜(g)は、この第2の実施例の半導体装置の製
造方法を説明するための工程順断面図である。図2に示
した製造工程を経ることにより図4(a)に示す半導体
装置を得る。次に、CVD法を用いて全面にシリコン酸
化膜14を形成する〔図4(b)〕。なお、BPSG膜
をエッチングするためにシリコン酸化膜7に形成された
開口の径は十分小さく、シリコン酸化膜14の堆積時に
この開口は塞がれる。続いて、シリコン酸化膜14上に
CVD法を用いてBPSG膜17およびシリコン酸化膜
16を順次堆積する〔図4(c)〕。
【0018】その後、フォトリソグラフィ技術を用いて
ビアホール形成領域上に開口を有するフォトレジスト膜
18形成する〔図4(d)〕。次に、ドライエッチング
技術を用いて、下層の配線層に達するビアホール13を
シリコン酸化膜14、BPSG膜17、およびシリコン
酸化膜16を貫通して開孔する〔図4(e)〕。さらに
配線層12を形成する〔図4(f)〕。しかる後、フォ
トリソグラフィ法およびドライエッチング法を適用して
シリコン酸化膜16に開口(図示なし)を形成する。最
後に、気相HF処理を行い、上記開口を通してBPSG
膜17のみを選択的に除去して空気層15を形成するこ
とにより本実施例の半導体装置を得ることができる〔図
4(g)〕。
ビアホール形成領域上に開口を有するフォトレジスト膜
18形成する〔図4(d)〕。次に、ドライエッチング
技術を用いて、下層の配線層に達するビアホール13を
シリコン酸化膜14、BPSG膜17、およびシリコン
酸化膜16を貫通して開孔する〔図4(e)〕。さらに
配線層12を形成する〔図4(f)〕。しかる後、フォ
トリソグラフィ法およびドライエッチング法を適用して
シリコン酸化膜16に開口(図示なし)を形成する。最
後に、気相HF処理を行い、上記開口を通してBPSG
膜17のみを選択的に除去して空気層15を形成するこ
とにより本実施例の半導体装置を得ることができる〔図
4(g)〕。
【0019】なお、上記実施例では、第3の絶縁膜(エ
ッチング除去される絶縁膜)としてBPSGを用いてい
たが、これに代えリンを含有するPSGやボロンを含有
するBSGを用いることができる。また、第1、第2の
絶縁膜(空気層を挟む絶縁膜)としてNSGを用いてい
たが、これに代えてシリコン窒化膜を用いるようにして
もよい。また、実施例ではMOS型半導体装置について
説明したが、本発明は、MOS型半導体装置ばかりでな
く一般の半導体装置すべてに適用が可能なものである。
ッチング除去される絶縁膜)としてBPSGを用いてい
たが、これに代えリンを含有するPSGやボロンを含有
するBSGを用いることができる。また、第1、第2の
絶縁膜(空気層を挟む絶縁膜)としてNSGを用いてい
たが、これに代えてシリコン窒化膜を用いるようにして
もよい。また、実施例ではMOS型半導体装置について
説明したが、本発明は、MOS型半導体装置ばかりでな
く一般の半導体装置すべてに適用が可能なものである。
【0020】
【発明の効果】以上説明したように、本発明の半導体装
置は、酸化膜/空気層/酸化膜を層間絶縁膜とするもの
であるので、多層配線構造が可能で、かつ十分に低誘電
率の層間絶縁膜を形成することが可能になる。したがっ
て、本発明によれば、寄生容量の影響を最小にすること
が可能になり、従来に比べより高速動作可能な高集積・
高密度の集積回路を形成することが可能となる。
置は、酸化膜/空気層/酸化膜を層間絶縁膜とするもの
であるので、多層配線構造が可能で、かつ十分に低誘電
率の層間絶縁膜を形成することが可能になる。したがっ
て、本発明によれば、寄生容量の影響を最小にすること
が可能になり、従来に比べより高速動作可能な高集積・
高密度の集積回路を形成することが可能となる。
【図1】本発明の第1の実施例の半導体装置を示す断面
図。
図。
【図2】本発明の第1の実施例の半導体装置の製造方法
を示す工程順断面図。
を示す工程順断面図。
【図3】本発明の第2の実施例の半導体装置を示す断面
図。
図。
【図4】本発明の第2の実施例の半導体装置の製造方法
を示す工程順断面図。
を示す工程順断面図。
【図5】ゲート電極−活性層間に空隙を形成した従来の
半導体装置の断面図。
半導体装置の断面図。
1 シリコン基板 2 素子分離酸化膜 3 MOS型FET 4 コンタクトホール 5 シリコン酸化膜 6 空気層 7 シリコン酸化膜 8 配線層 9 シリコン酸化膜 10 BPSG膜 11 フォトレジスト膜 12 配線層 13 ビアホール 14 シリコン酸化膜 15 空気層 16 シリコン酸化膜 17 BPSG膜 18 フォトレジスト膜 21 半絶縁性基板 22 活性層 23 ゲート電極 24 くぼみ(空隙) 25 絶縁膜 26 開孔
Claims (6)
- 【請求項1】 半導体基板と配線層とが、もしくは、下
層の配線層と上層の配線層とが層間絶縁体により分離さ
れている半導体装置において、前記層間絶縁体が、下層
の第1の絶縁膜と上層の第2の絶縁膜とこれら第1、第
2の絶縁膜に挟まれた気体層とによって構成されている
ことを特徴とする半導体装置。 - 【請求項2】 前記第1および第2の絶縁膜が不純物を
含まないシリコン酸化膜であることを特徴とする請求項
1記載の半導体装置。 - 【請求項3】 前記層間絶縁体が複数層形成されている
ことを特徴とする請求項1記載の半導体装置。 - 【請求項4】 半導体基板上に第1の絶縁膜を形成する
工程と、前記第1の絶縁膜とエッチング特性の異なる第
3の絶縁膜を形成する工程と、前記第3の絶縁膜上に第
3の絶縁膜とエッチング特性の異なる第2の絶縁膜を形
成する工程と、前記第2の絶縁膜上に配線層を形成する
工程と、前記第1の絶縁膜と前記第2の絶縁膜を残して
前記第3の絶縁膜のみを選択的に除去する工程と、を有
することを特徴とする半導体装置の製造方法。 - 【請求項5】 前記第1および第2の絶縁膜が不純物を
含まないシリコン酸化膜であり、かつ、前記第3の絶縁
膜がリンおよび/またはボロンを含有するシリコン酸化
膜であることを特徴とする請求項4記載の半導体装置の
製造方法。 - 【請求項6】 前記第3の絶縁膜の除去が、HFを用い
た気相エッチング法により行われることを特徴とする請
求項4記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7135605A JP2809131B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置の製造方法 |
US08/644,339 US5861653A (en) | 1995-05-11 | 1996-05-10 | Semiconductor device having gaseous isolating layer formed in inter-level insulating layer and process of fabrication thereof |
KR1019960016071A KR100231669B1 (ko) | 1995-05-11 | 1996-05-10 | 층간 절연막에 형성된 기체절연층을 갖는 반도체장치및그제조방법 |
TW085105590A TW295711B (ja) | 1995-05-11 | 1996-05-11 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7135605A JP2809131B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置の製造方法 |
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Publication Number | Publication Date |
---|---|
JPH08306784A true JPH08306784A (ja) | 1996-11-22 |
JP2809131B2 JP2809131B2 (ja) | 1998-10-08 |
Family
ID=15155727
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7135605A Expired - Fee Related JP2809131B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置の製造方法 |
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Country | Link |
---|---|
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JP (1) | JP2809131B2 (ja) |
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TW (1) | TW295711B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012238862A (ja) * | 2006-02-03 | 2012-12-06 | Micron Technology Inc | 導電性ビアの製造と充填のための方法、およびそのように形成された導電性ビア |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2767219B1 (fr) * | 1997-08-08 | 1999-09-17 | Commissariat Energie Atomique | Dispositif memoire non volatile programmable et effacable electriquement compatible avec un procede de fabrication cmos/soi |
EP0924760A3 (en) * | 1997-12-19 | 2001-05-16 | Texas Instruments Incorporated | Address transition detection circuit |
JP4278333B2 (ja) * | 2001-03-13 | 2009-06-10 | 富士通株式会社 | 半導体装置及びその製造方法 |
US7501157B2 (en) * | 2001-06-26 | 2009-03-10 | Accelr8 Technology Corporation | Hydroxyl functional surface coating |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04207055A (ja) * | 1990-11-30 | 1992-07-29 | Nec Kansai Ltd | 半導体装置の製造方法 |
JPH05283542A (ja) * | 1992-03-31 | 1993-10-29 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
JPH08306775A (ja) * | 1995-05-01 | 1996-11-22 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5632723A (en) * | 1979-08-27 | 1981-04-02 | Fujitsu Ltd | Semiconductor device |
JPH01238146A (ja) * | 1988-03-18 | 1989-09-22 | Nec Corp | 半導体装置およびその製造方法 |
US4987101A (en) * | 1988-12-16 | 1991-01-22 | International Business Machines Corporation | Method for providing improved insulation in VLSI and ULSI circuits |
US5328868A (en) * | 1992-01-14 | 1994-07-12 | International Business Machines Corporation | Method of forming metal connections |
US5413962A (en) * | 1994-07-15 | 1995-05-09 | United Microelectronics Corporation | Multi-level conductor process in VLSI fabrication utilizing an air bridge |
US5670828A (en) * | 1995-02-21 | 1997-09-23 | Advanced Micro Devices, Inc. | Tunneling technology for reducing intra-conductive layer capacitance |
TW346652B (en) * | 1996-11-09 | 1998-12-01 | Winbond Electronics Corp | Semiconductor production process |
-
1995
- 1995-05-11 JP JP7135605A patent/JP2809131B2/ja not_active Expired - Fee Related
-
1996
- 1996-05-10 KR KR1019960016071A patent/KR100231669B1/ko not_active IP Right Cessation
- 1996-05-10 US US08/644,339 patent/US5861653A/en not_active Expired - Fee Related
- 1996-05-11 TW TW085105590A patent/TW295711B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04207055A (ja) * | 1990-11-30 | 1992-07-29 | Nec Kansai Ltd | 半導体装置の製造方法 |
JPH05283542A (ja) * | 1992-03-31 | 1993-10-29 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
JPH08306775A (ja) * | 1995-05-01 | 1996-11-22 | Hitachi Ltd | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012238862A (ja) * | 2006-02-03 | 2012-12-06 | Micron Technology Inc | 導電性ビアの製造と充填のための方法、およびそのように形成された導電性ビア |
Also Published As
Publication number | Publication date |
---|---|
KR960043124A (ko) | 1996-12-23 |
KR100231669B1 (ko) | 1999-11-15 |
JP2809131B2 (ja) | 1998-10-08 |
US5861653A (en) | 1999-01-19 |
TW295711B (ja) | 1997-01-11 |
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