JPH09298281A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH09298281A JPH09298281A JP8109116A JP10911696A JPH09298281A JP H09298281 A JPH09298281 A JP H09298281A JP 8109116 A JP8109116 A JP 8109116A JP 10911696 A JP10911696 A JP 10911696A JP H09298281 A JPH09298281 A JP H09298281A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- layer
- oxide film
- composite insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 この発明は、２層ポリシリコンプロセスのま
まで２層ポリシリコン素子の特性及び信頼性の劣化を防
止する半導体装置の製造方法を提供する。 【解決手段】 絶縁下地上に第一ポリシリコン膜４を形
成する工程と、ポリシリコン膜４上にＯＮＯ複合絶縁膜
５を形成する工程と、ＯＮＯ複合絶縁膜５上に保護膜６
を形成する工程と、周辺トランジスタの保護膜６、ＯＮ
Ｏ複合絶縁膜５及びポリシリコン膜４を除去し、活性領
域の基板表面を露出させる工程と、露出した活性領域の
基板表面を洗浄する工程と、周辺トランジスタの活性領
域上にゲート酸化膜７を形成する工程と、第二ポリシリ
コン膜８を形成し、パターニングして２層ポリシリコン
素子の上部電極と周辺トランジスタのゲート電極を形成
する工程と、を備えた。
まで２層ポリシリコン素子の特性及び信頼性の劣化を防
止する半導体装置の製造方法を提供する。 【解決手段】 絶縁下地上に第一ポリシリコン膜４を形
成する工程と、ポリシリコン膜４上にＯＮＯ複合絶縁膜
５を形成する工程と、ＯＮＯ複合絶縁膜５上に保護膜６
を形成する工程と、周辺トランジスタの保護膜６、ＯＮ
Ｏ複合絶縁膜５及びポリシリコン膜４を除去し、活性領
域の基板表面を露出させる工程と、露出した活性領域の
基板表面を洗浄する工程と、周辺トランジスタの活性領
域上にゲート酸化膜７を形成する工程と、第二ポリシリ
コン膜８を形成し、パターニングして２層ポリシリコン
素子の上部電極と周辺トランジスタのゲート電極を形成
する工程と、を備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、２層ポリシリコ
ン構造の容量素子あるいは２層ポリシリコン構造の不揮
発性メモリなどの半導体装置の製造方法に関する。
ン構造の容量素子あるいは２層ポリシリコン構造の不揮
発性メモリなどの半導体装置の製造方法に関する。
【０００２】
【従来の技術】２層ポリシリコンの層間膜として、シリ
コン酸化膜、シリコン窒化膜、シリコン酸化膜を積層し
た、いわゆるＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏ
ｘｉｄｅ）複合絶縁膜を有する２層ポリシリコン構造の
容量素子を含む半導体装置、あるいは浮遊ゲートを有す
る２層ポリシリコン構造の不揮発性メモリを含む半導体
装置の製造方法においては、プロセスを簡易化するため
に２層ポリシリコン素子の上部電極と周辺トランジスタ
のゲート電極を同層のポリシリコンで形成する場合が多
い。
コン酸化膜、シリコン窒化膜、シリコン酸化膜を積層し
た、いわゆるＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏ
ｘｉｄｅ）複合絶縁膜を有する２層ポリシリコン構造の
容量素子を含む半導体装置、あるいは浮遊ゲートを有す
る２層ポリシリコン構造の不揮発性メモリを含む半導体
装置の製造方法においては、プロセスを簡易化するため
に２層ポリシリコン素子の上部電極と周辺トランジスタ
のゲート電極を同層のポリシリコンで形成する場合が多
い。
【０００３】上記のようなプロセス（以下、２層ポリシ
リコンプロセスと称す。）においては、ＯＮＯ複合絶縁
膜のトップ酸化膜と周辺トランジスタのゲート酸化膜を
同時に熱酸化によって形成している。
リコンプロセスと称す。）においては、ＯＮＯ複合絶縁
膜のトップ酸化膜と周辺トランジスタのゲート酸化膜を
同時に熱酸化によって形成している。
【０００４】ところで、不揮発性メモリの場合、ＩＥＥ
Ｅ Ｔｒａｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｖｏｌ．２ Ｆｅｂｒｕａｒｙ １９
９１の３８６頁から３９１頁の「ＯＮＯ Ｉｎｔｅｒ−
ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ Ｓｃａｌｉｎｇ ｆ
ｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｐｐ
ｌｉｃａｔｉｏｎｓ」に記載されているように、データ
保持特性を確保するためにはＯＮＯ複合絶縁膜のトップ
酸化膜は最低３０Åは必要だとされている。
Ｅ Ｔｒａｓａｃｔｉｏｎｓ ｏｎＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｖｏｌ．２ Ｆｅｂｒｕａｒｙ １９
９１の３８６頁から３９１頁の「ＯＮＯ Ｉｎｔｅｒ−
ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ Ｓｃａｌｉｎｇ ｆ
ｏｒ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ａｐｐ
ｌｉｃａｔｉｏｎｓ」に記載されているように、データ
保持特性を確保するためにはＯＮＯ複合絶縁膜のトップ
酸化膜は最低３０Åは必要だとされている。
【０００５】一方、近年の素子の微細化、高速化によ
り、ゲート酸化膜はますます薄膜化及び低温酸化の傾向
が進んでいる。このため、上記２層ポリシリコンプロセ
スでは、同時に形成されるＯＮＯ複合絶縁膜のシリコン
窒化膜上のトップ酸化膜は十分な膜厚が確保できず、２
層ポリシリコン間のリーク特性が劣化し、容量素子特性
や不揮発性メモリのデータ保持特性を著しく低下させる
という問題がある。
り、ゲート酸化膜はますます薄膜化及び低温酸化の傾向
が進んでいる。このため、上記２層ポリシリコンプロセ
スでは、同時に形成されるＯＮＯ複合絶縁膜のシリコン
窒化膜上のトップ酸化膜は十分な膜厚が確保できず、２
層ポリシリコン間のリーク特性が劣化し、容量素子特性
や不揮発性メモリのデータ保持特性を著しく低下させる
という問題がある。
【０００６】また、あらかじめ熱酸化により十分な膜厚
のＯＮＯ複合絶縁膜のトップ酸化膜を形成した後、周辺
トランジスタのゲート酸化膜を形成したとしてもゲート
酸化前の基板洗浄プロセスによりＯＮＯ複合絶縁膜のト
ップ酸化膜はほとんどエッチングされてしまい、その後
のゲート酸化では結局十分な膜厚のＯＮＯ複合絶縁膜の
トップ酸化膜は得られない。
のＯＮＯ複合絶縁膜のトップ酸化膜を形成した後、周辺
トランジスタのゲート酸化膜を形成したとしてもゲート
酸化前の基板洗浄プロセスによりＯＮＯ複合絶縁膜のト
ップ酸化膜はほとんどエッチングされてしまい、その後
のゲート酸化では結局十分な膜厚のＯＮＯ複合絶縁膜の
トップ酸化膜は得られない。
【０００７】上記問題を避けるには、形成したＯＮＯ複
合絶縁膜上を２層ポリシリコン素子の上部電極ポリシリ
コンで覆った後、周辺トランジスタのゲート電極である
３層目のポリシリコンを形成する方法（以下、３層ポリ
シリコンプロセスと称す。）がある。
合絶縁膜上を２層ポリシリコン素子の上部電極ポリシリ
コンで覆った後、周辺トランジスタのゲート電極である
３層目のポリシリコンを形成する方法（以下、３層ポリ
シリコンプロセスと称す。）がある。
【０００８】しかしながら、この３層ポリシリコンプロ
セスの場合、製造工数の増大だけでなく、表面を酸化さ
れたポリシリコン膜の微細エッチング加工が困難な事や
周辺トランジスタのゲート酸化前に２層ポリシリコン素
子を微細加工してしまう場合においても、３層目のポリ
シリコン電極形成の熱処理が既形成の２層ポリシリコン
素子特性に悪影響を及ぼすという問題がある。
セスの場合、製造工数の増大だけでなく、表面を酸化さ
れたポリシリコン膜の微細エッチング加工が困難な事や
周辺トランジスタのゲート酸化前に２層ポリシリコン素
子を微細加工してしまう場合においても、３層目のポリ
シリコン電極形成の熱処理が既形成の２層ポリシリコン
素子特性に悪影響を及ぼすという問題がある。
【０００９】また、特開平６−２３２４１４号公報に
は、十分な膜厚の最上層酸化膜を有する半導体装置を製
造する方法として、通常、半導体の製造プロセスでは行
われていないが、２層ポリシリコン素子の上部電極を形
成する前に洗浄し、その際のＯＮＯのトップ酸化膜の目
減り分を見越してシリコン窒化膜上の熱酸化膜の上に更
にＣＶＤシリコン酸化膜を形成する方法が提案されてい
る。
は、十分な膜厚の最上層酸化膜を有する半導体装置を製
造する方法として、通常、半導体の製造プロセスでは行
われていないが、２層ポリシリコン素子の上部電極を形
成する前に洗浄し、その際のＯＮＯのトップ酸化膜の目
減り分を見越してシリコン窒化膜上の熱酸化膜の上に更
にＣＶＤシリコン酸化膜を形成する方法が提案されてい
る。
【００１０】しかしながら、この方法では、洗浄で目減
りする酸化膜厚の制御が困難でＯＮＯ複合絶縁膜のトッ
プ酸化膜上のＣＶＤ酸化膜を十分厚く設定する必要があ
り、しかもその膜厚はウェハ面内で大きくバラつくこと
は避けられない。従って、所望の２層ポリシリコン間の
容量が得られなかったり、容量特性が大きくバラつくと
いう問題がある。
りする酸化膜厚の制御が困難でＯＮＯ複合絶縁膜のトッ
プ酸化膜上のＣＶＤ酸化膜を十分厚く設定する必要があ
り、しかもその膜厚はウェハ面内で大きくバラつくこと
は避けられない。従って、所望の２層ポリシリコン間の
容量が得られなかったり、容量特性が大きくバラつくと
いう問題がある。
【００１１】また、耐圧やリーク電流特性の悪化しない
構造の２層ポリシリコン容量を含む半導体装置を製造す
る方法が特開平５−２９１４９９号公報に開示されてい
る。
構造の２層ポリシリコン容量を含む半導体装置を製造す
る方法が特開平５−２９１４９９号公報に開示されてい
る。
【００１２】この方法は、２層ポリシリコン素子容量に
おいて、下層ポリシリコンのグレイン成長によるポリシ
リコンと酸化膜界面のアスピリティの増大が２層ポリシ
リコン素子容量の耐圧やリーク電流特性を劣化させると
いう問題を解決するものであり、このために層間絶縁膜
を窒化膜一酸化膜（ＮＯ構造）にしている。
おいて、下層ポリシリコンのグレイン成長によるポリシ
リコンと酸化膜界面のアスピリティの増大が２層ポリシ
リコン素子容量の耐圧やリーク電流特性を劣化させると
いう問題を解決するものであり、このために層間絶縁膜
を窒化膜一酸化膜（ＮＯ構造）にしている。
【００１３】しかしながら、この方法では、シリコン窒
化膜上のシリコン酸化膜を熱酸化で形成すると下層ポリ
シリコンとシリコン窒化膜界面に重大な悪影響を及ぼ
す。そこで、シリコン窒化膜上にポリシリコン膜をＣＶ
Ｄで形成し、その後熱酸化で酸化膜に変換することで上
記界面への悪影響を低減するというものである。
化膜上のシリコン酸化膜を熱酸化で形成すると下層ポリ
シリコンとシリコン窒化膜界面に重大な悪影響を及ぼ
す。そこで、シリコン窒化膜上にポリシリコン膜をＣＶ
Ｄで形成し、その後熱酸化で酸化膜に変換することで上
記界面への悪影響を低減するというものである。
【００１４】このように、上記層間絶縁膜構造をとるた
めには、シリコン窒化膜を熱酸化できず、副次的にシリ
コン窒化膜上のシリコン酸化膜をポリシリコン膜の熱酸
化でシリコン酸化膜に変換しているもので、しかもその
ポリシリコン膜はなるべく薄い方がよいとしており、２
層ポリシリコンプロセスにおけるトップ酸化膜の膜厚が
十分に取ることができないという上記問題点は解決され
ていない。
めには、シリコン窒化膜を熱酸化できず、副次的にシリ
コン窒化膜上のシリコン酸化膜をポリシリコン膜の熱酸
化でシリコン酸化膜に変換しているもので、しかもその
ポリシリコン膜はなるべく薄い方がよいとしており、２
層ポリシリコンプロセスにおけるトップ酸化膜の膜厚が
十分に取ることができないという上記問題点は解決され
ていない。
【００１５】
【発明が解決しようとする課題】この発明は、上述した
従来の問題点を解消するためになされたものにして、２
層ポリシリコンプロセスのままで２層ポリシリコン素子
の特性及び信頼性の劣化を防止する半導体装置の製造方
法を提供するものである。
従来の問題点を解消するためになされたものにして、２
層ポリシリコンプロセスのままで２層ポリシリコン素子
の特性及び信頼性の劣化を防止する半導体装置の製造方
法を提供するものである。
【００１６】
【課題を解決するための手段】この発明は、層間膜とし
て複合絶縁膜を有する２層ポリシリコン素子領域を含む
半導体装置の製造方法において、絶縁下地上に低抵抗化
されたポリシリコンからなる第一の導電体を形成し、所
望の形状にパターニングする工程と、前記第一の導電体
上にシリコン酸化膜とシリコン窒化膜とが積層された複
合絶縁膜層を形成する工程と、前記複合絶縁膜層上に保
護膜層を形成する工程と、２層ポリシリコン素子領域以
外の領域を開口させるレジストパターンを形成し、該領
域の前記保護膜層、前記複合絶縁膜層及び前記第一の導
電体を除去する工程と、２層ポリシリコン素子領域以外
の活性領域の半導体基板表面を露出させる工程と、露出
した前記２層ポリシリコン素子領域以外の活性領域の半
導体基板表面を洗浄する工程と、前記２層ポリシリコン
素子領域以外の活性領域上にゲート酸化膜を形成する工
程と、低抵抗化されたポリシリコンからなる第二の導電
体を形成し、所望の形状にパターニングして前記２層ポ
リシリコン素子の上部電極と前記２層ポリシリコン素子
領域以外の領域のトランジスタのゲート電極を形成する
工程と、を備えたことを特徴とする。
て複合絶縁膜を有する２層ポリシリコン素子領域を含む
半導体装置の製造方法において、絶縁下地上に低抵抗化
されたポリシリコンからなる第一の導電体を形成し、所
望の形状にパターニングする工程と、前記第一の導電体
上にシリコン酸化膜とシリコン窒化膜とが積層された複
合絶縁膜層を形成する工程と、前記複合絶縁膜層上に保
護膜層を形成する工程と、２層ポリシリコン素子領域以
外の領域を開口させるレジストパターンを形成し、該領
域の前記保護膜層、前記複合絶縁膜層及び前記第一の導
電体を除去する工程と、２層ポリシリコン素子領域以外
の活性領域の半導体基板表面を露出させる工程と、露出
した前記２層ポリシリコン素子領域以外の活性領域の半
導体基板表面を洗浄する工程と、前記２層ポリシリコン
素子領域以外の活性領域上にゲート酸化膜を形成する工
程と、低抵抗化されたポリシリコンからなる第二の導電
体を形成し、所望の形状にパターニングして前記２層ポ
リシリコン素子の上部電極と前記２層ポリシリコン素子
領域以外の領域のトランジスタのゲート電極を形成する
工程と、を備えたことを特徴とする。
【００１７】前記複合絶縁膜層は、第一シリコン酸化
膜、シリコン窒化膜、第二シリコン酸化膜をこの順序で
積層したＯＮＯ複合絶縁膜を用いることができる。
膜、シリコン窒化膜、第二シリコン酸化膜をこの順序で
積層したＯＮＯ複合絶縁膜を用いることができる。
【００１８】また、前記複合絶縁膜層上に形成される保
護膜層としてシリコン窒化膜またはポリシリコン膜を用
いるとよい。
護膜層としてシリコン窒化膜またはポリシリコン膜を用
いるとよい。
【００１９】また、前記保護層膜として、ポリシリコン
膜を用いた場合には、前記複合絶縁膜層として、シリコ
ン酸化膜とシリコン窒化膜の積層膜を用いるとよい。
膜を用いた場合には、前記複合絶縁膜層として、シリコ
ン酸化膜とシリコン窒化膜の積層膜を用いるとよい。
【００２０】上記したように、この発明は、ＯＮＯ複合
絶縁膜上に基板洗浄プロセスのマスクとなるポリシリコ
ン膜又はシリコン窒化膜を保護膜として形成し、その後
周辺トランジスタのゲート酸化を行うことにより、２層
ポリシリコンプロセスのままで２層ポリシリコン素子特
性及び信頼性を劣化させることなく半導体装置を製造で
きる。すなわち、この発明では、保護膜により洗浄プロ
セスでＯＮＯ複合絶縁膜のトップ酸化膜は目減りせず、
安定した所望の膜厚に設定できる。
絶縁膜上に基板洗浄プロセスのマスクとなるポリシリコ
ン膜又はシリコン窒化膜を保護膜として形成し、その後
周辺トランジスタのゲート酸化を行うことにより、２層
ポリシリコンプロセスのままで２層ポリシリコン素子特
性及び信頼性を劣化させることなく半導体装置を製造で
きる。すなわち、この発明では、保護膜により洗浄プロ
セスでＯＮＯ複合絶縁膜のトップ酸化膜は目減りせず、
安定した所望の膜厚に設定できる。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態につ
き図面を参照して説明する。図１及び図２は、この発明
を不揮発性メモリに適用した場合の実施の形態を示す工
程別断面図である。
き図面を参照して説明する。図１及び図２は、この発明
を不揮発性メモリに適用した場合の実施の形態を示す工
程別断面図である。
【００２２】まず、既知の方法により、シリコン半導体
基板１上にＮウェル領域１０、Ｐウェル領域１１を形成
後、選択的に素子分離領域にフィールド酸化膜２を形成
する（図１（ａ）参照）。
基板１上にＮウェル領域１０、Ｐウェル領域１１を形成
後、選択的に素子分離領域にフィールド酸化膜２を形成
する（図１（ａ）参照）。
【００２３】続いて、活性領域の基板１表面を露出さ
せ、基板洗浄後、膜厚１００〜３００Å程度のメモリ部
のゲート酸化膜３を形成する。このゲート酸化膜３は、
例えば、温度８５０〜９５０℃のウェット（ＷＥＴ）酸
化により形成される（図１（ｂ）参照）。
せ、基板洗浄後、膜厚１００〜３００Å程度のメモリ部
のゲート酸化膜３を形成する。このゲート酸化膜３は、
例えば、温度８５０〜９５０℃のウェット（ＷＥＴ）酸
化により形成される（図１（ｂ）参照）。
【００２４】次に、メモリの浮遊電極となる膜厚５００
〜３０００Å程度の第一のポリシリコン膜４をゲート酸
化膜２上に形成する。このポリシリコン膜４は、例え
ば、温度６００〜８００℃のＣＶＤ法により基板上に形
成され、リンなどの不純物を例えば、加速電圧３０Ｋｅ
Ｖ、ドーズ量５Ｅ１５程度の注入条件で導入するか、あ
るいは既知のリンガラスからの固相拡散により導入し、
低抵抗化する。更に、メモリ間の浮遊電極の分離のため
のパターニングを行う（図１（ｃ）参照）。
〜３０００Å程度の第一のポリシリコン膜４をゲート酸
化膜２上に形成する。このポリシリコン膜４は、例え
ば、温度６００〜８００℃のＣＶＤ法により基板上に形
成され、リンなどの不純物を例えば、加速電圧３０Ｋｅ
Ｖ、ドーズ量５Ｅ１５程度の注入条件で導入するか、あ
るいは既知のリンガラスからの固相拡散により導入し、
低抵抗化する。更に、メモリ間の浮遊電極の分離のため
のパターニングを行う（図１（ｃ）参照）。
【００２５】更に、例えば、温度８５０〜１０００℃の
ドライ（ＤＲＹ）酸化により、ポリシリコン４表面に膜
厚１００〜３００Åのシリコン酸化膜を形成し、続け
て、例えば、温度７００〜８００℃のＣＶＤ法により、
シリコン窒化膜を形成し、このシリコン窒化膜を例え
ば、温度８５０〜１０００℃のＷＥＴ酸化により、膜厚
３０〜５０Åのシリコン酸化膜を形成して、ＯＮＯ複合
絶縁膜５を形成する（図１（ｄ）参照）。
ドライ（ＤＲＹ）酸化により、ポリシリコン４表面に膜
厚１００〜３００Åのシリコン酸化膜を形成し、続け
て、例えば、温度７００〜８００℃のＣＶＤ法により、
シリコン窒化膜を形成し、このシリコン窒化膜を例え
ば、温度８５０〜１０００℃のＷＥＴ酸化により、膜厚
３０〜５０Åのシリコン酸化膜を形成して、ＯＮＯ複合
絶縁膜５を形成する（図１（ｄ）参照）。
【００２６】次に、ＯＮＯ複合絶縁膜５上に保護膜層と
して膜厚１００〜１０００Å程度のシリコン窒化膜６を
形成する。このシリコン窒化膜６は、前記と同様のＣＶ
Ｄ法により、ＯＮＯ複合絶縁膜５上に形成する（図１
（ｅ）参照）。
して膜厚１００〜１０００Å程度のシリコン窒化膜６を
形成する。このシリコン窒化膜６は、前記と同様のＣＶ
Ｄ法により、ＯＮＯ複合絶縁膜５上に形成する（図１
（ｅ）参照）。
【００２７】続いて、周辺トランジスタ領域を開口させ
るレジストパターンを形成し、周辺トランジスタ領域の
上記図１（ｂ）から図１（ｅ）で示す工程で形成したシ
リコン窒化膜６、ＯＮＯ複合絶縁膜５及び第一のポリシ
リコン膜４を除去し、全面エッチングにて周辺トランジ
スタ領域の活性領域の半導体基板１表面を露出させる
（図２（ａ）参照）。
るレジストパターンを形成し、周辺トランジスタ領域の
上記図１（ｂ）から図１（ｅ）で示す工程で形成したシ
リコン窒化膜６、ＯＮＯ複合絶縁膜５及び第一のポリシ
リコン膜４を除去し、全面エッチングにて周辺トランジ
スタ領域の活性領域の半導体基板１表面を露出させる
（図２（ａ）参照）。
【００２８】そして、基板洗浄後、露出した基板１表面
に周辺トランジスタの膜厚１００〜２００Å程度のゲー
ト酸化膜７を形成する。このゲート酸化膜７は、例え
ば、温度８５０〜９５０℃のＷＥＴ酸化により形成され
る（図２（ｂ）参照）。
に周辺トランジスタの膜厚１００〜２００Å程度のゲー
ト酸化膜７を形成する。このゲート酸化膜７は、例え
ば、温度８５０〜９５０℃のＷＥＴ酸化により形成され
る（図２（ｂ）参照）。
【００２９】なお、この周辺トランジスタのゲート酸化
前の洗浄プロセス時において、ＯＮＯ複合絶縁膜５のト
ップ酸化膜は保護膜としてのシリコン窒化膜６によって
覆われているので膜減りあるいは除去されることがな
い。
前の洗浄プロセス時において、ＯＮＯ複合絶縁膜５のト
ップ酸化膜は保護膜としてのシリコン窒化膜６によって
覆われているので膜減りあるいは除去されることがな
い。
【００３０】従って、このＯＮＯ複合絶縁膜５上に形成
される２層目のポリシリコン膜とのデータ保持特性の劣
化を防止できる。
される２層目のポリシリコン膜とのデータ保持特性の劣
化を防止できる。
【００３１】その後、メモリの制御電極及び周辺トラン
ジスタのゲート電極となる膜厚２０００〜４０００Å程
度の第二のポリシリコン膜８を基板１全面に形成する。
この第二のポリシリコン膜８は、例えば、温度６００〜
８００℃のＣＶＤ法により形成し、リンなどの不純物を
既知のリンガラスからの固相拡散により導入し、低抵抗
化する（図２（ｃ）参照）。
ジスタのゲート電極となる膜厚２０００〜４０００Å程
度の第二のポリシリコン膜８を基板１全面に形成する。
この第二のポリシリコン膜８は、例えば、温度６００〜
８００℃のＣＶＤ法により形成し、リンなどの不純物を
既知のリンガラスからの固相拡散により導入し、低抵抗
化する（図２（ｃ）参照）。
【００３２】続いて、２回の写真製版、エッチングによ
りメモリ部の２層ポリシリコンゲート及び周辺トランジ
スタのゲートを微細加工する（図２（ｄ）参照）。
りメモリ部の２層ポリシリコンゲート及び周辺トランジ
スタのゲートを微細加工する（図２（ｄ）参照）。
【００３３】更に、既知の方法により、各トランジスタ
のソース、ドレイン領域を形成し、更に既知の配線工程
にて半導体装置を完成させる。
のソース、ドレイン領域を形成し、更に既知の配線工程
にて半導体装置を完成させる。
【００３４】このように、この実施の形態においては、
工程数の少ない２層ポリシリコンプロセスにより不揮発
性メモリのデータ保持特性を劣化させることがない半導
体装置を製造することができる。
工程数の少ない２層ポリシリコンプロセスにより不揮発
性メモリのデータ保持特性を劣化させることがない半導
体装置を製造することができる。
【００３５】次に、この発明を２層ポリシリコン容量素
子を含む半導体装置に適用した場合の実施の形態につき
説明する。図３及び図４は、この発明を２層ポリシリコ
ン容量素子を含む半導体装置に適用した場合の実施の形
態を示す工程別断面図である。
子を含む半導体装置に適用した場合の実施の形態につき
説明する。図３及び図４は、この発明を２層ポリシリコ
ン容量素子を含む半導体装置に適用した場合の実施の形
態を示す工程別断面図である。
【００３６】まず、既知の方法により、シリコン半導体
基板１上にＮウェル領域１０、Ｐウェル領域１１を形成
後、選択的に素子分離領域にフィールド酸化膜２を形成
する（図３（ａ）参照）。
基板１上にＮウェル領域１０、Ｐウェル領域１１を形成
後、選択的に素子分離領域にフィールド酸化膜２を形成
する（図３（ａ）参照）。
【００３７】続いて、容量素子の下部電極となる膜厚５
００〜３５００Å程度の第一のポリシリコン膜１４を形
成する。この第一のポリシリコン膜１４は、例えば、温
度６００〜８００℃のＣＶＤ法により基板１全面に形成
し、リンなどの不純物を、例えば加速エネルギー３０Ｋ
ｅＶ、ドーズ量５Ｅ１５程度の注入条件で導入するか、
あるいは既知のリンガラスからの固相拡散により導入
し、低抵抗化する（図３（ｂ）参照）。
００〜３５００Å程度の第一のポリシリコン膜１４を形
成する。この第一のポリシリコン膜１４は、例えば、温
度６００〜８００℃のＣＶＤ法により基板１全面に形成
し、リンなどの不純物を、例えば加速エネルギー３０Ｋ
ｅＶ、ドーズ量５Ｅ１５程度の注入条件で導入するか、
あるいは既知のリンガラスからの固相拡散により導入
し、低抵抗化する（図３（ｂ）参照）。
【００３８】更に、例えば、温度８５０〜１０００℃の
ＤＲＹ酸化により、ポリシリコン膜１４表面に膜厚１０
０〜３００Åのシリコン酸化膜を形成し、続けて、例え
ば温度７００〜８００℃のＣＶＤ法により、シリコン酸
化膜上にシリコン窒化膜を形成し、これを例えば温度８
５０〜１０００℃のＷＥＴ酸化により膜厚３０〜５０Å
のシリコン酸化膜を形成して、ＯＮＯ複合絶縁膜１５を
形成する（図３（ｃ）参照）。
ＤＲＹ酸化により、ポリシリコン膜１４表面に膜厚１０
０〜３００Åのシリコン酸化膜を形成し、続けて、例え
ば温度７００〜８００℃のＣＶＤ法により、シリコン酸
化膜上にシリコン窒化膜を形成し、これを例えば温度８
５０〜１０００℃のＷＥＴ酸化により膜厚３０〜５０Å
のシリコン酸化膜を形成して、ＯＮＯ複合絶縁膜１５を
形成する（図３（ｃ）参照）。
【００３９】次に、ＯＮＯ複合絶縁膜１５上に保護膜と
して膜厚１００〜１０００Å程度のシリコン窒化膜１６
を形成する。このシリコン窒化膜１６は、前記と同様の
ＣＶＤ法で形成する（第３図（ｄ）参照）。
して膜厚１００〜１０００Å程度のシリコン窒化膜１６
を形成する。このシリコン窒化膜１６は、前記と同様の
ＣＶＤ法で形成する（第３図（ｄ）参照）。
【００４０】そして、写真製版、エッチングにより、周
辺トランジスタ領域の前記図３（ｂ）から図３（ｄ）で
示す工程で形成したポリシリコン膜１４、ＯＮＯ複合絶
縁膜１５及びシリコン窒化膜１６を除去し、基板１表面
を露出する。また同時に容量素子領域では所望の下部電
極形状に前記ポリシリコン膜１４、ＯＮＯ複合絶縁膜１
５及びシリコン窒化膜１６をパターニングする（図４
（ａ）参照）。
辺トランジスタ領域の前記図３（ｂ）から図３（ｄ）で
示す工程で形成したポリシリコン膜１４、ＯＮＯ複合絶
縁膜１５及びシリコン窒化膜１６を除去し、基板１表面
を露出する。また同時に容量素子領域では所望の下部電
極形状に前記ポリシリコン膜１４、ＯＮＯ複合絶縁膜１
５及びシリコン窒化膜１６をパターニングする（図４
（ａ）参照）。
【００４１】続いて、基板洗浄後、例えば、温度８５０
〜９５０℃のＷＥＴ酸化により、例えば膜厚１００〜２
００Åの周辺トランジスタのゲート酸化膜１７を形成す
る（図４（ｂ）参照）。
〜９５０℃のＷＥＴ酸化により、例えば膜厚１００〜２
００Åの周辺トランジスタのゲート酸化膜１７を形成す
る（図４（ｂ）参照）。
【００４２】なお、この周辺トランジスタのゲート酸化
前の洗浄プロセス時において、ＯＮＯ複合絶縁膜１５の
トップ酸化膜は保護膜としてのシリコン窒化膜１６によ
って覆われているので膜減りあるいは除去されることが
ない。
前の洗浄プロセス時において、ＯＮＯ複合絶縁膜１５の
トップ酸化膜は保護膜としてのシリコン窒化膜１６によ
って覆われているので膜減りあるいは除去されることが
ない。
【００４３】従って、２層ポリシリコン容量素子の２層
ポリシリコン層間のＯＮＯ膜のリーク特性の劣化が防止
できる。
ポリシリコン層間のＯＮＯ膜のリーク特性の劣化が防止
できる。
【００４４】次に、容量素子の上部電極及び周辺トラン
ジスタのゲート電極となる膜厚２０００〜４０００Å程
度の第二のポリシリコン膜１８を形成する。この第二の
ポリシリコン膜１８は、例えば、温度６００〜８００℃
のＣＶＤ法により形成し、リンなどの不純物を既知のリ
ンガラスからの固相拡散により導入し、低抵抗化する
（図４（ｃ）参照）。
ジスタのゲート電極となる膜厚２０００〜４０００Å程
度の第二のポリシリコン膜１８を形成する。この第二の
ポリシリコン膜１８は、例えば、温度６００〜８００℃
のＣＶＤ法により形成し、リンなどの不純物を既知のリ
ンガラスからの固相拡散により導入し、低抵抗化する
（図４（ｃ）参照）。
【００４５】その後、写真製版、エッチングにより同時
に容量素子の上部電極及び周辺トランジスタゲートを微
細加工する（図４（ｄ）参照）。
に容量素子の上部電極及び周辺トランジスタゲートを微
細加工する（図４（ｄ）参照）。
【００４６】更に、既知の方法により各トランジスタの
ソース、ドレイン領域を形成、更に既知の配線工程にて
半導体装置を完成させる。
ソース、ドレイン領域を形成、更に既知の配線工程にて
半導体装置を完成させる。
【００４７】このように、この実施の形態においては、
工程数の少ない２層ポリシリコンプロセスにより２層ポ
リシリコン構造の容量素子のリーク電流特性を劣化させ
ることがない半導体装置を製造することができる。
工程数の少ない２層ポリシリコンプロセスにより２層ポ
リシリコン構造の容量素子のリーク電流特性を劣化させ
ることがない半導体装置を製造することができる。
【００４８】また、上記した実施の形態においては、保
護膜として、シリコン窒化膜６、１６を用いたが、保護
膜としてポリシリコン膜を用いても良い。ポリシリコン
膜をこの保護膜として用いると、このポリシリコン膜は
周辺トランジスタのゲート酸化時に一部あるいはすべて
酸化される。
護膜として、シリコン窒化膜６、１６を用いたが、保護
膜としてポリシリコン膜を用いても良い。ポリシリコン
膜をこの保護膜として用いると、このポリシリコン膜は
周辺トランジスタのゲート酸化時に一部あるいはすべて
酸化される。
【００４９】保護膜としてシリコン窒化膜６、１６から
ポリシリコン膜に変えた場合、複合絶縁膜５、１５をシ
リコン酸化膜−シリコン窒化膜のＯＮ構造にしてもよ
く、その場合はポリシリコン膜が完全に酸化されて形成
されたシリコン酸化膜が窒化膜上の酸化膜、いわゆるト
ップ酸化膜の役目を果たし、最終的に２層ポリシリコン
間の複合絶縁膜はＯＮＯ構造となる。
ポリシリコン膜に変えた場合、複合絶縁膜５、１５をシ
リコン酸化膜−シリコン窒化膜のＯＮ構造にしてもよ
く、その場合はポリシリコン膜が完全に酸化されて形成
されたシリコン酸化膜が窒化膜上の酸化膜、いわゆるト
ップ酸化膜の役目を果たし、最終的に２層ポリシリコン
間の複合絶縁膜はＯＮＯ構造となる。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、ポリシリコン層間膜としてＯＮＯ複合絶縁膜を有す
る２層ポリシリコン構造の容量素子を含む半導体装置、
あるいは浮遊ゲートを有する２層ポリシリコン構造の不
揮発性メモリを含む半導体装置の製造方法において、周
辺トランジスタのゲート酸化前の洗浄プロセス時にＯＮ
Ｏトップ酸化膜は保護膜によって覆われているので膜減
りあるいは除去されることがなくなる。従って、容量素
子の２層ポリシリコン層間のＯＮＯ膜のリーク特性、あ
るいは不揮発性メモリのデータ保持特性を劣化させるこ
となく、しかも工程数の少ない２層ポリシリコンプロセ
スで上記半導体装置を製造することができる。
ば、ポリシリコン層間膜としてＯＮＯ複合絶縁膜を有す
る２層ポリシリコン構造の容量素子を含む半導体装置、
あるいは浮遊ゲートを有する２層ポリシリコン構造の不
揮発性メモリを含む半導体装置の製造方法において、周
辺トランジスタのゲート酸化前の洗浄プロセス時にＯＮ
Ｏトップ酸化膜は保護膜によって覆われているので膜減
りあるいは除去されることがなくなる。従って、容量素
子の２層ポリシリコン層間のＯＮＯ膜のリーク特性、あ
るいは不揮発性メモリのデータ保持特性を劣化させるこ
となく、しかも工程数の少ない２層ポリシリコンプロセ
スで上記半導体装置を製造することができる。
【００５１】また、２層ポリシリコン層間のＯＮＯ膜の
トップ酸化膜として、保護膜として用いたポリシリコン
膜を周辺ゲート酸化時に完全に酸化された酸化膜を用い
ることにより熱酸化では得られない厚い膜厚のトップ酸
化膜が実現できる。従って２層ポリシリコン層間のＯＮ
Ｏ膜のリーク特性、あるいは不揮発性メモリのデータ保
持特性を更に向上することができる。さらに、シリコン
窒化膜上の熱酸化という高温処理の時間が低減でき、プ
ロセスの低温化にも有利である。
トップ酸化膜として、保護膜として用いたポリシリコン
膜を周辺ゲート酸化時に完全に酸化された酸化膜を用い
ることにより熱酸化では得られない厚い膜厚のトップ酸
化膜が実現できる。従って２層ポリシリコン層間のＯＮ
Ｏ膜のリーク特性、あるいは不揮発性メモリのデータ保
持特性を更に向上することができる。さらに、シリコン
窒化膜上の熱酸化という高温処理の時間が低減でき、プ
ロセスの低温化にも有利である。
【図１】この発明を不揮発性メモリに適用した場合の実
施の形態を示す工程別断面図である。
施の形態を示す工程別断面図である。
【図２】この発明を不揮発性メモリに適用した場合の実
施の形態を示す工程別断面図である。
施の形態を示す工程別断面図である。
【図３】この発明を２層ポリシリコン容量素子を含む半
導体装置に適用した場合の実施の形態を示す工程別断面
図である。
導体装置に適用した場合の実施の形態を示す工程別断面
図である。
【図４】この発明を２層ポリシリコン容量素子を含む半
導体装置に適用した場合の実施の形態を示す工程別断面
図である。
導体装置に適用した場合の実施の形態を示す工程別断面
図である。
１ 半導体基板 ２ フィールド酸化膜 ４、１４ 第一のポリシリコン膜 ５、１５ ＯＮＯ複合絶縁膜 ６、１６ シリコン窒化膜（保護膜） ８、１８ 第二のポリシリコン膜
Claims (5)
- 【請求項１】 層間膜として複合絶縁膜を有する２層ポ
リシリコン素子領域を含む半導体装置の製造方法におい
て、 絶縁下地上に低抵抗化されたポリシリコンからなる第一
の導電体を形成し、所望の形状にパターニングする工程
と、 前記第一の導電体上にシリコン酸化膜とシリコン窒化膜
とが積層された複合絶縁膜層を形成する工程と、 前記複合絶縁膜層上に保護膜層を形成する工程と、 ２層ポリシリコン素子領域以外の領域を開口させるレジ
ストパターンを形成し、該領域の前記保護膜層、前記複
合絶縁膜層及び前記第一の導電体を除去する工程と、 ２層ポリシリコン素子領域以外の活性領域の半導体基板
表面を露出させる工程と、 露出した前記２層ポリシリコン素子領域以外の活性領域
の半導体基板表面を洗浄する工程と、 前記２層ポリシリコン素子領域以外の活性領域上にゲー
ト酸化膜を形成する工程と、 低抵抗化されたポリシリコンからなる第二の導電体を形
成し、所望の形状にパターニングして前記２層ポリシリ
コン素子の上部電極と前記２層ポリシリコン素子領域以
外の領域のトランジスタのゲート電極を形成する工程
と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記複合絶縁膜層として、第一シリコン
酸化膜、シリコン窒化膜、第二シリコン酸化膜をこの順
序で積層したＯＮＯ複合絶縁膜を用いたことを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記複合絶縁膜層上に形成される保護膜
層としてシリコン窒化膜を用いることを特徴とする請求
項１または２に記載の半導体装置の製造方法。 - 【請求項４】 前記複合絶縁膜層上に形成される保護膜
層としてポリシリコン膜を用いることを特徴とする請求
項１または２に記載の半導体装置の製造方法。 - 【請求項５】 前記複合絶縁膜層として、シリコン酸化
膜とシリコン窒化膜の積層膜を用いることを特徴とする
請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10911696A JP3369043B2 (ja) | 1996-04-30 | 1996-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10911696A JP3369043B2 (ja) | 1996-04-30 | 1996-04-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09298281A true JPH09298281A (ja) | 1997-11-18 |
| JP3369043B2 JP3369043B2 (ja) | 2003-01-20 |
Family
ID=14501967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10911696A Expired - Fee Related JP3369043B2 (ja) | 1996-04-30 | 1996-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3369043B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538376B2 (en) | 2001-07-05 | 2009-05-26 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit device including a semiconductor device having a stable threshold characteristic |
| JP2014183229A (ja) * | 2013-03-19 | 2014-09-29 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| CN111446156A (zh) * | 2020-04-03 | 2020-07-24 | 合肥晶合集成电路有限公司 | 半导体结构的形成方法及半导体结构 |
| CN111599813A (zh) * | 2020-05-26 | 2020-08-28 | 合肥晶合集成电路有限公司 | 一种半导体结构及其制造方法 |
-
1996
- 1996-04-30 JP JP10911696A patent/JP3369043B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7538376B2 (en) | 2001-07-05 | 2009-05-26 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit device including a semiconductor device having a stable threshold characteristic |
| US7858463B2 (en) | 2001-07-05 | 2010-12-28 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit device and method of producing the same |
| US8058131B2 (en) | 2001-07-05 | 2011-11-15 | Fujitsu Semiconductor Limited | Semiconductor integrated circuit device and method of producing the same |
| JP2014183229A (ja) * | 2013-03-19 | 2014-09-29 | Rohm Co Ltd | 半導体装置および半導体装置の製造方法 |
| CN111446156A (zh) * | 2020-04-03 | 2020-07-24 | 合肥晶合集成电路有限公司 | 半导体结构的形成方法及半导体结构 |
| CN111599813A (zh) * | 2020-05-26 | 2020-08-28 | 合肥晶合集成电路有限公司 | 一种半导体结构及其制造方法 |
| CN111599813B (zh) * | 2020-05-26 | 2021-05-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3369043B2 (ja) | 2003-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3665426B2 (ja) | 半導体装置の製造方法 | |
| JP3930733B2 (ja) | フラッシュメモリ素子の製造方法 | |
| US6706593B1 (en) | Method for manufacturing a nonvolatile semiconductor storage device | |
| JPH07135264A (ja) | 半導体集積回路装置の製造方法 | |
| JP2593524B2 (ja) | 半導体装置の製造方法 | |
| JP4536180B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH11243150A (ja) | 半導体装置の製造方法 | |
| JPH09298281A (ja) | 半導体装置の製造方法 | |
| JP4672197B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| JPH0645614A (ja) | 読出し専用半導体メモリの製造方法 | |
| US7645653B2 (en) | Method for manufacturing a semiconductor device having a polymetal gate electrode structure | |
| JPH039572A (ja) | 半導体装置の製造方法 | |
| KR19990080754A (ko) | 비휘발성 반도체 소자 및 그 제조방법 | |
| JP2000353796A (ja) | 半導体装置およびその製造方法 | |
| JPH0142147B2 (ja) | ||
| JPH0454390B2 (ja) | ||
| JPH05251711A (ja) | 半導体集積回路及びその製造方法 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JPH06310733A (ja) | 半導体記憶装置の製造方法 | |
| JPH06310734A (ja) | 半導体記憶装置の製造方法 | |
| JPH06196497A (ja) | 半導体装置の製造方法 | |
| JPH05183156A (ja) | 半導体装置及びその製造方法 | |
| JPH0936358A (ja) | 半導体装置の製造方法 | |
| JPH098155A (ja) | ２層ゲートを備えた半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071115 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |