JPH098155A - ２層ゲートを備えた半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、誘電体膜えお介して形成される２
層ゲートの容量結合比を大きくするとともにセルサイズ
を小さくして集積度を向上を図る。 【構成】 下部電極13と上部電極16との間に誘電体膜か
らなる第２ゲート絶縁膜15を設けてなる２層ゲート17を
備えた半導体装置1 であって、第２ゲート絶縁膜15が形
成される側における下部電極13の表面に導電性の島状パ
ターン14を形成したものである。その製造方法は、マス
クパターン（図示省略）の開口部（図示省略）内に第２
電極形成膜（図示省略）を埋め込む状態に形成した後、
余分な第２電極形成膜を除去して開口部内に第２電極形
成膜からなる島状パターン14を形成し、次いでマスクパ
ターンを除去する。その後、第２ゲート絶縁膜15、上部
電極13を形成する膜を成膜した後、パターニングして２
層ゲート17を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性記憶装置のＥ
ＰＲＯＭ（Erasablly Programmable Read Only Memory
）やＥＥＰＲＯＭ（Electrically Erasablly Programm
able Read Only Memory）等の２層ゲートを備えた半導
体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】従来のスタックトゲート型のフラッシュ
ＥＥＰＲＯＭに搭載されるメモリセルトランジスタの製
造工程とそのレイアウトパターンとを簡単に説明する。

【０００３】図８の（１）に示すように、半導体基板１
１１に素子分離絶縁膜１１２を形成した後、半導体基板
１１１の表面を熱酸化して第１ゲート絶縁膜１１３（た
だし、レイアウト図での図示は省略した）を形成する。
次いで化学的気相成長（以下、ＣＶＤという、ＣＶＤは
Chemical Vapour Depositionの略）法によって、第１ポ
リシリコン膜１１４を形成する。その後、リン拡散、ま
たはリンのイオン注入およびアニーリングによって、第
１ポリシリコン膜１１４を導体化する。

【０００４】続いて図８の（２）に示すように、リソグ
ラフィー技術とエッチングとによって、第１ポリシリコ
ン膜（１１４）で下部電極形成パターン１１５を形成す
る。その後、上記エッチングで用いたレジストマスク
（図示省略）を除去する。次いで、下部電極形成パター
ン１１５を覆う状態に誘電体膜１１６を、例えば酸化膜
−窒化膜−酸化膜からなる積層膜で形成する。さらにＣ
ＶＤ法によって、第２ポリシリコン膜およびタングステ
ンシリサイド（ＷＳｉ₂ ）膜からなる上部電極形成膜１
１７を成膜する。

【０００５】その後図８の（３）に示すように、リソグ
ラフィー技術とエッチングとによって、上部電極形成膜
１１７をパターニングしてコントロールゲートとなる上
部電極１１８を形成する。

【０００６】さらに図８の（４）に示すように、上記の
パターニングを用いて、上部電極１１８の下方に誘電体
膜１１６を介してフローティングゲートとなる下部電極
１１９を下部電極形成パターン（１１５）で形成する。
その後、エッチングに用いたレジストマスクを除去す
る。

【０００７】さらに上部電極１１８をマスクにしたイオ
ン注入法によって、ソース・ドレイン拡散層１２０，１
２１を形成する。このようにして、ＥＥＰＲＯＭのメモ
リセルトランジスタ１０１は形成される。したがって、
誘電体膜１１６が形成される下部電極１２０の表面は成
膜された状態の面で形成される。

【０００８】上記スタックトゲート型のフラッシュＥＥ
ＰＲＯＭのメモリセルの大きさは、主にチャネル長（以
下、Ｌ長という）、チャネル幅（以下、Ｗ１長という）
およびフローティングゲート幅（以下、Ｗ２長という）
等で決定される。これらが短いほど、セルの大きさが小
さくなるのでメモリセルの集積度は高くなる。一般にＬ
長は、その世代のプロセスで実現できる最小の線幅と同
等の寸法に設計される。またＷ１長は、それが短くなる
ほど、セルの電流能力が低下し、ＲＯＭ素子としての動
作速度が遅くなる。しかしながら、セル電流の要求値を
満足する程度でかつできるだけ短く設計される（Ｌ長は
短くする程セル電流が大きくなる）。

【０００９】一方、Ｗ２長はフローティングゲートとコ
ントロールゲートとの容量結合比を設定するように決定
される。ここで容量結合比はフラッシュＥＥＰＲＯＭの
書き込み速度、消去速度、セル電流等に影響を及ぼす。
容量結合比が大きいとコントロールゲートの電位がフロ
ーティングゲートに伝わり易いので、上記特性（書き込
み速度等）にとって有利である。当然のことながら、フ
ローティングゲートとコントロールゲートとの間のゲー
ト間誘電体膜（例えば、フローティングゲートととなる
ポリシリコンを酸化させて形成した酸化膜）が薄いほ
ど、また上記誘電体膜キャパシタのフローティングゲー
ト電極の面積（Ｌ×Ｗ２）が広い程、容量結合比は大き
くなる。一般に、容量結合比は０．６以上が望ましい。

【００１０】

【発明が解決しようとする課題】しかしながら、酸化膜
−窒化膜−酸化膜の積層膜（以下、ＯＮＯ膜という）の
ようなゲート間誘電体膜は、膜のリーク電流を少なく抑
えるために、トンネル酸化膜の２倍程度の実効膜厚（酸
化シリコン膜換算の膜厚）にする。そのため、容量結合
比を大きくするには、フローティングゲートのゲート間
誘電体膜が形成される面積（Ｌ×Ｗ２）を広くするしか
ない。よって、Ｗ２長はＷ１長よりもかなり長くする必
要がある。このような制約によって、セルサイズを小さ
くすることができない。

【００１１】本発明は、集積度を向上させるとともに容
量結合比を大きくするのに優れている２層ゲートを備え
た半導体装置およびその製造方法を提供することを目的
とする。

【００１２】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた２層ゲートを備えた半導体装置お
よびその製造方法である。

【００１３】すなわち、２層ゲートを備えた半導体装置
は、上部電極と下部電極との間に誘電体膜を設けてなる
２層ゲートを備えたもので、誘電体膜が形成される側に
おける下部電極の表面に導電性の島状パターンを形成し
たものである。

【００１４】半導体装置の第１の製造方法は、第１工程
で、下部電極を形成するための第１電極形成膜を成膜し
た後、第１電極形成膜上に下部電極の形成領域上の一部
分に開口部を設けたマスクパターンを形成する。次いで
第２工程で、開口部内を埋め込む状態に第２電極形成膜
を形成した後、第３工程でマスクパターン上の第２電極
形成膜を除去して開口部内の第２電極形成膜で島状パタ
ーンを形成する。続いて第４工程でマスクパターンを除
去した後、第５工程で第１電極形成膜をパターニングし
て下部電極長を幅とする電極形成パターンを形成し、さ
らに第６工程で、電極形成パターンおよび島状パターン
を覆う状態に誘電体膜を形成し、さらに誘電体膜を覆う
状態に第３電極形成膜を形成した後、パターニングによ
って第３電極形成膜で上部電極を形成し、誘電体膜でゲ
ート間の誘電体膜を形成し、島状パターンを設けた電極
形成パターンで下部電極を形成する。

【００１５】半導体装置の第２の製造方法は、第１工程
で、下部電極を形成するための第１電極形成膜を成膜し
た後、第１電極形成膜上における下部電極の形成領域上
の一部分に島状パターンを形成する。次いで第２工程
で、島状パターンを覆う状態に第２電極形成膜を形成し
た後、それをエッチバックして島状パターンの側壁に第
２電極形成膜からなるサイドウォール電極を形成する。
続いて第３工程で島状パターン除去する。続いて第４工
程で第１電極形成膜をパターニングして下部電極長を幅
とする電極形成パターンを形成する。その後第５工程
で、電極形成パターンおよびサイドウォール電極を覆う
状態に誘電体膜を形成し、次いでこの誘電体膜を覆う状
態に第３電極形成膜を形成した後、パターニングによっ
て、第３電極形成膜で上部電極を形成し、誘電体膜でゲ
ート間の誘電体膜を形成し、サイドウォール電極を設け
た電極形成パターンで下部電極を形成する。

【００１６】半導体装置の第３の製造方法は、下部電極
を形成するための第１電極形成膜を成膜した後、第１電
極形成膜上における下部電極の形成領域上の一部分にマ
スクパターンを形成する。次いで第２工程で、マスクパ
ターンをマスクに用いたエッチングによって、第１電極
形成膜の上部を凹凸形状に形成した後、第３工程でマス
クパターンを除去する。続いて第４工程で第１電極形成
膜をパターニングして下部電極長を幅とする電極形成パ
ターンを形成する。その後第５工程で、電極形成パター
ンを覆う状態に誘電体膜を形成し、次いでこの誘電体膜
を覆う状態に第３電極形成膜とを形成した後、パターニ
ングによって、第３電極形成膜で上部電極を形成し、誘
電体膜でゲート間の誘電体膜を形成し、電極形成パター
ンで下部電極を形成する。

【００１７】

【作用】上記２層ゲートを備えた半導体装置では、上部
電極と下部電極との間に誘電体膜を設けてなる２層ゲー
トを備えたもので、誘電体膜が形成される側における下
部電極の表面に島状パターンが形成されていることか
ら、島状パターンの高さ分にほぼ相当する面積だけ、上
部電極と下部電極との間に設けられている誘電体膜の形
成面積が増加する。そのため、２層ゲートの容量が増え
る。

【００１８】半導体装置の第１の製造方法では、第１電
極形成膜上に設けたマスクパターンの開口部内に埋め込
む状態に第２電極形成膜を形成した後、第２電極形成膜
を除去するとともに開口部内に第２電極形成膜を残すこ
とから第１電極形成膜上に島状パターンが形成される。
しかもマスクパターンは除去されることから、第１電極
形成膜上には島状パターンのみが残される。このような
第１電極形成膜で下部電極を形成することから、２層ゲ
ートの誘電体膜が形成される領域の表面積は島状パター
ンを形成した分だけ増加するので、２層ゲートの容量が
増加される。また、下部電極の表面積を大きくする島状
パターンの形成技術は、成膜技術と穴加工技術と埋め込
み技術と選択的エッチング技術とによるため、既存のプ
ロセス技術で対応される。

【００１９】半導体装置の第２の製造方法では、下部電
極を形成するための第１電極形成膜上の一部分に島状パ
ターンを形成し、その側壁にサイドウォール電極を形成
した後、島状パターン除去することから、２層ゲートの
誘電体膜が形成される領域の表面積はサイドウォール電
極を形成した分だけ増加する。このような第１電極形成
膜で下部電極を形成することから、容量が増加される。
また、下部電極の表面積を大きくするプロセスは、パタ
ーン形成技術とサイドウォール形成技術と選択的エッチ
ング技術とによるため、既存のプロセス技術で対応され
る。

【００２０】半導体装置の第３の製造方法では、下部電
極を形成するための第１電極形成膜上の一部分にマスク
パターンを形成した後、エッチングによって第１電極形
成膜の上部を凹凸形状に形成し、そしてマスクパターン
を除去することから、２層ゲートの誘電体膜が形成され
る領域の表面積は凹凸形状に形成した分だけ増加する。
このような第１電極形成膜で下部電極を形成することか
ら、容量が増加される。また、下部電極の表面積を大き
くするプロセスは、リソグラフィー技術およびエッチン
グ技術によるため、既存のプロセス技術で対応される。

【００２１】

【実施例】本発明の半導体装置の実施例を図１の（１）
の概略構成断面図および図（２）のレイアウト図によっ
て説明する。図では、一例として電気的に消去および書
き込み可能な読み出し専用メモリ（ＥＥＰＲＯＭ）のメ
モリセルの一つのトランジスタを示す。

【００２２】図１に示すように、半導体基板（例えばシ
リコン基板）１１にはトランジスタ形成領域を分離する
素子分離絶縁膜２１が形成されている。そしてトランジ
スタ形成領域の半導体基板１１上には第１ゲート絶縁膜
１２（ただし、レイアウト図での図示は省略した）が例
えば酸化シリコンで形成されている。この第１ゲート絶
縁膜１２上には下部電極１３が例えば多結晶シリコンで
形成されている。この下部電極１３は、メモリセルトラ
ンジスタではフローティングゲートとなる。上記下部電
極１３の上面にはこの下部電極と同様の材料からなる島
状パターン１４が形成されている。

【００２３】そして上記下部電極１３および上記島状パ
ターン１４の各表面には第２ゲート絶縁膜１５が例えば
酸化シリコン膜と窒化シリコン膜と酸化シリコン膜の積
層構造となる誘電体膜で形成されている。さらに第２ゲ
ート絶縁膜１５の上面には上部電極１６が例えば多結晶
シリコンで形成されている。この上部電極１６は、メモ
リセルトランジスタではコントロールゲートとなる。上
記の如くに、上部，下部電極１３，１６、島状パターン
１４、第２ゲート絶縁膜１５によって２層ゲート１７が
形成されている。

【００２４】なお、上記２層ゲート１７の両側における
半導体基板１１の上層にはソース・ドレイン拡散層１
８，１９が形成されている。上記の如くに、２層ゲート
１７を備えた半導体装置１は構成されている。

【００２５】上記半導体装置１では、第２ゲート絶縁膜
１５が形成される側の下部電極１３の表面に島状パター
ン１４が形成されていることから、島状パターン１４の
高さ分にほぼ相当する面積だけ、上部電極１６と下部電
極１３との間に設けられている第２ゲート絶縁膜１５の
形成面積が増加する。そのため、例えば容量結合比を従
来と同等に設定すれば、下部電極１３の幅方向の長さを
表すＷ２長を短くできるのでセル面積を縮小することが
可能になる。これにより、メモリセルの集積度が向上す
るので大容量化が図れる。一方、Ｗ２長を従来と同等に
設定すれば容量結合比が大きくなるので、書き込み速度
や消去速度が向上するとともにセル電流が大きくなる。

【００２６】次に本発明の製造方法に係わる第１実施例
を図２，図３の製造工程図（その１），（その２）によ
って説明する。図では、図面左側に概略レイアウト図を
示し、図面右側にゲート長方向の概略断面図を示す。な
お、概略レイアウト図は概略断面図に対しておよそ１／
２に縮小してある。また上記図１で説明したのと同様の
構成部品には同一の符号を付す。

【００２７】図２の（１）に示すように、例えばＬＯＣ
ＯＳ（Local Oxidation of Silicon）法によって、半導
体基板（例えばシリコン基板）１１に素子分離絶縁膜２
１を形成する。

【００２８】続いて例えば熱酸化法によって、半導体基
板１１の表面を酸化して、酸化シリコン膜からなる第１
ゲート絶縁膜１２（ただし、レイアウト図での図示は省
略した）を形成する。そして第１工程で、例えばＣＶＤ
法によって、上記第１ゲート絶縁膜１２上に例えば多結
晶シリコンを堆積して下部電極を形成するための第１電
極形成膜３１を成膜する。さらにＣＶＤ法によって、上
記第１電極形成膜３１上にマスクパターンを形成するた
めのパターン形成膜３２を例えば酸化シリコンで形成す
る。その後リソグラフィー技術（例えば、レジスト塗
布、露光、現像、ベーキング等）およびエッチングによ
って、下部電極の形成領域の一部分上における上記パタ
ーン形成膜３２に開口部３３を設ける。この場合の開口
部３３は例えば溝形状に形成する。このようにして、パ
ターン形成膜３２からなるマスクパターン３４を形成す
る。

【００２９】次いで図２の（２）に示す第２工程を行
う。この工程では、例えばＣＶＤ法によって、上記開口
部３３内に埋め込む状態にかつ上記マスクパターン３４
上に第２電極形成膜３５を、例えば多結晶シリコンで形
成する。

【００３０】続いて図２の（３）に示す第３工程を行
う。この工程では、エッチングによって、上記マスクパ
ターン３４上の第２電極形成膜３５（２点鎖線で示す部
分）を除去するとともに上記開口部３３内の第２電極形
成膜（３５）で島状パターン１４を形成する。

【００３１】次いで図２の（４）に示す第４工程を行
う、この工程では、エッチングによって、例えばフッ酸
を用いたウェットエッチングによって、上記マスクパタ
ーン３４（２点鎖線で示す部分）を除去する。この上記
マスクパターン３４の除去は例えばドライエッチングに
よって行うことも可能である。その後、リン拡散または
リンのイオン注入およびアニーリングによって、第１電
極形成膜３１および島状パターン１４を導体化する。な
お、第１電極形成膜３１および第２電極形成膜３５をド
ープト多結晶シリコン（ＤＯＰＯＳ）で形成した場合に
は、アニーリングのみを行う。

【００３２】その後図３の（１）に示す第５工程を行
う。この工程では、リソグラフィー技術（例えば、レジ
スト塗布、露光、現像、ベーキング等）およびエッチン
グ（例えば、反応性イオンエッチング）によって、上記
第１電極形成膜（３１）をパターニングして下部電極長
を幅とする電極形成パターン３６を形成する。その後、
上記エッチングで用いたレジストマスク（図示省略）
を、例えばアッシングまたは剥離液を用いたウェット処
理によって除去する。

【００３３】そして図３の（２）に示す第６工程を行
う。この工程では、電極形成パターン３６および島状パ
ターン１４を覆う第２ゲート絶縁膜１５となる誘電体膜
を形成する。この誘電体膜は、例えば酸化膜−窒化膜−
酸化膜からなる積層膜で形成する。その形成方法は、例
えば熱酸化法によって電極形成パターン３６および島状
パターン１４の各表面を酸化して酸化膜を形成した後、
ＣＶＤ法によって窒化シリコン膜を成膜する。その後、
窒化シリコン膜の表面を酸化して酸化膜を形成すること
による。

【００３４】続いてＣＶＤ法によって、上記第２ゲート
絶縁膜１５を覆う状態に第３電極形成膜３７を成膜す
る。この第３電極形成膜３７は、例えば下層が多結晶シ
リコン膜からなり、上層がタングステンシリサイド（Ｗ
Ｓｉ₂ ）膜からなる。

【００３５】その後、リソグラフィー技術（例えば、レ
ジスト塗布、露光、現像、ベーキング等）およびエッチ
ング（例えば、反応性イオンエッチング）によって、第
３電極形成膜（３７）で上部電極１６を形成する。

【００３６】さらに図３の（３）に示すように、上記の
パターニングをそのまま用いて、第２ゲート絶縁膜１５
をパターニングし、さらに島状パターン１４を形成した
電極形成パターン３６で下部電極１３を形成する。そし
て、上記エッチングで用いたレジストマスク（図示省
略）を、例えばアッシングまたは剥離液を用いたウェッ
ト処理によって除去する。このようにして、下部電極１
３，島状パターン１４，第２ゲート絶縁膜１５および上
部電極１６からなる２層ゲート１７を形成する。その
後、トランジスタを完成させるために、例えば上部電極
１６をイオン注入マスクに用いたイオン注入法によっ
て、半導体基板１１にリン（Ｐ⁺ ）またはヒ素（Ａ
ｓ⁺ ）をイオン注入して、ソース・ドレイン拡散層１
８，１９を形成する。

【００３７】そして図３の（４）に示すように、ＣＶＤ
法によって、上記２層ゲート１７を覆う状態に層間絶縁
膜４１（ただし、レイアウト図での図示は省略した）を
形成する。この層間絶縁膜４１は、例えばリンシリケー
トガラス（ＰＳＧ）、ホウ素リンシリケートガラス（Ｂ
ＰＳＧ）等の酸化シリコン系の材料を堆積して形成す
る。続いてリソグラフィー技術（例えば、レジスト塗
布、露光、現像、ベーキング等）およびエッチング（例
えば、反応性イオンエッチング）によって、層間絶縁膜
４１にコンタクトホール（ＥＥＰＲＯＭのドレインに通
じるビットコンタクトホール）（図示省略）を形成す
る。

【００３８】次いで、例えばスパッタリングによって、
ビット線の配線および周辺回路の配線を形成するための
第１金属膜（例えば、チタン，アルミニウム−シリコン
等）４２を形成する。続いてリソグラフィー技術（例え
ば、レジスト塗布、露光、現像、ベーキング等）および
エッチング（例えば、反応性イオンエッチング）によっ
て、第１金属膜（４２）の２点鎖線で示す部分を除去し
てビット線４３等を形成する。その後図示はしないが、
さらに上層の配線工程を行う。

【００３９】上記第１実施例の製造方法では、第１電極
形成膜３１上に設けたマスクパターン３４の開口部３３
内に埋め込む状態に第２電極形成膜３５を形成した後、
第２電極形成膜３５を除去するとともに開口部３３内に
第２電極形成膜３５を残すことから第１電極形成膜３１
上に島状パターン１４が形成される。しかもマスクパタ
ーン３４は除去されることから、第１電極形成膜３１上
には島状パターン１４のみが残される。このような第１
電極形成膜３１で下部電極１３を形成することから、２
層ゲートの誘電体膜が形成される領域の表面積は島状パ
ターン１４を形成した分だけ増加するので、２層ゲート
の容量が増加される。また、下部電極１３の表面積を大
きくする島状パターン１４の形成技術は、成膜技術と穴
加工技術と埋め込み技術と選択的エッチング技術とによ
るため、既存のプロセス技術で対応される。

【００４０】次に本発明の製造方法に係わる第２実施例
を図４，図５の製造工程図（その１），（その２）によ
って説明する。図では、図面左側に概略レイアウト図を
示し、図面右側に概略断面図を示す。なお、概略レイア
ウト図は概略断面図に対しておよそ１／２に縮小してあ
る。また上記図１〜図３で説明したのと同様の構成部品
には同一の符号を付す。

【００４１】図４の（１）に示すように、例えばＬＯＣ
ＯＳ法によって、半導体基板（例えばシリコン基板）１
１に素子分離絶縁膜２１を形成する。

【００４２】続いて上記第１実施例で説明したのと同様
にして、半導体基板１１の表面に酸化シリコン膜からな
る第１ゲート絶縁膜１２（ただし、レイアウト図での図
示は省略した）を形成する。そして第１工程で、例えば
ＣＶＤ法によって、第１ゲート絶縁膜１２上に例えば多
結晶シリコンからなる第１電極形成膜３１を成膜し、さ
らに島状パターンを形成するためのパターン形成膜５１
を例えば酸化シリコンで形成する。その後リソグラフィ
ー技術およびエッチングによって、パターン形成膜５１
の２点鎖線で示す部分を除去して、下部電極の形成領域
の一部分上における上記パターン形成膜（５１）で島状
パターン５２を形成する。ここでは、島状パターン５２
は例えば線状に形成される。

【００４３】次いで図４の（２）に示す第２工程を行
う。この工程では、例えばＣＶＤ法によって、上記島状
パターン５２を覆う状態に第２電極形成膜５３を、例え
ば多結晶シリコンで形成する。続いて上記第２電極形成
膜５３をエッチバックして、第２電極形成膜５３の２点
鎖線で示す部分を除去して、上記島状パターン５２の側
壁に第２電極形成膜（５３）からなるサイドウォール電
極５４を形成する。

【００４４】続いて図４の（３）に示す第３工程を行
う。この工程では、例えばフッ酸を用いたウェットエッ
チングによって、上記島状パターン５２（２点鎖線で示
す部分）を除去して、上記第１電極形成膜３１上に上記
サイドウォール電極５４を残す。その後、リン拡散また
はリンのイオン注入およびアニーリングによって、第１
電極形成膜３１およびサイドウォール電極５４を導体化
する。なお、第１電極形成膜３１および第２電極形成膜
５３をドープト多結晶シリコン（ＤＯＰＯＳ）で形成し
た場合には、アニーリングのみを行う。

【００４５】その後図５の（１）に示す第４工程を行
う。この工程では、リソグラフィー技術（例えば、レジ
スト塗布、露光、現像、ベーキング等）およびエッチン
グ（例えば、反応性イオンエッチング）によって、上記
第１電極形成膜３１の２点鎖線で示す部分を除去して、
第１電極形成膜（３１）で下部電極長を幅とする電極形
成パターン５５を形成する。この電極形成パターン５５
上のにはサイドウォール電極５４が形成されている。そ
の後、上記エッチングで用いたレジストマスク（図示省
略）を、例えばアッシングまたは剥離液を用いたウェッ
ト処理によって除去する。

【００４６】そして図５の（２）に示す第５工程を行
う。この工程では、電極形成パターン５５およびサイド
ウォール電極５４を覆う第２ゲート絶縁膜１５となる誘
電体膜を形成する。この誘電体膜は、例えば酸化膜−窒
化膜−酸化膜からなる積層膜で形成する。その形成方法
は、例えば熱酸化法によって電極形成パターン５５およ
びサイドウォール電極５４の各表面を酸化して酸化膜を
形成した後、ＣＶＤ法によって窒化シリコン膜を成膜す
る。その後、窒化シリコン膜の表面を酸化して酸化膜を
形成することによる。

【００４７】続いてＣＶＤ法によって、上記第２ゲート
絶縁膜１５を覆う状態に第３電極形成膜３７を成膜す
る。この第３電極形成膜３７は、例えば下層が多結晶シ
リコン膜からなり、上層がタングステンシリサイド（Ｗ
Ｓｉ₂ ）膜からなる。

【００４８】その後リソグラフィー技術（例えば、レジ
スト塗布、露光、現像、ベーキング等）およびエッチン
グ（例えば、反応性イオンエッチング）によって、第３
電極形成膜（３７）で上部電極１６を形成する。

【００４９】さらに図５の（３）に示すように、上記の
パターニングをそのまま用いて、第２ゲート絶縁膜１５
をパターニングし、さらにサイドウォール電極５４を形
成した電極形成パターン（５５）で下部電極１３を形成
する。その後、上記エッチングで用いたレジストマスク
（図示省略）を、例えばアッシングまたは剥離液を用い
たウェット処理によって除去する。このようにして、下
部電極１３，サイドウォール電極５４，第２ゲート絶縁
膜１５および上部電極１６からなる２層ゲート１７を形
成する。そして、トランジスタを完成させるために、例
えば上部電極１６をイオン注入マスクに用いたイオン注
入法によって、半導体基板１１にリン（Ｐ⁺ ）またはヒ
素（Ａｓ⁺ ）をイオン注入して、ソース・ドレイン拡散
層１８，１９を形成する。

【００５０】図示はしないが、さらに上記図３の（４）
によって説明したのと同様にして、上記２層ゲート１７
を覆う状態に層間絶縁膜を形成し、続いて層間絶縁膜４
１にコンタクトホールを形成する。次いでビット線等の
配線および周辺回路の配線を形成する。

【００５１】上記第２実施例の製造方法では、下部電極
１３を形成するための第１電極形成膜３１上の一部分に
島状パターン５２を形成し、その側壁にサイドウォール
電極５４を形成した後、島状パターン５２除去すること
から、２層ゲートの誘電体膜が形成される領域の表面積
はサイドウォール電極５４を形成した分だけ増加する。
このような第１電極形成膜３１で下部電極１３を形成す
ることから、容量が増加される。また、下部電極１３の
表面積を大きくするプロセスは、パターン形成技術とサ
イドウォール形成技術と選択的エッチング技術とによる
ため、既存のプロセス技術で対応される。

【００５２】次に本発明の製造方法に係わる第３実施例
を図６，図７の製造工程図（その１），（その２）によ
って説明する。図では、図面左側に概略レイアウト図を
示し、図面右側に概略断面図を示す。なお、概略レイア
ウト図は概略断面図に対しておよそ１／２に縮小してあ
る。また上記図１〜図３で説明したのと同様の構成部品
には同一の符号を付す。

【００５３】図６の（１）に示すように、例えばＬＯＣ
ＯＳ法によって、半導体基板（例えばシリコン基板）１
１に素子分離絶縁膜２１を形成する。続いて例えば熱酸
化法によって、半導体基板１１の表面を酸化して、酸化
シリコン膜からなる第１ゲート絶縁膜１２（ただし、レ
イアウト図での図示は省略した）を形成する。

【００５４】そして第１工程で、例えばＣＶＤ法によっ
て、上記第１ゲート絶縁膜１２上に例えば多結晶シリコ
ンを堆積して下部電極を形成するための第１電極形成膜
３１を成膜する。さらにリソグラフィー技術（例えば、
レジスト塗布、露光、現像、ベーキング等）によって、
下部電極の形成領域の一部分上に島状のマスクパターン
６１を形成する。ここでは、上記マスクパターン６１は
例えば線状に形成する。

【００５５】次いで図６の（２）に示す第２工程を行
う。この工程では、上記マスクパターン６１を用いたエ
ッチングによって、上記第１電極形成膜３１の上層の２
点鎖線で示す部分をエッチング除去して、この第１電極
形成膜３１の表面側に例えば線状の凹凸形状を形成す
る。

【００５６】続いて第３工程を行う。この工程では、例
えばアッシングまたは剥離液を用いたウェット処理によ
って、上記マスクパターン６１を除去する。その後、リ
ン拡散またはリンのイオン注入およびアニーリングによ
って、第１電極形成膜３１を導体化する。なお、第１電
極形成膜３１をドープト多結晶シリコン（ＤＯＰＯＳ）
で形成した場合には、アニーリングのみを行う。

【００５７】その後図６の（３）に示す第４工程を行
う。この工程では、リソグラフィー技術（例えば、レジ
スト塗布、露光、現像、ベーキング等）およびエッチン
グ（例えば、反応性イオンエッチング）によって、上記
第１電極形成膜３１の２点鎖線で示す部分を除去して、
第１電極形成膜（３１）で下部電極長を幅とする電極形
成パターン６２を形成する。その後、上記エッチングで
用いたレジストマスク（図示省略）を、例えばアッシン
グまたは剥離液を用いたウェット処理によって除去す
る。

【００５８】そして図７の（１）に示す第５工程を行
う。この工程では、電極形成パターン６２を覆う第２ゲ
ート絶縁膜１５となる誘電体膜を形成する。この誘電体
膜は、例えば酸化膜−窒化膜−酸化膜からなる積層膜で
形成する。その形成方法は、例えば熱酸化法によって電
極形成パターン６２の表面を酸化して酸化膜を形成した
後、ＣＶＤ法によって窒化シリコン膜を成膜する。その
後、窒化シリコン膜の表面を酸化して酸化膜を形成する
ことによる。

【００５９】続いてＣＶＤ法によって、上記第２ゲート
絶縁膜１５を覆う状態に第３電極形成膜３７を成膜す
る。この第３電極形成膜３７は、例えば下層が多結晶シ
リコン膜からなり、上層がタングステンシリサイド（Ｗ
Ｓｉ₂ ）膜からなる。

【００６０】その後、リソグラフィー技術（例えば、レ
ジスト塗布、露光、現像、ベーキング等）およびエッチ
ング（例えば、反応性イオンエッチング）によって、第
３電極形成膜（３７）で上部電極１６を形成する。

【００６１】さらに図７の（２）に示すように、上記の
パターニングをそのまま用いて、第２ゲート絶縁膜１５
をパターニングし、さらに表面に凹凸形状を形成した電
極形成パターン（６２）で下部電極１３を形成する。そ
の後、上記エッチングで用いたレジストマスク（図示省
略）を、例えばアッシングまたは剥離液を用いたウェッ
ト処理によって除去する。このようにして、下部電極１
３，第２ゲート絶縁膜１５および上部電極１６からなる
２層ゲート１７を形成する。その後、トランジスタを完
成させるために、例えば上部電極１６をイオン注入マス
クに用いたイオン注入法によって、半導体基板１１にリ
ン（Ｐ⁺ ）またはヒ素（Ａｓ⁺ ）をイオン注入して、ソ
ース・ドレイン拡散層１８，１９を形成する。

【００６２】図示はしないが、その後上記図３の（４）
によって説明したのと同様にして、上記２層ゲート１７
を覆う状態に層間絶縁膜を形成し、続いて層間絶縁膜４
１にコンタクトホールを形成する。次いでビット線等の
配線および周辺回路の配線を形成する。

【００６３】上記第３実施例の製造方法では、下部電極
１３を形成するための第１電極形成膜３１上の一部分に
マスクパターン６１を形成した後、エッチングによって
第１電極形成膜３１の上部を凹凸状に形成し、そしてマ
スクパターン６１を除去することから、２層ゲートの誘
電体膜が形成される領域の表面積は凹凸状に形成した分
だけ増加する。このような第１電極形成膜３１で下部電
極１３を形成することから、容量が増加される。また、
下部電極１３の表面積を大きくするプロセスは、リソグ
ラフィー技術およびエッチング技術によるため、既存の
プロセス技術で対応される。

【００６４】なお、上記第１〜第３実施例では、一つの
ソース・ドレイン拡散層１８を二つの２層ゲート１７を
備えた半導体装置（トランジスタ）が共有した構成のも
のを示したが、本発明はその構成に限定されるこはな
く、ソース・ドレイン拡散層が他の半導体装置（トラン
ジスタ）と共有しない構成であってもよい。

【００６５】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、上部電極側の下部電極面に導電性の島状パ
ターンを形成したので、下部電極の表面積はおよそ島状
パターンの高さ分の面積だけ増加する。そのため、上
部，下部電極間の誘電体膜の表面積が増加するので２層
ゲートの容量の増加が図れる。したがって、例えば容量
結合比を従来と同等に設定すれば、下部電極のゲート幅
方向の長さを短くできるのでセル面積の縮小化が図れる
ので、メモリセルでは集積度を高めてメモリの大容量化
が図れる。また、メモリセルの集積度が高まるとチップ
面積が減少するため、理収が上がってチップコストが安
価になる。一方、例えば下部電極のゲート幅方向の長さ
を従来と同等に設定すれば、容量結合比が大きくなるの
で、書き込み速度、消去速度が速くなるとともにセル電
流を大きくすることが可能になる。

【００６６】本発明の半導体装置の製造方法によれば、
穴への埋め込み技術と選択的エッチング技術、サイドウ
ォール形成技術と選択的エッチング技術、リソグラフィ
ー技術とエッチング技術等によるため、既存のプロセス
技術で対応できる。そのため、製造が容易になり、製造
コストが安価なものとなる。

【図面の簡単な説明】

【図１】本発明の実施例の概略構成図である。

【図２】本発明に係わる製造方法の第１実施例の工程図
（その１）である。

【図３】本発明に係わる製造方法の第１実施例の工程図
（その２）である。

【図４】本発明に係わる製造方法の第２実施例の工程図
（その１）である。

【図５】本発明に係わる製造方法の第２実施例の工程図
（その２）である。

【図６】本発明に係わる製造方法の第３実施例の工程図
（その１）である。

【図７】本発明に係わる製造方法の第３実施例の工程図
（その２）である。

【図８】従来例の製造工程図である。

【符号の説明】

１ 半導体装置 １３ 下部電極 １４ 島状パターン １５ 第２ゲート絶縁膜 １６ 上部電極 １７ ２層ゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (4)

【特許請求の範囲】
1. 【請求項１】 上部電極と下部電極との間に誘電体膜を
   設けてなる２層ゲートを備えた半導体装置において、 前記誘電体膜が形成される側における前記下部電極の表
   面に導電性の島状パターンを形成したことを特徴とする
   ２層ゲートを備えた半導体装置。
2. 【請求項２】 下部電極と誘電体膜と上部電極とを積層
   してなる２層ゲートを備えた半導体装置の製造方法にお
   いて、 下部電極を形成するための第１電極形成膜を成膜した
   後、該第１電極形成膜上に該下部電極の形成領域上の一
   部分に開口部を設けたマスクパターンを形成する第１工
   程と、 前記開口部内を埋め込む状態に第２電極形成膜を形成す
   る第２工程と、 前記マスクパターン上の前記第２電極形成膜を除去する
   とともに前記開口部内の前記第２電極形成膜で島状パタ
   ーンを形成する第３工程と、 前記マスクパターンを除去する第４工程と、 前記第１電極形成膜をパターニングして下部電極長を幅
   とする電極形成パターンを形成する第５工程と、 前記電極形成パターンおよび前記島状パターンを覆う状
   態に誘電体膜を形成し、次いで該誘電体膜を覆う状態に
   上部電極を形成するための第３電極形成膜を形成した
   後、該第３電極形成膜と該誘電体膜と該電極形成パター
   ンとをパターニングして、該第３電極形成膜で上部電
   極、該誘電体膜で電極間の誘電体膜および前記島状パタ
   ーンを設けた該電極形成パターンで下部電極を形成する
   第６工程とを備えたことを特徴とする２層ゲートを備え
   た半導体装置の製造方法。
3. 【請求項３】 下部電極と誘電体膜と上部電極とを積層
   してなる２層ゲートを備えた半導体装置の製造方法にお
   いて、 下部電極を形成するための第１電極形成膜を成膜した
   後、該第１電極形成膜上における該下部電極の形成領域
   上の一部分に島状パターンを形成する第１工程と、 前記島状パターンを覆う状態に第２電極形成膜を形成し
   た後、該第２電極形成膜をエッチバックして、該島状パ
   ターンの側壁に該第２電極形成膜からなるサイドウォー
   ル電極を形成する第２工程と、 前記島状パターン除去する第３工程と、 前記第１電極形成膜をパターニングして下部電極長を幅
   とする電極形成パターンを形成する第４工程と、 前記電極形成パターンおよび前記サイドウォール電極を
   覆う状態に誘電体膜を形成し、次いで該誘電体膜を覆う
   状態に上部電極を形成するための第３電極形成膜を形成
   した後、該第３電極形成膜と該誘電体膜と該電極形成パ
   ターンとをパターニングして、該第３電極形成膜で上部
   電極、該誘電体膜で電極間の誘電体膜および前記サイド
   ウォール電極を設けた該電極形成パターンで下部電極を
   形成する第５工程とを備えたことを特徴とする２層ゲー
   トを備えた半導体装置の製造方法。
4. 【請求項４】 下部電極と誘電体膜と上部電極とを積層
   してなる２層ゲートを備えた半導体装置の製造方法にお
   いて、 下部電極を形成するための第１電極形成膜を成膜した
   後、該第１電極形成膜上における該下部電極の形成領域
   上の一部分にマスクパターンを形成する第１工程と、 前記マスクパターンをマスクに用いたエッチングによっ
   て、前記第１電極形成膜の上部を凹凸形状に形成する第
   ２工程と、 前記マスクパターンを除去する第３工程と、 前記第１電極形成膜をパターニングして下部電極長を幅
   とする電極形成パターンを形成する第４工程と、 前記電極形成パターンを覆う状態に誘電体膜を形成し、
   次いで該誘電体膜を覆う状態に上部電極を形成するため
   の第３電極形成膜を形成した後、該第３電極形成膜と該
   誘電体膜と該電極形成パターンをパターニングして、該
   第３電極形成膜で上部電極、該誘電体膜でゲート間の誘
   電体膜および該電極形成パターンで下部電極を形成する
   第５工程とを備えたことを特徴とする２層ゲートを備え
   た半導体装置の製造方法。