JP3330700B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えば、電気的に書き
換えが可能な不揮発性半導体記憶装置及びその製造方法
に関するものである。
換えが可能な不揮発性半導体記憶装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ等の不揮発性半導体記憶装
置を含む半導体装置の一般的な素子分離方法としてＬＯ
ＣＯＳ法がある。図９に、ＬＯＣＯＳ法を用いて素子分
離を行ったＥＥＰＲＯＭメモリセルの部分の概略断面図
を示す。図示の如く、Ｓｉ基板１１１の表面にＬＯＣＯ
Ｓ法で素子分離用のＳｉＯ2 膜１１２が選択的に形成さ
れており、このＳｉＯ2 膜１１２に囲まれた素子領域の
表面にトンネル酸化膜としてのＳｉＯ2 膜１１３が形成
されている。Ｓｉ基板１１１上には浮遊ゲートとしての
多結晶Ｓｉ層１１４がメモリセル毎に形成されており、
この多結晶Ｓｉ層１１４はＳｉＯ2 膜１１５に覆われて
いる。そして、多結晶Ｓｉ層１１４の上には、素子分離
用のＳｉＯ2 膜１１２の延びる方向（紙面に垂直な方
向）に直交する方向の制御ゲート、即ち、ワード線とし
ての多結晶Ｓｉ層１１６が形成されている。
置を含む半導体装置の一般的な素子分離方法としてＬＯ
ＣＯＳ法がある。図９に、ＬＯＣＯＳ法を用いて素子分
離を行ったＥＥＰＲＯＭメモリセルの部分の概略断面図
を示す。図示の如く、Ｓｉ基板１１１の表面にＬＯＣＯ
Ｓ法で素子分離用のＳｉＯ2 膜１１２が選択的に形成さ
れており、このＳｉＯ2 膜１１２に囲まれた素子領域の
表面にトンネル酸化膜としてのＳｉＯ2 膜１１３が形成
されている。Ｓｉ基板１１１上には浮遊ゲートとしての
多結晶Ｓｉ層１１４がメモリセル毎に形成されており、
この多結晶Ｓｉ層１１４はＳｉＯ2 膜１１５に覆われて
いる。そして、多結晶Ｓｉ層１１４の上には、素子分離
用のＳｉＯ2 膜１１２の延びる方向（紙面に垂直な方
向）に直交する方向の制御ゲート、即ち、ワード線とし
ての多結晶Ｓｉ層１１６が形成されている。
【０００３】ところが、このＬＯＣＯＳ法には、素子分
離用のＳｉＯ2 膜１１２に生じるバーズビークによって
素子領域の幅が狭められるという寸法シフトの問題があ
った。また、ＳｉＯ2 膜１１２を選択熱酸化により形成
する時の熱処理によってＳｉ基板１１１中の不純物が横
方向に拡散し、素子領域での基板濃度プロファイルを変
化させて、トランジスタにおける狭チャネル効果を発生
させるという問題もあった。これらの問題は、近年の微
細化の要求により、深刻化してきている。特に、ＥＥＰ
ＲＯＭ等の電気的に書き換えが可能な不揮発性半導体記
憶装置の場合には、書き込み又は消去の際に一般に５Ｖ
以上の高電圧がワード線である多結晶Ｓｉ層１１６に印
加され、このために、素子分離領域に寄生チャネルが形
成され易いので、素子分離構造に特別の配慮が必要とな
る。
離用のＳｉＯ2 膜１１２に生じるバーズビークによって
素子領域の幅が狭められるという寸法シフトの問題があ
った。また、ＳｉＯ2 膜１１２を選択熱酸化により形成
する時の熱処理によってＳｉ基板１１１中の不純物が横
方向に拡散し、素子領域での基板濃度プロファイルを変
化させて、トランジスタにおける狭チャネル効果を発生
させるという問題もあった。これらの問題は、近年の微
細化の要求により、深刻化してきている。特に、ＥＥＰ
ＲＯＭ等の電気的に書き換えが可能な不揮発性半導体記
憶装置の場合には、書き込み又は消去の際に一般に５Ｖ
以上の高電圧がワード線である多結晶Ｓｉ層１１６に印
加され、このために、素子分離領域に寄生チャネルが形
成され易いので、素子分離構造に特別の配慮が必要とな
る。
【０００４】そこで、図１０に示すようなトレンチ構造
による素子分離方法が提案されている。このトレンチ分
離法では、Ｓｉ基板２１１の素子分離領域にトレンチ２
１７が形成されており、トレンチ２１７が、その内面を
ＳｉＯ2 膜２１２で覆われるとともに、ホウ素をドープ
したＰＳＧ膜、即ち、ＢＰＳＧ膜２１８で埋め込まれて
いる。そして、この素子分離構造により、浮遊ゲートで
ある多結晶Ｓｉ層２１４及び制御ゲートである多結晶Ｓ
ｉ層２１６もメモリセル毎に分離されている。そして、
互いに分離された多結晶Ｓｉ層２１６がワード線である
ＷＳｉ配線２１９で接続されている。この構造により、
ＬＯＣＯＳ法を用いた場合よりも微細なセル面積を実現
することができる。
による素子分離方法が提案されている。このトレンチ分
離法では、Ｓｉ基板２１１の素子分離領域にトレンチ２
１７が形成されており、トレンチ２１７が、その内面を
ＳｉＯ2 膜２１２で覆われるとともに、ホウ素をドープ
したＰＳＧ膜、即ち、ＢＰＳＧ膜２１８で埋め込まれて
いる。そして、この素子分離構造により、浮遊ゲートで
ある多結晶Ｓｉ層２１４及び制御ゲートである多結晶Ｓ
ｉ層２１６もメモリセル毎に分離されている。そして、
互いに分離された多結晶Ｓｉ層２１６がワード線である
ＷＳｉ配線２１９で接続されている。この構造により、
ＬＯＣＯＳ法を用いた場合よりも微細なセル面積を実現
することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、図１０
に示したようなトレンチ分離法は、実際には、トレンチ
２１７の形成が難しく、また、製造工程も複雑となるの
で、未だ実用化には到っていない。
に示したようなトレンチ分離法は、実際には、トレンチ
２１７の形成が難しく、また、製造工程も複雑となるの
で、未だ実用化には到っていない。
【０００６】そこで、本発明の目的は、従来のＬＯＣＯ
Ｓ法とほぼ同等の簡易な製造方法で実現でき、且つ、Ｌ
ＯＣＯＳ法のようなバーズビークによる寸法シフトや狭
チャネル効果を発生させず、更に、例えば、ワード線に
高電圧を印加しても寄生チャネルが形成されない素子分
離構造を持った不揮発性半導体記憶装置及びその製造方
法を提供することである。
Ｓ法とほぼ同等の簡易な製造方法で実現でき、且つ、Ｌ
ＯＣＯＳ法のようなバーズビークによる寸法シフトや狭
チャネル効果を発生させず、更に、例えば、ワード線に
高電圧を印加しても寄生チャネルが形成されない素子分
離構造を持った不揮発性半導体記憶装置及びその製造方
法を提供することである。
【０００７】
【課題を解決するための手段】上述した課題を解決する
ために、本発明に係る不揮発性半導体記憶装置は、各メ
モリセルが半導体基板とワード線との間に電荷蓄積層を
有する不揮発性半導体記憶装置において、ワード線方向
に隣接するメモリセル間を互いに分離するための素子分
離領域は、前記半導体基板上に形成されたシールド絶縁
膜と、前記シールド絶縁膜と前記ワード線との間に形成
され、前記ワード線と実質的に直交する方向に延びる導
電膜と、前記導電膜の側方に形成されたサイドウォール
スペーサーと、を有し、前記電荷蓄積層は、２個の前記
素子分離領域間において、隣り合うサイドウォールスペ
ーサーの側面に倣って形成されており、前記導電膜の電
位を固定することにより、その電界によって前記素子分
離領域における前記半導体基板の表面の電位を固定する
ように構成されていることを特徴とする。
ために、本発明に係る不揮発性半導体記憶装置は、各メ
モリセルが半導体基板とワード線との間に電荷蓄積層を
有する不揮発性半導体記憶装置において、ワード線方向
に隣接するメモリセル間を互いに分離するための素子分
離領域は、前記半導体基板上に形成されたシールド絶縁
膜と、前記シールド絶縁膜と前記ワード線との間に形成
され、前記ワード線と実質的に直交する方向に延びる導
電膜と、前記導電膜の側方に形成されたサイドウォール
スペーサーと、を有し、前記電荷蓄積層は、２個の前記
素子分離領域間において、隣り合うサイドウォールスペ
ーサーの側面に倣って形成されており、前記導電膜の電
位を固定することにより、その電界によって前記素子分
離領域における前記半導体基板の表面の電位を固定する
ように構成されていることを特徴とする。
【０００８】本発明の一態様においては、前記電荷蓄積
層が浮遊ゲートである。
層が浮遊ゲートである。
【０００９】本発明の別の一態様においては、前記電荷
蓄積層が、シリコン酸化膜の上に形成されたシリコン窒
化膜である。
蓄積層が、シリコン酸化膜の上に形成されたシリコン窒
化膜である。
【００１０】本発明の不揮発性半導体記憶装置の製造方
法は、ワード線方向に隣接するメモリセル間を互いに分
離するための素子分離領域を備えた不揮発性半導体記憶
装置を製造する方法において、半導体基板の表面に第１
の絶縁膜、導電膜及び第２の絶縁膜を順次積層形成する
工程と、前記導電膜及び前記第２の絶縁膜をパターニン
グして、前記素子分離領域にのみこれらの膜を残す工程
と、全面に第３の絶縁膜を形成した後、これを異方性エ
ッチングして、パターニングされた前記導電膜及び前記
第２の絶縁膜の側部にサイドウォールスペーサーを形成
する工程と、前記導電膜、前記第２の絶縁膜及び前記サ
イドウォールスペーサーにより分離された素子領域の前
記半導体基板の上に第４の絶縁膜であるトンネル絶縁膜
を形成する工程と、前記トンネル絶縁膜の上に、第１の
多結晶シリコン膜を前記素子領域にそって延びるパター
ンに形成する工程と、前記第１の多結晶シリコン膜を被
覆する第５の絶縁膜を形成する工程と、全面に第２の多
結晶シリコン膜を形成した後、この第２の多結晶シリコ
ン膜並びに前記第５の絶縁膜及び前記第１の多結晶シリ
コン膜をパターニングして、前記素子領域において前記
第１の多結晶シリコン膜にオーバーラップし、且つ、前
記導電膜と実質的に直交する方向に延びるワード線を形
成すると共に、浮遊ゲートを自己整合的に形成する工程
とを有することを特徴とする。
法は、ワード線方向に隣接するメモリセル間を互いに分
離するための素子分離領域を備えた不揮発性半導体記憶
装置を製造する方法において、半導体基板の表面に第１
の絶縁膜、導電膜及び第２の絶縁膜を順次積層形成する
工程と、前記導電膜及び前記第２の絶縁膜をパターニン
グして、前記素子分離領域にのみこれらの膜を残す工程
と、全面に第３の絶縁膜を形成した後、これを異方性エ
ッチングして、パターニングされた前記導電膜及び前記
第２の絶縁膜の側部にサイドウォールスペーサーを形成
する工程と、前記導電膜、前記第２の絶縁膜及び前記サ
イドウォールスペーサーにより分離された素子領域の前
記半導体基板の上に第４の絶縁膜であるトンネル絶縁膜
を形成する工程と、前記トンネル絶縁膜の上に、第１の
多結晶シリコン膜を前記素子領域にそって延びるパター
ンに形成する工程と、前記第１の多結晶シリコン膜を被
覆する第５の絶縁膜を形成する工程と、全面に第２の多
結晶シリコン膜を形成した後、この第２の多結晶シリコ
ン膜並びに前記第５の絶縁膜及び前記第１の多結晶シリ
コン膜をパターニングして、前記素子領域において前記
第１の多結晶シリコン膜にオーバーラップし、且つ、前
記導電膜と実質的に直交する方向に延びるワード線を形
成すると共に、浮遊ゲートを自己整合的に形成する工程
とを有することを特徴とする。
【００１１】
【作用】本発明においては、素子分離領域の導電膜と第
２の絶縁膜とは、例えばリソグラフィ及びエッチングに
よりパターン形成することができるので、バーズビーク
による寸法シフトが生じず、且つ、熱処理による狭チャ
ネル効果は殆ど生じない。また、動作時に電位が固定さ
れるように構成された導電膜が電界をシールドするの
で、ワード線に高電圧が印加されても素子分離領域に寄
生チャネルが形成されることがない。
２の絶縁膜とは、例えばリソグラフィ及びエッチングに
よりパターン形成することができるので、バーズビーク
による寸法シフトが生じず、且つ、熱処理による狭チャ
ネル効果は殆ど生じない。また、動作時に電位が固定さ
れるように構成された導電膜が電界をシールドするの
で、ワード線に高電圧が印加されても素子分離領域に寄
生チャネルが形成されることがない。
【００１２】
【実施例】以下、本発明を浮遊ゲート型ＥＥＰＲＯＭに
適用した実施例を図１〜図８を参照して説明する。
適用した実施例を図１〜図８を参照して説明する。
【００１３】図１は、本実施例のＥＥＰＲＯＭメモリセ
ル部分の製造過程における概略斜視図であり、図２
（ａ）〜（ｄ）は、夫々、図１のＡ−Ａ線、Ｂ−Ｂ線、
Ｃ−Ｃ線及びＤ−Ｄ線に沿った縦断面図である。
ル部分の製造過程における概略斜視図であり、図２
（ａ）〜（ｄ）は、夫々、図１のＡ−Ａ線、Ｂ−Ｂ線、
Ｃ−Ｃ線及びＤ−Ｄ線に沿った縦断面図である。
【００１４】まず、その製造方法について、図３〜図８
を参照して説明する。なお、図３〜図８の各図におい
て、（ａ）〜（ｃ）は、夫々、各製造工程における平面
図並びに図１のＡ−Ａ線に沿った縦断面図及びＤ−Ｄ線
に沿った縦断面図である。
を参照して説明する。なお、図３〜図８の各図におい
て、（ａ）〜（ｃ）は、夫々、各製造工程における平面
図並びに図１のＡ−Ａ線に沿った縦断面図及びＤ−Ｄ線
に沿った縦断面図である。
【００１５】まず、図３に示すように、Ｐ型のＳｉ基板
１１の表面に熱酸化法でＳｉＯ2 膜２１を形成する。そ
して、このＳｉＯ2 膜２１の上に、膜厚が３００ｎｍ程
度でＰ型又はＮ型の不純物をドープした多結晶Ｓｉ膜２
２と膜厚が５００ｎｍ程度のＳｉＯ2 膜等の絶縁膜２３
とをＣＶＤ法により順次堆積させる。しかる後、フォト
リソグラフィ及び異方性ドライエッチングにより、素子
分離領域において絶縁膜２３と多結晶Ｓｉ膜２２とを帯
状のパターンに残す。
１１の表面に熱酸化法でＳｉＯ2 膜２１を形成する。そ
して、このＳｉＯ2 膜２１の上に、膜厚が３００ｎｍ程
度でＰ型又はＮ型の不純物をドープした多結晶Ｓｉ膜２
２と膜厚が５００ｎｍ程度のＳｉＯ2 膜等の絶縁膜２３
とをＣＶＤ法により順次堆積させる。しかる後、フォト
リソグラフィ及び異方性ドライエッチングにより、素子
分離領域において絶縁膜２３と多結晶Ｓｉ膜２２とを帯
状のパターンに残す。
【００１６】次に、図４に示すように、ＣＶＤ法でＳｉ
Ｏ2 膜等の絶縁膜２４を全面に堆積させた後、この絶縁
膜２４を異方性ドライエッチングして、多結晶Ｓｉ膜２
２及び絶縁膜２３の側面に絶縁膜２４からなるサイドウ
ォールスペーサーを形成する。なお、この絶縁膜２４に
対する異方性ドライエッチングによって、基板表面に露
出した部分のＳｉＯ2 膜２１も除去される。
Ｏ2 膜等の絶縁膜２４を全面に堆積させた後、この絶縁
膜２４を異方性ドライエッチングして、多結晶Ｓｉ膜２
２及び絶縁膜２３の側面に絶縁膜２４からなるサイドウ
ォールスペーサーを形成する。なお、この絶縁膜２４に
対する異方性ドライエッチングによって、基板表面に露
出した部分のＳｉＯ2 膜２１も除去される。
【００１７】次に、図５に示すように、Ｓｉ基板１１の
素子領域の表面にトンネル酸化膜としてのＳｉＯ2 膜１
３を熱酸化法で形成してから、膜厚が１５０ｎｍ程度で
Ｎ型の不純物をドープした多結晶Ｓｉ膜１４をＣＶＤ法
で堆積させる。そして、フォトリソグラフィ及び異方性
ドライエッチングにより、素子領域を被覆する帯状のパ
ターンに多結晶Ｓｉ膜１４を加工する。更に、多結晶Ｓ
ｉ膜１４の表面に熱酸化法によりＳｉＯ2 膜１５を形成
する。
素子領域の表面にトンネル酸化膜としてのＳｉＯ2 膜１
３を熱酸化法で形成してから、膜厚が１５０ｎｍ程度で
Ｎ型の不純物をドープした多結晶Ｓｉ膜１４をＣＶＤ法
で堆積させる。そして、フォトリソグラフィ及び異方性
ドライエッチングにより、素子領域を被覆する帯状のパ
ターンに多結晶Ｓｉ膜１４を加工する。更に、多結晶Ｓ
ｉ膜１４の表面に熱酸化法によりＳｉＯ2 膜１５を形成
する。
【００１８】次に、図６に示すように、膜厚が３００ｎ
ｍ程度でＮ型の不純物をドープした多結晶Ｓｉ膜１６と
ＳｉＯ2 膜２５をＣＶＤ法で順次に全面に堆積させる。
そして、フォトリソグラフィ及び異方性ドライエッチン
グにより、ＳｉＯ2 膜２５、多結晶Ｓｉ膜１６、ＳｉＯ
2 膜１５、多結晶Ｓｉ膜１４及びＳｉＯ2 膜１３を、多
結晶Ｓｉ膜２２及び絶縁膜２３、２４の延びる方向に直
交するパターンにエッチングする。
ｍ程度でＮ型の不純物をドープした多結晶Ｓｉ膜１６と
ＳｉＯ2 膜２５をＣＶＤ法で順次に全面に堆積させる。
そして、フォトリソグラフィ及び異方性ドライエッチン
グにより、ＳｉＯ2 膜２５、多結晶Ｓｉ膜１６、ＳｉＯ
2 膜１５、多結晶Ｓｉ膜１４及びＳｉＯ2 膜１３を、多
結晶Ｓｉ膜２２及び絶縁膜２３、２４の延びる方向に直
交するパターンにエッチングする。
【００１９】これにより、多結晶Ｓｉ膜１６で制御ゲー
ト、即ち、ワード線が形成されるとともに、多結晶Ｓｉ
膜１４で、メモリセル毎に分離された浮遊ゲートがワー
ド線に対して自己整合的に形成される。一方、ワード線
が形成されなかった領域では、素子分離領域を構成する
多結晶Ｓｉ膜２２及び絶縁膜２３、２４とこれらの下の
ＳｉＯ2 膜２１とが残されるのみで、素子領域が露出す
る。そこで、ＳｉＯ2膜２５や絶縁膜２３、２４等をマ
スクにしてＳｉ基板１１にＮ型の不純物を導入し、ソー
ス拡散層２６及びドレイン拡散層２７を形成する。この
状態が、図１及び図２に示す状態である。
ト、即ち、ワード線が形成されるとともに、多結晶Ｓｉ
膜１４で、メモリセル毎に分離された浮遊ゲートがワー
ド線に対して自己整合的に形成される。一方、ワード線
が形成されなかった領域では、素子分離領域を構成する
多結晶Ｓｉ膜２２及び絶縁膜２３、２４とこれらの下の
ＳｉＯ2 膜２１とが残されるのみで、素子領域が露出す
る。そこで、ＳｉＯ2膜２５や絶縁膜２３、２４等をマ
スクにしてＳｉ基板１１にＮ型の不純物を導入し、ソー
ス拡散層２６及びドレイン拡散層２７を形成する。この
状態が、図１及び図２に示す状態である。
【００２０】次に、図７に示すように、ＳｉＯ2 膜等の
絶縁膜２８をＣＶＤ法により全面に堆積させた後、この
絶縁膜２８を異方性ドライエッチングして、ＳｉＯ2 膜
２５及びその下の多結晶Ｓｉ膜１６の側面に絶縁膜２８
からなるサイドウォールスペーサーを形成する。しかる
後、スパッタ法でＷＳｉ膜を全面に堆積させ、このＷＳ
ｉ膜をフォトリソグラフィ及び異方性ドライエッチング
でパターニングして、ワード線の方向に並んでいるソー
ス拡散層２６を結ぶソース線としてのＷＳｉ配線３１を
形成するとともに、各メモリセルのドレイン拡散層２７
にコンタクトするドレインパッドとしてのＷＳｉ膜３２
を形成する。その後、ＳｉＯ2 膜等の層間絶縁膜３３を
ＣＶＤ法により全面に堆積させる（但し、図７（ａ）で
は、層間絶縁膜３３を図示省略した。）。
絶縁膜２８をＣＶＤ法により全面に堆積させた後、この
絶縁膜２８を異方性ドライエッチングして、ＳｉＯ2 膜
２５及びその下の多結晶Ｓｉ膜１６の側面に絶縁膜２８
からなるサイドウォールスペーサーを形成する。しかる
後、スパッタ法でＷＳｉ膜を全面に堆積させ、このＷＳ
ｉ膜をフォトリソグラフィ及び異方性ドライエッチング
でパターニングして、ワード線の方向に並んでいるソー
ス拡散層２６を結ぶソース線としてのＷＳｉ配線３１を
形成するとともに、各メモリセルのドレイン拡散層２７
にコンタクトするドレインパッドとしてのＷＳｉ膜３２
を形成する。その後、ＳｉＯ2 膜等の層間絶縁膜３３を
ＣＶＤ法により全面に堆積させる（但し、図７（ａ）で
は、層間絶縁膜３３を図示省略した。）。
【００２１】次に、図８に示すように、フォトリソグラ
フィ及び異方性ドライエッチングにより、ドレインパッ
ドであるＷＳｉ膜３２に達するコンタクト孔３４を層間
絶縁膜３３に開口する（但し、図８（ａ）では、便宜
上、層間絶縁膜３３を図示省略し、コンタクト孔３４の
位置のみを破線で示す。）。そして、スパッタ法でＡｌ
膜を全面に堆積させ、このＡｌ膜をフォトリソグラフィ
及び異方性ドライエッチングでパターニングして、ワー
ド線の方向とは直交する方向に並んでいるＷＳｉ膜３２
を結ぶビット線としてのＡｌ配線３５を形成する。
フィ及び異方性ドライエッチングにより、ドレインパッ
ドであるＷＳｉ膜３２に達するコンタクト孔３４を層間
絶縁膜３３に開口する（但し、図８（ａ）では、便宜
上、層間絶縁膜３３を図示省略し、コンタクト孔３４の
位置のみを破線で示す。）。そして、スパッタ法でＡｌ
膜を全面に堆積させ、このＡｌ膜をフォトリソグラフィ
及び異方性ドライエッチングでパターニングして、ワー
ド線の方向とは直交する方向に並んでいるＷＳｉ膜３２
を結ぶビット線としてのＡｌ配線３５を形成する。
【００２２】以上のようにして形成したＥＥＰＲＯＭメ
モリセルでは、その動作時、素子分離領域にある多結晶
Ｓｉ膜２２を接地電位に固定することにより、その上を
通るワード線に高電圧が印加された場合でも、それによ
り素子分離領域のＳｉ基板１１の表面の電位が変動し
て、そこに寄生チャネルが形成されることが防止され
る。
モリセルでは、その動作時、素子分離領域にある多結晶
Ｓｉ膜２２を接地電位に固定することにより、その上を
通るワード線に高電圧が印加された場合でも、それによ
り素子分離領域のＳｉ基板１１の表面の電位が変動し
て、そこに寄生チャネルが形成されることが防止され
る。
【００２３】以上に説明した実施例の製造方法では、Ｌ
ＯＣＯＳ法のように熱酸化によって膜厚の大きな酸化膜
を作る必要がないので、素子領域のＳｉ基板１１中の不
純物の横方向拡散に起因する狭チャネル効果を殆ど無視
することができる。
ＯＣＯＳ法のように熱酸化によって膜厚の大きな酸化膜
を作る必要がないので、素子領域のＳｉ基板１１中の不
純物の横方向拡散に起因する狭チャネル効果を殆ど無視
することができる。
【００２４】以上、本発明を浮遊ゲート型のＥＥＰＲＯ
Ｍに適用した実施例を説明したが、本発明は、Ｓｉ基板
の素子領域にＳｉＯ2 膜とＳｉＮ膜とを順次形成し、Ｓ
ｉＯ2 膜との界面部分のＳｉＮ膜に電荷を蓄積するＭＮ
ＯＳ型の不揮発性半導体記憶装置にもほぼ同様にして適
用することができる。
Ｍに適用した実施例を説明したが、本発明は、Ｓｉ基板
の素子領域にＳｉＯ2 膜とＳｉＮ膜とを順次形成し、Ｓ
ｉＯ2 膜との界面部分のＳｉＮ膜に電荷を蓄積するＭＮ
ＯＳ型の不揮発性半導体記憶装置にもほぼ同様にして適
用することができる。
【００２５】
【発明の効果】本発明による不揮発性半導体記憶装置
は、ＬＯＣＯＳ法のような寸法シフトや狭チャネル効果
を無視できるので、メモリセルをより微細化できるとと
もに、ワード線に高電圧が印加された場合でも素子分離
領域に寄生チャネルが形成されることを防止することが
できるので、その信頼性が高い。
は、ＬＯＣＯＳ法のような寸法シフトや狭チャネル効果
を無視できるので、メモリセルをより微細化できるとと
もに、ワード線に高電圧が印加された場合でも素子分離
領域に寄生チャネルが形成されることを防止することが
できるので、その信頼性が高い。
【００２６】また、本発明による不揮発性半導体記憶装
置の製造方法は、素子分離構造を、トレンチを形成する
ことなく、例えばリソグラフィ及び薄膜のエッチングに
より形成することができるので、ＬＯＣＯＳ法とほぼ同
程度の簡易な工程で実施可能である。
置の製造方法は、素子分離構造を、トレンチを形成する
ことなく、例えばリソグラフィ及び薄膜のエッチングに
より形成することができるので、ＬＯＣＯＳ法とほぼ同
程度の簡易な工程で実施可能である。
【図１】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の製造過程における概略斜視図であ
る。
ＯＭメモリセル部分の製造過程における概略斜視図であ
る。
【図２】図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線及びＤ−
Ｄ線に沿った縦断面図である。
Ｄ線に沿った縦断面図である。
【図３】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
【図４】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
【図５】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
【図６】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
【図７】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
【図８】本発明の一実施例による浮遊ゲート型ＥＥＰＲ
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
ＯＭメモリセル部分の一製造工程を示す平面図並びに図
１のＡ−Ａ線及びＤ−Ｄ線に沿った縦断面図である。
【図９】従来のＥＥＰＲＯＭメモリセル部分の縦断面図
である。
である。
【図１０】従来の別のＥＥＰＲＯＭメモリセル部分の縦
断面図である。
断面図である。
１１ Ｓｉ基板 １３、１５、２１、２５ ＳｉＯ2 膜 １４、１６、２２ 多結晶Ｓｉ膜 ２３、２４、２８ 絶縁膜 ２６ ソース拡散層 ２７ ドレイン拡散層 ３１ ＷＳｉ配線 ３２ ＷＳｉ膜 ３３ 層間絶縁膜 ３４ コンタクト孔 ３５ Ａｌ配線
Claims (4)
- 【請求項１】 各メモリセルが半導体基板とワード線と
の間に電荷蓄積層を有する不揮発性半導体記憶装置にお
いて、 ワード線方向に隣接するメモリセル間を互いに分離する
ための素子分離領域は、 前記半導体基板上に形成されたシールド絶縁膜と、 前記シールド絶縁膜と前記ワード線との間に形成され、
前記ワード線と実質的に直交する方向に延びる導電膜
と、 前記導電膜の側方に形成されたサイドウォールスペーサ
ーと、 を有し、 前記電荷蓄積層は、２個の前記素子分離領域間におい
て、隣り合うサイドウォールスペーサーの側面に倣って
形成されており、 前記 導電膜の電位を固定することにより、その電界によ
って前記素子分離領域における前記半導体基板の表面の
電位を固定するように構成されていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】 前記電荷蓄積層が浮遊ゲートであること
を特徴とする請求項１に記載の不揮発性半導体記憶装
置。 - 【請求項３】 前記電荷蓄積層が、シリコン酸化膜の上
に形成されたシリコン窒化膜であることを特徴とする請
求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 ワード線方向に隣接するメモリセル間を
互いに分離するための素子分離領域を備えた不揮発性半
導体記憶装置を製造する方法において、 半導体基板の表面に第１の絶縁膜、導電膜及び第２の絶
縁膜を順次積層形成する工程と、 前記導電膜及び前記第２の絶縁膜をパターニングして、
前記素子分離領域にのみこれらの膜を残す工程と、 全面に第３の絶縁膜を形成した後、これを異方性エッチ
ングして、パターニングされた前記導電膜及び前記第２
の絶縁膜の側部にサイドウォールスペーサーを形成する
工程と、 前記導電膜、前記第２の絶縁膜及び前記サイドウォール
スペーサーにより分離された素子領域の前記半導体基板
の上に第４の絶縁膜であるトンネル絶縁膜を形成する工
程と、 前記トンネル絶縁膜の上に、第１の多結晶シリコン膜を
前記素子領域にそって延びるパターンに形成する工程
と、 前記第１の多結晶シリコン膜を被覆する第５の絶縁膜を
形成する工程と、 全面に第２の多結晶シリコン膜を形成した後、この第２
の多結晶シリコン膜並びに前記第５の絶縁膜及び前記第
１の多結晶シリコン膜をパターニングして、前記素子領
域において前記第１の多結晶シリコン膜にオーバーラッ
プし、且つ、前記導電膜と実質的に直交する方向に延び
るワード線を形成すると共に、浮遊ゲートを自己整合的
に形成する工程とを有することを特徴とする不揮発性半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27785593A JP3330700B2 (ja) | 1993-10-08 | 1993-10-08 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27785593A JP3330700B2 (ja) | 1993-10-08 | 1993-10-08 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07111319A JPH07111319A (ja) | 1995-04-25 |
| JP3330700B2 true JP3330700B2 (ja) | 2002-09-30 |
Family
ID=17589223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27785593A Expired - Fee Related JP3330700B2 (ja) | 1993-10-08 | 1993-10-08 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3330700B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101016335B1 (ko) * | 2003-10-24 | 2011-02-22 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자의 제조 방법 |
| JP5183711B2 (ja) * | 2010-10-12 | 2013-04-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-10-08 JP JP27785593A patent/JP3330700B2/ja not_active Expired - Fee Related
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|---|---|
| JPH07111319A (ja) | 1995-04-25 |
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