KR920007787B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 장치 및 그 제조 방법
제1도 및 제2도는 종래 반도체 장치의 구조 단면도 및 그 접속부의 평면도.
제3a도 내지 제3e도는 LDD 구조 반도체의 제조 공정 설명도.
제4도 및 제5도는 본 발명의 반도체 장치의 주요 단면도 및 접속부의 평면도.
제6a도 내지 제6l도, 제7a도 내지 제7c도, 제8a도 내지 제8c도, 제9a도 내지 제9d도 및 제10도는 각각 본 발명의 실시예 2, 3, 4, 5 및 6에 있어서 반도체 장치의 제조 방법의 공정 설명도 또는 반도체 장치의 개략도.
제11a도 내지 제11c도는 본 발명을 설명하기 위한 도면이며, 제11a도 및 제11c도는 단면도, 제11b도는 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 소오스
2a : 농도가 낮은 확산층 2b : 농도가 짙은 확산층
3a, 3b, 3c, 7 : 게이트 전극 4 : 게이트 절연막
5, 10 : 층간 절연막 6 : 측벽
9 : 개구부(도체부) 11 : 측벽 절연막
12, 13 : 포토레지스트 패턴 14 : 도체층
본 발명은 반도체 장치, 특히 LDD(lightly doped drain)구조를 가지는 MIS형 반도체 장치 및 그 제조 방법에 관한 것이다.
종래의 MIS형 반도체 장치의 구조 및 접속부의 설명도를 제1도 및 제2도에, 또한 LDD 구조의 반도체 제조공정 설명도를 제3a도 내지 제3e도에 표시한다.
도면에서 1은 실리콘기판, 2는 소오스, 드레인 영역등으로 되는 확산층, 2a는 확산층의 농도가 낮은 영역, 2b는 확산층의 농도가 높은 영역, 3은 게이트전극, 4는 게이트 절연막, 5는 층간 절연막 6은 측벽, 7은 제1층째 배선층, 8은 제2층째 배선층, 9는 접속부(도체부)이다.
일반적으로 LDD 구조라하면, 제1도에 표시한 것과 같이 확산층(2)은 농도가 낮은 영역(2a)과 농도가 높은 영역(2b)으로 이루어지고, 영역(2a)이 농도가 낮기 때문에 채널이 형성되어야 할 영역, 즉 게이트 절연막(4)의 아래로 확산이 확대되지 않고 채널장(長)이 확보될 수 있는 구조를 말한다.
또 LDD 구조는, 영역(2a)에 의하여 그 부분의 저항이 영역(2b)보다 높아지기 때문에 드레인 근방에서 일어나는 전계를 완화시키고, 이 전계에 의해 드레인 근방 위의 게이트 절연막(4) 가운데로 캐리어가 주입되어 포획됨으로써 일어나는 임계치등의 절연 전계효과 트랜지스터(이하 ＂MISFET＂라함)의 특성열화, 이른바 핫 캐리어(Hot carrier)현상을 억제하는 것이다.
또, LDD 구조의 반도체 제조공정에 대하여 제3a도 내지 제3e도를 기초로 하여 설명하면 다음과 같다.
먼저 제3a도와 같이, 종래의 방법에 의해 게이트 전극(3)을 게이트 절연막(4)위에 형성하고, 다음에 제3b도와 같이 농도가 낮은 확산 영역(2a)을 형성하며, 또한 제3c도와 같이 측벽을 형성하기 위한 층간 절연막(6a)을 형성하고, 이어서 이방성 에칭에 의해 제3d도와 같이 측벽(6)을 형성하고, 마지막으로 제3e도와 같이 농도가 높은 확산 영역(2b)을 형성하는 것이다.
이와 같이 LDD 구조로 하는 것에 의해 내압이 개선되고, 바이어스 스트레스 시험에 의한 임계치 변동이 통상 구조의 소자에 비하여 약 2자리 적어지는 고신뢰성의 트랜지스터가 실현된다.
또, 일본 특허 공개 제51-68776호에는, 일도전형의 반도체기판에 형성된 역도전형의 소오스 영역 및 드레인 영역을 구비한 전개효과 트랜지스터(이하 ＂MISFET＂를 말함)이고, 그 드레인 영역은 고표면 불순물 농도의 중앙부와 그 중앙부를 둘러싼 저불순물 농도부로 이루어지는 전계효과 트랜지스터가 기재되어 있다. 이것은 드레인 영역의 근방에서 일어나는 전계를 완화하여, 핫 캐리어에 의한 임계치 전압의 변동을 방지하기 위하여 2중 드레인 구조를 채용한 것이다.
또한 일본 특허공개 제60-194568호에는, MISFET를 구비한 IC에 있어서, MISFET의 실효 채널장을 충분히 확보하여 단(短) 채널효과를 방지하고, IC의 집적도 향상과 동작시간의 고속화를 도모하는 것을 목적으로 하여, 동일 도전형에서 다른 불순물 농도인 2개의 반도체 영역에 의해 구성되는 드레인 영역 또는 소오스 영역을 형성하기 위한 각각의 불순물을, 게이트 전극 및 그 양측부에 설치한 측벽을 통하여 반도체 기판내에 도입함으로써, 채널이 형성되어야할 영역에 소오스 영역 또는 드레인 영역이 퍼져들어가는 것을 억제하고, 실효 채널장을 충분히 확보할 수 있다고 하는 IC가 기재되어 있다.
또 일본 특허 공개 제61-20369호에는, LDD의 형성방법에 기재되어 있다.
즉, 이 방법은 소자분리 영역으로 둘러싸인 반도체 기판상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정과, 이 게이트 전극을 마스크하여 상기 기판에 불순물을 도입하여 제2도전형의 제1의 불순물층을 형성하는 공정과, 전면에 절연막을 적층한 후 그 절연막을 반응성 에칭에 의해 제거하여 상기 게이트 전극의 측면 및 그 근방에 잔존시키는 공정과, 상기 기판에 게이트 전극 및 잔존 절연막을 마스크로 하여 불순물을 도입하여 제2도전형의 제2의 불순물층을 형성하고 소오스, 드레인 영역을 형성하는 공정과 전면에 상기 절연막에 대해 선택 에칭성을 가지는 마스크 재료층을 형성한 후, 그 마스크 재료층을 게이트 전극 측면의 잔존 절연막 일부가 노출될 때까지 선택적으로 제거하는 공정과, 잔존한 마스크 재료층을 사용하여 상기 잔존 절연막을 선택적으로 제거하고, 게이트 전극과의 사이에 간극부를 형성하는 공정과, 그 간극부로부터 상기 기판에 불순물을 도입하여 제1도전형의 제3의 불순물층을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
이 방법은, 드레인 전압에 의한 공핍층의 늘어남을 억제하기 위한 제1도전형의 제3의 불순물층(예를 들면 P-형층)을, 게이트 전극의 측벽 근방의 제1도전형 반도체에만 부분적으로 형성함으로써 상기 P-형층의 소오스, 드레인 영역과의 접촉부분을 종래보다는 작게한 것이다.
이상과 같은 종래의 MIS형 반도체 장치의 문제점으로서 다음과 같은 점을 들 수 있다.
(1) 제2도에 표시한 것과 같이, 2층간의 접속부는 종래 구멍모양의 크기 b인 개구부를 형성하고 있었으나, 그로인해 개구부(9)와 제1층째 배선층(7)의 금속이 단락되지 않도록 포토리드그래피(photolithograpy)의 대칭되는 간격(a)이 필요했다. 이러한 것은 고집적화되는데 있어서, 간격(a)이 노광 장치의 능력으로 결정되기 때문에 단순히 작게할 수 없고, 애로로 되어 있었다.
(2) 상기와 같은 이유로, 대칭되는 간격(a)때문에 제2층째 배선층(8)의 길이를 축소할 수가 없고, 이것의 저항에 의한 전송 지연때문에 고속화를 할 수가 없다.
(3) 상기 (1)항과 같은 이유로, 대칭되는 간격 a로 인해 기생확산 용량이 작아지지 않게 되어 고속화를 할 수가 없다.
(3) 상기 (1)항과 같은 이유로, 대칭되는 간격 a로 인해 기생확산 용량이 작아지지 않게 되어 고속화를 할 수가 없다.
본 발명은 이상과 같은 문제점을 해결하는 반도체 장치 및 그 제조방법을 제공하는 것을 목적으로 하는 것이다. 또 본 발명의 다른 목적은, 패턴상에서는 대칭되는 간격 a를 없애는 것이 가능하지만, 포토리드그래피에서 제1층째 배선층(7,3)과 개구부(9)와의 대향하는 부분에는 간격이 아직 존재하며, 그것에 의해 제1층째 배선층(7,3)과 제2층째 배선층(8)과의 사이의 개구부(9)내의 실질적인 접촉면적이 작아지게 되어 접촉 저항이 커지는 것을 방지하는 것이다. 이를 위해서 개구부(9)를 제1층째 배선층(7,3)의 상방에까지 이루도록 형성함으로써, 그것들이 서로 마주 대하고 있는 부분에 간격을 형성하여 접촉 저항의 증대를 방지하고 있다.
종래 방법에서는, 1층째 폴리실리콘 등의 배선 간격은 제2도에 표시한 것과 같이 ι +2a로 된다. 여기에서 ι은 폴리실리콘 사이의 개구부의 크기이고 a는 서로 대칭되어 있는 간격이다.
그러나 본 발명의 방법에서는 대칭되어 있는 간격을 형성할 필요가 없이, 제5도에 나타낸 것과 같이 가공 제한할 수 있는 최소의 배선 간격으로 좋다. 예를 들면 1층째 폴리실리콘등의 선폭 및 간격을 각각 1.2μm, 1.2μm, 대칭되는 간격 a를 ι을 1.2μm로 하면,
종래방법 : ι+2a=(1.2+1.0×2)μm
=3.2μm
본 발명 방법 : 1.2μm
로 되어, 본 발명의 경우가 종래 방법의 약 절반이하로 된다.
본 발명의 반도체 장치는 이상과 같이 구성했기 때문에 칩 면적을 축소할 수 있으며, 그것만큼 소오스 또는 드레인 확산층의 확산 면적을 축소할 수 있어서 기생용량이 감소된다. 또 마찬가지로 그만큰 2층째 폴리실리콘등의 배선 길이가 짧아지고 배선 저항이 작아져서 전송 지연을 감소시킬 수 있으며, 고속화 및 저 가격화에 대응할 수 있다.
또 본 발명 반도체 장치에 있어서, 게이트 전극을 폴리실리콘 또는 Mo, W, Ti, Pt 등의 고융점 금속, MoSi2, WSi, TiSi2등의 고융점 금속의 실리사이드 또는 이들의 2층으로 되는 폴리사이드의 각 조합된 것을 사용했을 때 그 표면에 있기 때문에 절연파괴가 되기 쉽다. 이를 위해 상기 두층 사이의 절연막 두께를 가장 얇은 부분에서 500Å 이상으로 함으로써 절연 파괴를 방지할 수 있는 것이다.
다음에 본 발명의 실시예에 대해 기술한다.
[실시예 1]
본 발명 반도체 장치의 실시예를, N 채널형 MISFET를 구비한 IC에 적용한 예에 관해서 설명한다.
제4도 및 제5도는 각각 본 발명의 반도체 장치 및 그 접속부의 설명도이다.
또한 동도에서 제1도 내지 제3a도 내지 3e도중의 부호와 같은 부호는 동일 또는 해당 부분을 나타내기 때문에 되풀이 설명을 생략한다.
도면에서 10은 층간 절연막, 11은 측벽 절연막이다.
제4도에서 1은 제1도와 마찬가지로 실리콘 단결정으로 이루어지는 P-형 반도체기판 또는 N-형 반도체기판상에 형성된 P-영역으로, IC를 구성하는 것이다. 2는 N+형의 소오스, 드레인 영역 등으로 되는 확산층으로 2a는 농도가 낮은 확산층, 2b는 농도가 짙은 확산층이며, 3은 절연막 4의 소정 상면부에 형성되어 주로 게이트 전극으로 쓰여지는 제1층째 배선층이고, 이 게이트 전극(3)은 다결정 실리콘, Mo, W, Ti, Pt 등의 고융점 금속, MoSi2, WSi, TiSi2등의 고융점 금속의 실리사이드, 또는 다결정 실리콘상에 고융점 금속의 실리사이드를 형성한 폴리사이드로 이루어지는 것이며, 이하의 각 실시예에서도 같다. 4는 주로 게이트 절연막으로 사용되는, 기판 1상부에 설치된 기판을 열산화한 SiO2등의 절연막이고, 5는 기판1상부에 반도체 소자를 덮듯이 하여 설치된 SiO2또는 Si3N4등의 층간 절연막으로, 주로 1상부에 형성된 Al, Al-Si, Al-Si-Cu 또는 제1층째 배선층(7,3)과 같은 재료등으로 이루어지며, 제2층째 배선층과 제1층째 배선층 또는 반도체 소자를 전기적으로 격리하는 것이다. 따라서 이 층간 절연막(5)의 형성이 중요한 점(point)이며, 이 점은 후술하는 반도체 장치 제조방법의 실시예중에서 설명한다. 또, 이 막(5)은 열산화나 CVD(Chemical Vapor Deposition) 법에 의해 형성된 SiC2막 또는 CVD 법에 의해 형성된 Si3N4막등의 절연막이 쓰여진다. 6은 주로 제1층째 배선층의 게이트 전극(3)의 양단부인 게이트 절연막(4)의 상부에 이방성 에칭에 의해 형성된 SiO2또는 Si3N4등의 절연성인 측벽이며, 드레인 영역 또는 소오스 영역으로 사용되는 한쌍의 반도체 영역을 보다 격리시키고, 실효 채널장을 충분히 확보하기 위해서 형성된 농도가 낮은 확산층(2a)가 가깝게 형성되어 있다.
또, 10은 제1층째 배선층(3,7)과 제2층째 배선층(8)과의 층간 절연막으로 SiO2또는 Si3N4등으로 되어 있다. 11은 제1층째 배선층(7)과 제2층째 배선층(8)과의 접촉을 가지는 개구부내에 있는 게이트 전극(3)의 측벽인 절연막으로, 게이트 절연막(4)의 상부에 이방성 에칭에 의해 형성된 SiO2또는 Si3N4등의 측벽 절연막이다. 이 측벽 절연막은 첫째로 LDD 구조의 측벽, 두 번째로 층간 절연막(10)을 이방성 에칭으로 개구부(제5도에 있어서는 9)를 형성할 때에 그 측벽과 마찬가지로 메카니즘으로 형성시키는 측벽 절연막, 세번째로는 상기 첫번째와 두번째에 조합시켜서 만들 수 있는 측벽 절연막이며, 이들의 차이는 층간 절연막(10)에 있어서 그막 두께와 그것이 에칭될 때의 오-버 에칭시간의 설정에 의해 설명된다.
즉 오-버 에칭시간이 길면 층간 절연막(10)이 게이트 전극 측면에서도 모두 에칭되어 측벽 절연막(6)은 LDD의 측벽만으로 되고, 반대로 에칭량을 줄이면 세번째의 상태로 된다.
두번째 상태는 후술하는 실시예 3에서 나타내는 공정으로 작성되었을때의 상태를 가리킨다.
본 발명의 반도체 장치는 제4도에 나타낸 것과 같이,
(1) 제2층째 배선층(8)이 기판상의 확상층(2)와의 접선부에 있어서, 측벽 또는 측벽 절연막인 (6)에 자기정합적으로 1층째 배선층(7)(게이트 전극 3)과 분리되어 있다.
(2) 개구부(9)는 제5도에 있는 것과 같이 소오스 또는 드레인 확산층의 Si 표면과 측벽 또는 측벽 절연막(6)과의 경계보다 크기 때문에 대칭시킨 간격(a)를 전혀 갖고 있지 않다. 그러나 패턴상에서는 대칭시킨 간격 a는 없앨 수 있으나, 포토리도그래피에서 제1층째 배선층(7,3)과 개구부(9)와의 대향하는 부분에는 간격이 아직 존재한다. 이것에 의해 제1층째 배선층(7,3)과 제2층째 배선층(8)과의 사이의 개구부(9)내의 실질적인 접촉 면적이 작아지게 되어 접촉 저항이 커진다. 이러한 바람직하지 못한 현상을 없애기 위해서 본 발명은, 개구부(9)를 제1층째 배선층(7,3)의 윗부분에까지 이루도록 형성함으로써 이러한 좋지못한 현상의 원인인 대항하는 부분의 간격을 없앨 수가 있었다.
(3) 1층째 및 2층째의 배선층(7 및 8)은 종래의 층간 절연막 (10)이외에 절연막(5)에 의해서는 분리되어 있다. 등 종래의 장치와는 다른 것이다.
[실시예 2]
다음에 제6a도 내지 제6l도를 토대로 하여, 본 발명 반도체 장치의 일실시예에 관하여 기술한다.
도면에 12는 포토레지스트 패턴(photo resist pattern)이다.
본 발명의 반도체 장치 제조 방법은,
(1) 먼저 제6a도에 나타낸 바와 같이, P형 반도체 기판(1)의 표면에 게이트 절연막(4)를 형성한 후 다결정 실리콘층 또는 Mo, W, Ti, Pt 등의 고융점 금속층, MoSi2, WSi2, TiSi2등의 고융점 금속의 실리사이드 또는 그 2개의 조합으로 이루어지는 폴리사이드 층의 게이트 전극(제1층째 배선층 7)을 형성한다.
(2) 다음에 제6b도에 나타낸 바와 같이, 게이트 전극(7)상에 CVD에 의해 SiO2또는 Si3N4등의 절연막(5)을 형성한다. 또 이 경우, 게이트 전극(7)의 일부를 산화열 또는 질화열 처리등에 의해 SiO2또는 Si3N4등을 형성하여도 좋다.
(3) 제6c도에 나타낸 바와 같이 절연막(5)상에 포토레지스트 패턴(12)을 형성한다.
(4) 제6d도에 나타낸 바와 같이, 반응성 이온 에칭(RIE : Reactive Ion Etching)에 의해 절연막(5)을 에칭 제거한다. 다음에 제6e도에 나타낸 바와 같이, 같은 반응성 에칭에 의해 게이트 전극(3)을 형성시키고 포토레지스트 패턴(12)를 제거한다. 이것에 따라 게이트 전극(3)상에 선택적으로 절연막이 형성된다.
(5) 제6f도에 나타낸 바와 같이, 게이트 전극(3)를 마스크로 하여 기판(1)에31p+또는75As+이온을 주입하여 n-형(농도가 낮은 확산층 2a)을 형성한다.
(6) 제6g도에 나타낸 바와 같이, CVD에 의해 SiO2또는 Si3N4등의 층간 절연막(6a)를 게이트 전극(3)상에 형성한다.
(7) 제6h도에 나타낸 바와 같이, 전면을 반응성 에칭에 의해 전면 에칭 제거하고, SiO2또는 Si3N4등으로 이루어지는 측벽(6)을 게이트 전극(3)의 측벽에 형성한다.
(8) 제6j도에 나타낸 바와 같이, 기판(1)에31p+또는75As+의 이온 주입을 이용하여 n+층(짙은 확산층2b)을 형성한다.
(9) 제6j도에 나타낸 바와 같이, CVD에 의해 SiO2또는 Si3N4층의 층간 절연막(10)을 형성한다.
(10) 제6k도에 나타낸 바와 같이, 상기 층간 절연막(10)의 소정부분 아래의 층간 절연막(5) 및 측벽(6) 일부를 에칭에 의해 제거하고, 측벽(11) 및 접속부의 개구부(9)를 형성한다. 또한, 이때 층간 절연막(5), 측벽(6)형성시의 오-버 에칭량, 층간 절연막(10)과 접속부의 개구부(9)와의 에칭 조건을 최적화함에 따라, 제1층째 배선층(7)과 제2층째 배선층(8) 사이의 절연막(5 또는 11)이 막의 최소에서 500Å이상으로 조절함으로써 양자 간의 누설(leak)을 방지하고 내압의 확보를 한다.
(11) 마지막으로 제6l도에 나타낸 바와 같이, 이하 종래 방법에 의해 Al, Al-Si, Al-Si-Cu 등의 합금막 또는 제1층째 배선(7,3) 등의 재료로서 2층째 배선층(8)을 형성한다. 이상의 12공정을 행하는 것에 의해 본 발명 반도체 장치의 구조가 실현되었다.
[실시예 3]
한편 제7a도 내지 제7c도에 나타낸 다른 방법에 관하여 기술한다.
(1) 먼저 제7a도에 나타낸 것과 같이, P형의 반도체기판 표면에 게이트 절연막을 형성한 후, 폴리실리콘층 또는 고융점 금속층 또는 그 2개의 조합으로 이루어지는 폴리사이드층의 게이트 전극(3)를 반도체기판(1)의 게이트 절연막(4)상에 형성한다.
(2) 이어서 제7b도에 나타낸 것과 같이, 게이트 전극(3)를 마스크로 하여 기판(1)에31p+의 이온주입을 하여 n-층(농도가 낮은 확산층 2a)을 형성한다.
(3) 제7c도에 나타낸 것과 같이, 950℃ 이하의 온도로 습한 분위기중에서 산화 처리를 하여 게이트 전극(3)의 주위가 Si 기판(1)보다 어느 정도 많은 (온도 조건에 달렸으나 5 내지 10배 정도의 막)(6a)를 형성할 수 있다.
(4) 이하, 상기 실시예 2의 제조공정(6) 이하의 7공정(제6f도 이하)을 행한다.
이상 10공정으로 이루어지는 본 방법에서도 본 발명 반도체 장치의 구조를 실현할 수 있다.
[실시예 4]
또, 제8a도 내지 제8c도에 나타낸 다른 방법에 관해서 기술한다.
(1) 제8a도에 나타낸 것과 같이, 종래 방법으로 P형의 반도체기판 표면에 게이트 절연막을 형성한 후, 폴리실리콘층 또는 고융점 금속층 또는 그 2개의 조합으로 이루어지는 폴리사이드층의 게이트 전극을 형성하고, 그 게이트 전극(3)의 측벽에 측벽(6)을 형성시킨 다음에 그 게이트 전극(3)을 마스크로 하여 상기 기판 1에31p+이온 주입을 하여 n-층(낮은 확산층 2a)을 형성한다.
(2) 제8b도에 나타낸 것과 같이 SiO2또는 Si3N4등의 절연막(5)을 950℃ 이하의 온도로 습한 분위기 중에서 산화 열처리한다. 이때 실시예 3의 이유에 의해 게이트 전극(3)상에만 많은 절연막(5)를 형성할 수 있다.
(3) 제8c도에 나타낸 것과 같이, 기판 1에31p+또는75As+의 이온 주입을 하여 n+층(짙은 확산층 2b)을 형성한다.
(4) 이하, 상기 실시예 2의 제조공정(9) 이하의 4공정(제6j도 이하)를 행한다.
이상 7공정으로 이루어지는 본 방법으로도 본 발명 반도체 장치의 구조를 실현할 수 있었다.
본 발명의 반도체 장치의 제조 방법은,
(1) 실시예 2 및 3의 측벽(6)을 형성하기 전 또는 실시예 4의 측벽(6) 형성후에도 적어도 층간 절연막(10)을 형성하기전, 1층째 배선상에 소정의 두께인 절연막(5)를 형성한다.
(2) 실시예 2 및 3에 있어서는 측벽(6)의 형성시와 층간 절연막(10)을 에칭할 때에, 실시예 4에 있어서는 층간 절연막(10)의 에칭을 할 때에, 제1층째 배선층 상의 절연막(5)이 남겨지도록 하여 최종적으로 500Å이상 남도록 한다. 등의 점에서 종래방법과 상이한 것이다.
또한, 본 발명의 실시예 1 내지 6에 있어서는 P형 기판에 형성되는 n형 채널 트랜지스터에 관하여 기술하였으나, 당연히 n형 기판에 형성되는 P형 채널 트랜지스터에도 적용할 수 있다는 것은 말할 필요도 없다.
본 발명의 반도체 장치의 구조를 사용하게 됨으로써,
(1) 대칭되어 있는 간격(제2도의 a)을 없앨 수 있기 때문에 제1층째 배선간의 간극이 작아져서 고밀도화를 실현할 수 있다.
(2) 제2층째 배선 길이를 짧게 할 수 있기 때문에 배선 저항이 줄어들어 배선 지연을 감소할 수 있었다.
(3) 확산층 면적을 감소할 수 있기 때문에, 이것에 의한 확산층 용량의 저감과 그에 따른 제2층째 배선의 기생용량 저감 및 제2층째 배선의 기생용량 저감으로 고속화를 실현할 수 있었다.
(4) 전체적으로 칩 면적이 작아져서 동일 웨이퍼내에 유효 칫수가 증가하여 코스트를 저감할 수 있었다.
등 이상과 같은 특히 고속화, 저가격화에 큰 효과가 있었다.
특히 칩면적에 관해서는 전술한 작용에서 기술한 예를 들어보면, 1Mbit Mask PCM에 있어서 CELL 부분에서 한쪽방향이 (3.2-12.)μm×1000=2000μm이나 축소할 수 있다. 또 이 효과는 마찬가지로 ROM을 내장하는 집적 회로에 관해서도 ROM 부분의 면적 축소를 가능하게 했다.
[실시예 5]
제9a도 내지 9d도는, 본 발명 반도체 장치의 실시예를 MIS형 반도체 장치에 관하여 제조방법을 예로 들면서 구체적으로 나타낸 것이다.
우선 제9a도와 같이, P형 비저항 8 내지 12(Ω.cm)의 실리콘기판(1)상에 게이트 절연막(4)를 100℃의 O2분위기중에서 400Å형성시킨 후, 게이트 전극(3)(3a,3b,3c)으로서 제1다결정 실리콘층(3a)를 CVD법에 의해 1000Å 적층시키고, 몰리브덴 실리사이드 층(이하 ＂MoSi2층＂으로 약기함)(3b)을 스퍼터법으로 2000Å적층시킨 후, 제2다결정 실리콘층(3c)를 CVD법에 의해 2000Å적층시킨다. 또, 게이트 전극으로서 MoSi2를 3000Å형성한 후 다결정 실리콘 2000Å형성한 것을 써도 좋다. 즉, 어떠한 도체상에 다결정 실리콘을 형성한 것을 게이트 전극으로 사용할 수가 있다.
다음에 제9b도와 같이 포지티브 레지스트(Positive Resist)를 사용한 포토리도 그래피에 의해 원하는 패터닝(patterning)을 행한 다음, 드라이 에칭에 의해 처음에 제2다결정 실리콘층(3c)을, 다음에 MoSi2층(3b)을, 마지막으로 제1다결정 실리콘층(3a)의 에칭한다. 이때 제1다결정 실리콘층(3a)의 에칭 조건은 SF6, C2ClF5가스(Gas), 150W압력 0.6Torr에서 30초 정도 에칭한다. 제2다결정 실리콘층(3c)은 20초 정도 에칭한다. 또 MoSi2층 (3b)은 Cl4+O2가스, 200W압력 69a에서 1분 정도 에칭한다.
그리고 950℃의 습한 O2+분위기 중에서 30분간 산화시켜 MoSi2층(3b)을 실리사이드화 시킴과 동시에 제2다결정 실리콘층(3c)을 일부 산화시키고 , 제2다결정 실리콘층(3c)상에 2500Å정도의 열산화에 의한 산화 실리콘층(5)을 형성시킨다. 이때 실리콘 기판상에도 500Å의 열산화 실리콘층이 형성된다. MoSi2층(3b)를 산화시켜 형성한 산화실리콘층의 절연 내압은 3(Mv/cm)정도였으나, MoSi2층 (3b)상에 제2다결정 실리콘층(3c)를 산화시켜 형성한 산화 실리콘층(5)은 치밀하여 절연 내압을 6 내지 8(Mv/cm)이상 얻는 것이 가능하다.
다음에 CVD법에 의해 제2산화 실리콘층을 5000Å적층시킨다. 이때의 적층 조건은 780℃의 분위기중에서 N20+CH4가스 200Pa로 30분간 열처리를 행하여 얻어진다. 다음에 이온화된 인(P+)을 30Kev의 가속 에너지로 8×1012(개/cm2)이온 주입한다.
다음에, 제2산화 실리콘층을 RIE(Reactive Ion Etching)모-드로 드라이 에칭한다. 이때 제1다결정 실리콘층(3a), MoSi2층(3b), 제2다결정 실리콘층(3c) 및 제1산화실리콘층(5)의 측벽부에는 제2산화실리콘막이 남은 상태, 이른바 측벽(6)이 형성된다. 또, 이 드라이 에칭에 의해 제2다결정 실리콘층 상의 산화막(5)은 2000Å정도로 막이 감소된다. 따라서 이 공정까지도 제1다결정 실리콘층(3a), MoSi2층(3b) 및 제2다결정 실리콘층(3c)은 산화실리콘막으로 완전히 덮혀지게 된다. 다음에 이온화된 인(P+)을 30Kev의 가속 에너지로 1×1016(개/cm2)이온 주입하여 소오스, 드레인 영역이 되는 확산층(2b)를 형성한다. 이때 6(측벽)아래의 확산층은 6을 형성하기 전에 형성되는 것이다.
그리고 제9c도와 같이 CVD법으로 제3산화 실리콘막(10)을 2500Å적층시킨다. 이때의 적층 조건은, 760℃분위기중에서 압력 200Pa 가스는 SiH4, N2O, N2이다.
다음에, 포지티브 레지스트 패턴(13)을 마스크로 하여 n 기판과의 접촉이 필요한 부분을 개공(開孔)한다. (이 개구부를 9를 ＂드루 호울(Through Hole)＂이라고 부른다). 이때 개공되는 부분은 제9d도와 같이 제1다결정 실리콘층(a), MoSi2층(3b) 및 제2다결정 실리콘층(3c)의 패턴과 중첩되어도 좋다. 따라서 , 상술한 제조방법에 의해 제1다결정 실리콘층(3a), MoSi2층(3b), 제2다결정 실리콘층(3c)과 드루 호울(9)과의 마주보는 간격은, 종래에는 1μm 정도는 필요로 했으나, 드루 호울과 제1다결정 실리콘층(3a), MoSi2층(3b) 및 제2다결정 실리콘층(3c)의 패턴이 충첩되어도 좋기 때문에 소자의 미세화가 가능하게 된다.
다음에, 드라이 에칭으로 제3산화 실리콘막(10)을 부분적으로 개공한다. 이때의 에칭 조건은, C2ClF5, N2600W. 012Torr 이다.
마지막으로 제9d도와 같이, 이 에칭에 의해 실리콘기판은 노출되지만, 제2다결정 실리콘층(3c)상에 형성된 산화막은 500Å밖에 에칭되지 않기 때문에 결국 제2다결정 실리콘막(3c)상에 아직 1500Å의 산화막이 남아있게 된다.
그리고 제3다결정 실리콘등으로 이루어지는 제2층째 배선층(8)을 2000Å적충시킨다. 그 다음에 이온화된 인(P+)을 6×1016(개/cm2)를 주입한 다음, 포지티브 레지스트를 사용한 포토리도그래피에 의해 원하는 패터닝을 행한 다음 드라이 에칭한다. 이때의 에칭 조건은 C2ClF5+SF 150W 압력 06Torr 로 약 20초이다.
그 다음, 제3다결정 실리콘과 배선재를 절연하기 위한 산화실리콘을 적층시킨 후에 실리콘기판, 제2다결정 실리콘, 제3다결정 실리콘과의 접촉을 하기 위한 구멍을 뚫어 배선재를 적층하여 패터닝한 다음 소자표면 보호막을 적층하고, 마지막으로 배선재와 외부 단자와의 접촉을 시키기 위한 구멍을 제공한다.
또, 본 실시예에 있어서는 게이트 전극의 최상층의 플리실리콘을 일부 산화시켜 SiO2막으로 변경했으나, 이것은 다음의 방법으로 해도 좋다. 게이트 절연막(4)상에 제1다결정 실리콘층(3a)를 1000Å, 그 위에 MoSi2층(3b)을 2000Å, 그 위에 제2다결정 실리콘층(3c)을 500Å, 그 다음 제1산화실리콘층(5)을 3000Å으로 각각 CVD법 등으로 형성해도 좋다.
그리고 MoSi2대신에 WSi2, Mo, W, Ti 또는 Pt 등으로 해도 같은 효과를 얻을 수 있다. 또 제2층째 배선층 8로서는 폴리실리콘외에 Al, Al-Si, Al-Si-Cu 등의 고융점 금속의 실리사이드등이 사용될 수 있다.
이상의 본 발명에 의하면, 제1다결정 실리콘층 MoSi2층 및 제2다결정 실리콘층으로 이루어지는 제1층째 배선으로서의 게이트 전극(3)과, 제2층째 배선층(8)을 이루는 예를 들면 제3다결정 실리콘간의 사이의 절연 내압은 8(Mv/cm)이상으로 향상되어 신뢰성이 대폭적으로 향상되었다.
또 본 발명의 MIS형 반도체 장치로 만들어진 4M비트의 MASK ROM은 종래의 반도체 장치에 비해 칩면적을 20% 감소시킬 수가 있었다.
[실시예 6]
전술한 실시예 1 내지 5에 있어서, 제2층째 배선층(8)이 Al 등과 같이 기판(1)의 실리콘과 저온에서 반응하기 쉬운 금속인 경우에는, 제11a도에 화살표로 표시한 것과 같이 열처리에 의해 제2층째 배선층(8)이 확산층(2a 또는 2a와 2b)의 경계를 뚫고 들어가서 기판(1)과 누설(leak)될 가능성이 있다. 본 실시예는 이것을 방지하는 것으로, 제10도에 있는 바와 같이 도체층(14)을 형성하는 것을 특징으로 한다. 여기에서 제11a도는 제11b도의 X-X'단면이고, 제11c도는 제11b도의 Y-Y'단면도이다.
이 도체증(14)은 Mo, W, Ti, Pt 등의 고융점 금속, 또 그 고융점 금속의 실리사이드, 또는 그 고융점 금속의 질화물증의 한층 혹은 두층 이상의 조합된 것이 쓰여진다. 또 이 도체층(14)은 제2층째 배선층(8)이 실리콘기판(1)과 접하는 기판상에 적어도 형성되어 있으면 좋은 것이다. 물론 제2층째 배선층(8)아래의 전면에 도체층(14)이 형성되어 있어도 좋다.
이 도체층(14)은 제2층째 배선층(8)이 기판(1)로 뚫고 들어가는 것을 방지함과 동시에, 제2층째 배선(8)과 기판(1)과의 접촉 저항도 낮추는 작용이 있다.
그리고, 도체층(14)은 제2층째 배선층(8)과의 에칭할 때의 선택비가 큰 것을 사용하면, 예를 들면 2층째 배선층(8)을 플리실리콘, 도체층(14)이 MoSi2이면, 제11b, c도와 같은 불일치가 일어나지 않는다.
즉, 본 발명은 제11b, c도와 같이 제2층째 배선층(8)이 개구부(9)에 있어서 실리콘기판(1)의 노출면보다 배선폭이 작을 때, 실리콘기판(1)이 에칭되어 홈이 생긴다거나 그 홈때문에 그 위에 형성되는 배선의 단선 등이 생긴다거나 하는 일은 없다. 그리고 15는 소자 분리 영역이다.
또 이 도체층(14)의 형성 방법은, 제6k도의 공정뒤에서 다음의 공정을 행하므로써 제10도와 같은 구성을 얻을 수 있는 것이다.
Mo, W, Ti, Pt 등의 고융점 금속, 또는 이들의 실리사이드, 또는 이들의 질화물로 이루어지는 도체층(14)의 한층, 또는 2층 이상의 조합된 것으로 이루어지는 다층의 도체(14)를 스퍼터링 또는 CVD법으로 형성하고 그위에 제2층째 배선층(8)을 형성한다.
이때, 제2층째 배선층(8)아래의 전면에 이 도체층(14)을 형성할 때에는 상기 도체층(14)의 형성과 제2층째 배선층(8)의 형성을 연속적으로 행하고, 레지스트 패턴 형성후 제2층째 배선층(8)의 에칭과 도체층(14)의 에칭을 한꺼번에 행하던가 또는 2단계로 에칭하여 이 구조를 형성할 수 있다. 이때 일렉트로 마이그레이션(Electro migration)의 내성이 향상도 실현할 수 있다. 한편 제2층째 배선층(8)과 확산층(2)의 실리콘 표면 사이 또는 그 근방에만 도체층(14)를 형성할 때는, 제6k도의 상태에서 전면에 도체층을 형성하여 전자는 열처리에 의해 실리콘 표면에만 실리사이드화하고, 그 다음에 선택 에칭으로 실리콘 표면상에만 실리사이드막을 형성하는 방법으로 있으며, Ti등을 사용하면 형성할 수 있다. 또 후자는 같은 방법으로 도체층을 형성후, 필요한 부분에만 레지스트 패턴을 형성하여 그 부분을 에칭하는 다음 종래 방법에 의해 제2층째 배선층(8)을 형성하므로써 본 발명의 구조를 실현할 수 있다. 그리고 이것을 이용한 MASKROM 또 그 MASKROM을 내장하는 직접 회로를 실현할 수 있다.

Claims (18)

  1. 반도체기판(1)상에 제1절연막(4)을 사이에 두고 형성된 제1층째 배선층(3), 상기 제1층째 배선층상에 형성된 제2절연막(5), 상기 제1층째 배선층의 측벽과 상기 제2절연막의 측벽에 형성되며, 상기 반도체기판에 가까와짐에 따라 막의 폭의 넓어지는 측벽 절연막(11), 상기 제2절연막 및 상기 측벽 절연막을 층간 절연막(5,11)으로하여, 상기 제1층째 배선층 상방에서부터 상기 제1층째 배선층 옆의 상기 반도체 기판의 노출면에 접하도록 형성된 제2층째 배선층(8)을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1층째 배선층을 게이트 전극으로 하는 것을 특징으로 하는 반도체 장치.
  3. 제1 또는 2항에 있어서, 상기 제1층째 배선층은 다결성 실리콘, Mo, W, Ti, Pk등의 고융점 금속, 상기 고융점 금속의 실리사이드 물, 또는 그들을 조합시킨 다층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1층째 배선층 옆의 상기 반도체기판의 노출면 아래에는, 소오스 영역 또는 드레인 영역이 되는 확산층(2a,2b)이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 반도체기판(1)상에 제1절연막(4)을 사이에 두고 형성된 제1층째 배선층(3), 상기 제1층째 배선층 상방에 제2절연막(5,6,10,11)을 사이에 두고 형성된 제2층째 배선층(8)과 상기 반도체기판중에 형성된 소오스 영역 또는 드레인 영역이 되는 확산층(2a,2b)과의 접속부가, 상기 제1층째 배선층인 게이트 전극부(3)와 인접하고 또한 상기 제2층째 배선층이 상기 제1층째 배선층과 상기 제2절연막을 사이에 두고 교차하는 구조를 가지고, 상기 제2층째 배선층과 상기 확산층과의 접속부를 이루는 상기 제2절연막에 형성된 개구부(9)가 적어도 상기 제2층째 배선층의 배선 방향에 있어서, 상기 게이트 전극부의 측벽에 형성된 측벽 절연막(11)과 상기 확산층 표면과의 경계보다 크게 형성되며, 또한 상기 제2층째 배선층과 상기 게이트 전극부가 그 교차부에 있어서 상기 측벽 절연막 또는 상기 게이트 전극부 상방에 형성된 상기 제2절연막 또는 그 양자에 의해 형성되는 층간 절연막(5,11)에 의해 분리되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1층째 절연막이 다결성 실리콘, 또는 Mo, W, Ti, Pt등의 고융점 금속, 또는 상기 고융점 금속의 실리사이드물 등의 한층, 또는 상기 다결정 실리콘과 상기 고융점 금속의 실시사이드물의 2층인 폴리사이드 등의 조합된 적층 막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 층간 절연막으로 가장 얇은 부분에서 500A 이상인 것을 특징으로 하는 반도체 장치.
  8. 반도체기판(1)상에 제1절연막(4)을 사이에 두고 형성된 다결성 실리콘 또는 고융점 금속 또는 고융점 금속의 실리사이드물로 이루어지는 1층, 또는 폴리사이드 또는 그들이 조합된 다층막으로 이루어지는 제1층째 배선층(3) 및 제2층째 배선층(8), 상기 반도체기판중에 형성된 확산층(2a,2b)으로 이루어지고, 상기 제2층째 배선층과 상기 확산층과의 접속부가, 상기 제1층째 배선층으로 되는 게이트 전극부(3)와 인접하며 또한 상기 제2층째 배선층이 그 부분에서 상기 제1층째 배선층과 제2절연막(5,6,10,110)을 사이에 두고 교차하는 구조를 가지며, 상기 제2층째 배선층과 확산층과의 접속부를 이루는 상기 제2절연막에 형성된 개구부(9)가, 상기 확산층의 표면과 상기 게이트 전극부의 측벽에 형성되어 있는 측벽 절연막(11)과의 경계보다 크게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 개구부가 상기 제1층째 배선층으로 되는 상기 게이트 전극부의 상방까지 도달되어 있는 것을 특징으로 하는 반도체 장치.
  10. 반도체기판(1)상에 제1절연막(4)을 사이에 두고 형성된 제1층째 배선층(3), 상기 제1층째 배선층 상방에 형성된 제2층째 배선층(8)과 상기 반도체기판중에 형성된 소오스 영역 또는 드레인 영역으로 되는 확산층(2a,2b)과의 접속부가, 상기 제1층째 배선층인 게이트 전극부(3)와 인접하며 또한 상기 제2층째 배선층이 제2절연막(5,6,10,11)을 사이에 두고 상기 제1층째 배선층과 교차하는 구조를 가지고, 상기 제2층째 배선층과 확산층과의 접속부를 이루는 상기 제2절연막에 형성된 개구부(9)가 적어도 상기 제2층째 배선층의 배선 방향에 있어서, 상기 게이트 전극부의 측벽에 형성된 측벽 절연막(11)과 상기 확산층 표면과의 경계보다 크게 형성되고, 적어도 상기 제2층째 배선층과 상기 확산층과의 접속부분 사이에, 고융점 금속 또는 고융점 금속의 실리사이드물 또는 고융점 금속의 질화물중의 1층 또는 다층으로 이루어지는 도체층(14)을 배치하여 되는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 제2층째 배선층과 상기 확산층과의 접속부에 있어서, 상기 확산층의 실리콘 표면이 상기 제2층째 배선층의 폭보다도 큰 것을 특징으로 하는 반도체 장치.
  12. 반도체기판(1)상에 제1절연막(4)을 형성하는 공정, 상기 제1절연막상에 다결정 실리콘, 또는 Mo, W, Ti, Pt등의 고융점 금속, 또는 상기 고융점 금속의 실리사이드물의 1층, 또는 그들이 조합된 다층막으로 이루어지는 제1층째 배선층(7)을 형성하는 공정, 상기 제1층째 배선층 상에 제2절연막(5)을 형성하는 공정, 상기 제2절연막을 및 상기 제1층째 배선층을 패터닝하여 전극(3)을 형성하는 공정, 상기 전극의 측벽에 측벽 절연막(6)을 형성하는 공정, 상기 전극, 측벽 절연막 및 상기 반도체기판상에 제3절연막(10)을 형성하는 공정, 상기 전극 상방에서부터 상기 전극 옆의 반도체 기판상에 걸치 상기 제3절연막을 에칭 제거하여 상기 반도체기판의 노출면을 이루는 개구부(9)를 형성하는 공정, 상기 개구부상에 제2층째 배선층(8)을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 제조 장치의 제조방법.
  13. 제12항에 있어서, 상기 전극을 가지는 것을 특징으로 하는 반도체 제조 장치의 제조 방법.
  14. 반도체기판(1)표면에 게이트 절연막(4)을 형성한 후, 폴리실리콘층, 고융점 금속층, 고융점 금속 실리사이드층 또는 그 2개의 조합으로 이루어지는 폴리사이드층의 제1층째 배선층(7)을 형성하는 공정, 그 제1층째 배선층상에 CVD 또는 산화 등의 열처리에 의해 제1절연막(5)을 전면에 형성하는 공정, 그 제1절연막상에 제1포토레지스트 패턴(12)을 형성하는 공정, 그 제1절연막을 에칭으로 제거하고, 그 제1층째 배선층을 에칭하여 게이트 전극(3)을 형성시키고, 상기 제1포토레지스트를 제거하는 공정, 상기 게이트 전극을 마스크로 하여 상기 기판에 제1도전형 불순물의 이온을 도입시켜 제1도전형 저농도 저농도 확산층(2a)을 형성하는 공정, 이어서 CVD 또는 산화등의 열처리에 의해 제2절연막(6a)을 게이트 전극 상방 및 기판 상방 전면에 형성시키는 공정, 반응성 에칭에 의해 전면 에칭 제거하여 측벽(6)을 상기 게이트 전극의 측벽에 형성시키는 공정, 그 기판에 제1도전형 불순물의 이온을 도입시켜 제1도전형 고농도 확산층(2b)을 형성하는 공정, 다음에 CVD등에 의해 제3절연막(10)을 형성하는 공정, 상기 제3절연막상에 소정 부분에 개구부(9)를 형성하기 위한 제2포토레지스트 패턴을 형성하는 공정, 상기 제2포토레지스트의 소정부분을 에칭 제거하여, 상기 확산층과 제2층째 배선층(8)사이의 접속부에 자기 정합적으로 개구부를 형성하는 공정, 상기 제2층째 배선층을 적어도 상기 개구부상에 형성하는 공정으로부터 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 반도체기판(1)표면에 게이트 절연막(4)을 형성한 후, 폴리실리콘층, 고융점 금속층, 고융점 금속 실리사이드층 또는 그 2개가 조합된 폴리사이드층과 그 위에 제1절연막(5)을 가지는 게이트 전극(3)을 형성하는 공정, 상기 게이트의 전극 및 상기 제1절연막을 마스크로하여, 상기 기판에 제1도전형 불순물의 이온을 도입시켜 제1도전형 저농도 확산층(2a)을 형성하는 공정, 이어서 CVD 또는 산화등의 열처리에 의해 제2절연막(6a)을 게이트 전극상의 제1절연막상을 포함하는 기판 전면에 형성시키는 공정, 반응성 에칭에 의해 상기 제2절연막을 전면 에칭 제거하여 측벽을 기이트 전극의 측벽에 형성시키는 공정, 그 기판에 제1도전형 불순물의 이온을 도입시켜 제1도전형 고농도 확산층(2b)을 형성하는 공정, 다음에 CVD등에 의해 제3절연막(10)을 형성하는 공정, 상기 제3절연막상의 소정부분에 개구부(9)를 형성하기 위한 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트의 소정부분을 에칭 제거하여, 상기 확산층과 제2층째 배선층(8)간의 접속부에 개구부를 형성하는 공정, 상기 제2층째 배선층을 적어도 상기 개구부상에 형성하는 공정으로부터 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 반도체기판(1)표면에 게이트 절연막(4)을 형성한 후, 제1폴리실리콘층(3a), 고융점 금속층, 고융점 금속 실리사이드층(3b) 또는 그 2개가 조합된 폴리사이드층과, 그들의 위에 형성된 제2폴리실리콘(3c)으로 이루어지는 게이트 전극(3)을 형성하는 공정, 그 게이트 전극을 마스크로 하여, 상기 기판에 제1도전형 불순물의 이온을 도입시켜 제1도전형 저농도 확산층(2a)을 형성하는 공정, 고온에서 상기 제2폴리실리콘의 일부 또는 전부를 산화시켜 제1절연막(5)으로 하는 공정, 그 게이트 전극의 측벽에 측벽을 형성하는 공정, 그 기판에 제1도전형 불순물의 이온을 도입시켜 제1도전형 고농도 확산층(2b)을 형성하는 공정, 다음에 CVD등에 의해 제2절연막(10)을 형성하는 공정, 상기 제2절연막상의 소정부분에 개구부(9)를 형성하기 위한 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트의 소정 부분을 에칭 제거하여, 상기 확산층과 제2층째 배선층(8)과의 상이의 접합부에 개구부를 형성하는 공정, 상기 제2층째 배선층을 적어도 상기 개구부상에 형성하는 공정으로 이루어지는 반도체 장치의 제조방법.
  17. 제1항에 있어서, 상기 층간 절연막은 가장 얇은 부분에서 500Å이상인 것을 특징으로 하는 반도체 장치.
  18. 제5항에 있어서, 상기 개구부가 상기 제1층째 배선층으로 되는 상기 게이트 전극부의 상방까지 도달되어 있는 것을 특징으로 하는 반도체 장치.
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