JP3384896B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 105
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 239000012535 impurity Substances 0.000 claims description 193
- 238000002955 isolation Methods 0.000 claims description 79
- 238000005530 etching Methods 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 52
- 239000000463 material Substances 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 227
- 239000011229 interlayer Substances 0.000 description 34
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 31
- 229910052710 silicon Inorganic materials 0.000 description 31
- 239000010703 silicon Substances 0.000 description 31
- 238000003860 storage Methods 0.000 description 26
- 239000003990 capacitor Substances 0.000 description 25
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 239000011574 phosphorus Substances 0.000 description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000007547 defect Effects 0.000 description 12
- 238000000206 photolithography Methods 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 239000013078 crystal Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 7
- 238000009826 distribution Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 241000894007 species Species 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 239000010944 silver (metal) Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000007790 scraping Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
製造方法に関し、より特定的には、導電層と半導体基板
との接続部分における構成およびその製造方法に関する
ものである。
明する。
的に示す断面図である。図34を参照して、p型シリコ
ン基板401の表面には、素子分離酸化膜403が形成
されている。この素子分離酸化膜403の下面に接する
ようにp型シリコン基板401には素子分離不純物領域
405が形成されている。またp型シリコン基板401
の素子分離酸化膜403によって分離された領域にはn
MOS(Metal Oxide Semiconductor)トランジスタ41
0が形成されている。
のn型ソース/ドレイン領域407、407と、ゲート
酸化膜409と、ゲート電極層411とを有している。
1対のn型ソース/ドレイン領域407、407は、p
型シリコン基板401の表面に互いに所定の距離を隔て
て形成されている。ゲート電極層411は、この1対の
n型ソース/ドレイン領域407、407に挟まれる領
域上にゲート酸化膜409を介在して形成されている。
び側面を覆うように絶縁層431が形成されている。
p型シリコン基板401の表面全面に第1の層間絶縁層
415が形成されている。この第1の層間絶縁層415
の所定領域上には、並走するように複数本のビット線配
線417が形成されている。このビット線配線417を
覆うように第2の層間絶縁層419が形成されている。
この第1および第2の層間絶縁層415、419には、
並走する1対のビット線配線417、417間を通過
し、n型ソース/ドレイン領域407の一部表面に達す
るコンタクトホール421が形成されている。このコン
タクトホール421を介在してn型ソース/ドレイン領
域407に電気的に接続されるようにキャパシタ430
が形成されている。
(下部電極)425と、キャパシタ誘電膜427と、セ
ルプレート(上部電極)429とを有している。ストレ
ージノード425は、コンタクトホール421を通じて
n型ソース/ドレイン領域407に接しており、かつ第
2の層間絶縁層419上に延在するように形成されてい
る。キャパシタ誘電膜427を介在してこのストレージ
ノード425を覆うようにセルプレート429が形成さ
れている。
シタ430とによりDRAM(Dynamic Random Access
Memory)のメモリセルが構成されている。
OCOS(Local Oxidation of Silicon)法により形成さ
れている。
化膜403がLOCOS法により形成されている。この
形成時においては、素子分離酸化膜403の端部が素子
領域内にまで延びる、いわゆるバーズビークの発生する
ことが一般的に知られている。
版工程時における重ね合わせ誤差やパターンの寸法誤差
が、パターンの寸法に比較して相対的に大きくなる。特
に、設計上の仕様寸法が1.0μm以下のような場合に
はそれが顕著である。このため、コンタクトホール42
1形成時の重ね合わせ誤差などにより、素子領域内にま
で延びてきた素子分離酸化膜403の端部がコンタクト
ホール421によって削り落とされる場合が生ずる。
常、コンタクトホール421形成前に素子分離酸化膜4
03をマスクとして自己整合的に不純物注入することで
形成されている。それゆえ、コンタクトホール421が
素子分離酸化膜403の端部を削るように形成された場
合には、n型ソース/ドレイン領域407と素子分離不
純物領域405との間のp型シリコン基板401の領域
Sがコンタクトホール421から露出することになる。
型ソース/ドレイン領域407のみならずp型シリコン
基板401とも接することになる。つまり、ストレージ
ノード425によって、n型ソース/ドレイン領域40
7とp型シリコン基板401とが短絡してしまい、nM
OSトランジスタ410が破壊された状態となってしま
う。したがって、この状態では半導体装置を動作させて
も、キャパシタ430に電荷が蓄積されなくなってしま
い、正常に動作させることができなくなる。
型シリコン基板401との短絡を防止する技術は、たと
えば米国特許公報5,208,407号に示されてい
る。この文献には、コンタクトホール421の形成後、
コンタクトホール421を通じて不純物を注入すること
により、コンタクトホール421の底壁を覆うように不
純物領域を形成する方法が示されている。
4に示す従来の半導体装置に適用させた場合の構成を示
す概略断面図である。図35を参照して、上記文献に示
された方法を用いることによって、コンタクトホール4
21の底壁を覆うようにn型の不純物領域413を形成
することができる。このようなn型不純物領域413を
形成したことにより、ストレージノード425がn型ソ
ース/ドレイン領域407とp型シリコン基板401と
を短絡することは防止される。それゆえ、このn型不純
物領域413が形成された半導体装置は正常に動作する
ことになる。
は図36、図37に示すようになっている。
線とB4 −B4 線とに沿う各部の不純物濃度分布を示す
グラフである。
ドレイン領域407には、砒素(As)が1×1018〜
1×1019cm-3の濃度でで導入されており、n型不純
物領域413には、リン(P)が1×1018〜1×10
19cm-3の濃度で導入されている。またp型シリコン基
板401には、ボロン(B)が1×1014〜1×10 15
cm-3の濃度で導入されており、素子分離不純物領域4
05にはボロンが1×1017〜1×1018cm-3の濃度
で導入されている。
に示す構成とほぼ同様であるため、同一の構成部材につ
いては同一の符号を付し、その説明を省略する。
導体装置では、狭チャネル効果を防止しようとすると、
接合リーク電流が増大してしまうという問題点があっ
た。以下、そのことについて詳細に説明する。
する素子間の電気的分離の効果を高めるべく、素子分離
不純物領域405が設けられている。この素子分離不純
物領域405は、素子領域側へ過度に延在しないように
設けられている。これは、素子分離不純物領域405の
不純物が素子領域側へ拡散することによるトランジスタ
の狭チャネル効果を防止するためである。このため、素
子分離不純物領域405とn型不純物領域413との間
の領域Sには、比較的不純物濃度の低いp型シリコン基
板401が分布することになる。
法として、Nishihara et al., IEDM'88 Tech. Digest.
pp.100-103 (1988) などに示されるレトログレードウェ
ルを形成する方法がある。しかし、レトログレードウェ
ルを形成した場合には、図35に示す構成よりも、n型
不純物領域413とレトログレードウェルとの間の領域
Sは広くなる。
403を形成する場合には、素子分離酸化膜403の端
部下側に最も応力がかかる。それゆえ、素子分離酸化膜
403の端部下側には結晶欠陥50が集中的に発生する
ことが知られている。このため、従来の半導体装置で
は、この結晶欠陥50が素子分離不純物領域405とn
型不純物領域413との間の領域Sに多数分布すること
になる。
物領域407、413とp型シリコン基板401との間
に電圧が印加される。これにより、n型不純物領域40
7、413とp型シリコン基板401とにより構成され
るpn接合部には空乏層408が生ずる。この空乏層4
08は、p型シリコン基板401の不純物濃度が上述し
たように比較的低く設定されているため、特にp型シリ
コン基板401側へ広く広がる。このため、素子分離不
純物領域405とn型不純物領域413との間の領域S
に分布している結晶欠陥50は、この空乏層408内に
取込まれることになる。
と、その結晶欠陥においてキャリアが発生し、接合リー
ク電流の発生の原因となることが知られている。このた
め、空乏層408中に取込まれた結晶欠陥50によって
接合リーク電流が生じ、キャリアの電荷保持特性が低下
する。このようにキャパシタの電荷が保持し難くなるた
め、DRAMの場合には、メモリセルの記憶内容の書換
サイクルも短くせざるを得ず、リフレッシュ特性の劣化
につながる。また、α粒子の照射により生ずる電子−正
孔対をキャパシタの蓄積電荷と相殺させるソフトエラー
耐性の劣化にもつながる。
ル効果を防止しつつ接合リーク電流の発生を防止し、リ
フレッシュ特性やソフトエラー耐性を良好にすることで
ある。
ける重ね合わせ誤差やパターン寸法誤差による導電層間
のショートを防止することである。
ク電流の発生を防止するとともに接合耐圧を向上するこ
とである。
装置は、第1導電型の半導体基板と、素子分離絶縁層
と、第1導電型の素子分離用不純物領域と、第2導電型
の第1不純物領域と、絶縁層と、第2導電型の第2不純
物領域と、側壁絶縁層と、導電層とを備えている。半導
体基板は、主表面を有し、かつ第1の不純物濃度を有し
ている。素子分離絶縁層は、半導体基板の主表面に形成
されている。素子分離用不純物領域は、素子分離絶縁層
の下面に接している。第1不純物領域は、半導体基板の
主表面に素子分離用不純物領域と所定領域を挟んで形成
されている。絶縁層は、半導体基板の主表面上に形成さ
れ、かつ第1不純物領域と所定領域との一部表面に達す
る孔を有している。第2不純物領域は、孔の底面に位置
する第1不純物領域と所定領域とを覆うように、かつ素
子分離用不純物領域と接するように形成され、第1の不
純物濃度よりも大きい第2の不純物濃度を有している。
側壁絶縁層は、孔の側壁を覆っている。導電層は、孔を
通じて、第1および第2不純物領域と電気的に接続され
ている。
2導電層をさらに備えている。絶縁層は第1および第2
の絶縁層を有している。1対の第2導電層は、第1の絶
縁層上に孔を挟んで並走するように形成されている。第
2の絶縁層は、1対の第2導電層を覆うように第1の絶
縁層上に形成されている。
において導電層と接する領域を覆うように、かつ第1不
純物領域と電気的に接続するように半導体基板の主表面
に形成された第2導電型の第3不純物領域をさらに備え
ている。第3不純物領域は、第2の不純物濃度よりも大
きい第3の不純物濃度を有している。
2導電層上に形成されたエッチング停止絶縁層をさらに
備えている。エッチング停止絶縁層は、第1および第2
の絶縁層と被エッチング特性の異なる材料よりなってい
る。第2の絶縁層は、1対の第2導電層およびエッチン
グ停止絶縁層を覆うように形成されている。
は、以下の工程を備えている。まず第1の不純物濃度を
有する第1導電型の半導体基板の主表面に素子分離絶縁
層と、素子分離絶縁層の下面に接する第1導電型の素子
分離用不純物領域とが形成される。そして半導体基板の
主表面に素子分離用不純物領域と所定領域を挟んで第2
導電型の第1不純物領域が形成される。そして第1不純
物領域と所定領域との一部表面に達する孔を有する絶縁
層が半導体基板の主表面上に形成される。そして孔の底
面に位置する第1不純物領域と所定領域とを覆うよう
に、かつ素子分離用不純物領域と接するように、第1の
不純物濃度よりも大きい第2の不純物濃度を有する第2
導電型の第2不純物領域が形成される。そして孔の側壁
を覆うように側壁絶縁層が形成される。そして孔を通じ
て第1および第2不純物領域と電気的に接続される導電
層が形成される。
2導電層を形成する工程をさらに備えている。絶縁層は
第1の絶縁層と第2の絶縁層とを有している。第1の絶
縁層上に1対の第2導電層が互いに並走するように形成
される。1対の第2導電層上に第2の絶縁層が形成され
る。孔は、1対の第2導電層の間を通って、第1不純物
領域と所定領域との一部表面に達するように形成され
る。
は、側壁に側壁絶縁層が形成された孔を通じてイオンを
導入することにより、第1不純物領域と接するように半
導体基板の主表面に第2の不純物濃度よりも大きい第3
の不純物濃度を有する第2導電型の第3不純物領域を形
成する工程をさらに備えている。第3不純物領域に接す
るように導電層が形成される。
は、1対の第2導電層上に、第1および第2の絶縁層と
被エッチング特性の異なる材料よりなるエッチング停止
絶縁層を形成する工程をさらに備えている。第2の絶縁
層は、第2導電層およびエッチング停止絶縁層上に形成
される。
記載のその製造方法では、ソース/ドレイン領域となる
第1不純物領域と接する第2不純物領域が、素子分離用
不純物領域に接するよう形成されている。このため、こ
の第2不純物領域と素子分離用不純物領域との間に比較
的不純物濃度の低い半導体基板の領域が分布することは
ない。よって、第2不純物領域と素子分離用不純物領域
とにより構成されるpn接合部の空乏層が、その動作時
に素子分離用不純物領域側へ大きく広がることが抑制さ
れる。したがって、空乏層内に結晶欠陥が存在すること
により生ずるリーク電流が低減される。
減できるため、キャパシタの電荷保持特性が良好とな
る。したがって、リフレッシュ特性やソフトエラー耐性
を良好とすることができる。
第2不純物領域と接しているため、素子分離用不純物領
域の素子形成領域内への拡散も抑制され、狭チャネル効
果を防止することができる。
6に記載のその製造方法では、孔は、互いに並走する1
対の第2導電層の間を通過するように形成されている。
このため、孔の形成のための写真製版時におけるマスク
の重ね合わせ誤差やパターンの寸法誤差により、孔がず
れて形成される場合がある。このような場合には、孔の
側壁から第2導電層の側壁が露出してしまい、その後に
孔を埋込むように形成されるストレージノードなどの導
電層と第2導電層とが短絡する恐れがある。しかし、こ
の半導体装置では、孔の側壁を覆うように側壁絶縁層が
形成される。このため、仮に孔の側壁から第2導電層の
側壁が露出しても、その側壁はこの側壁絶縁層により覆
われる。それゆえ、この側壁絶縁層形成後に形成される
導電層が第2導電層と短絡することは防止される。
7に記載のその製造方法では、導電層と半導体基板とが
接する領域には、比較的不純物濃度の大きい第3不純物
領域が形成されている。このため、導電層とソース/ド
レイン領域となる第1不純物領域との接触抵抗は低減さ
れる。
第2不純物領域の濃度を比較的低く設定することができ
る。よって、第2不純物領域と素子分離用不純物領域と
の接合部における接合耐圧を向上させることができる。
したがって、導電層との接触抵抗を低減できるとともに
接合耐圧を向上させることができる。
8に記載のその製造方法では、第2導電層上にエッチン
グ停止絶縁層が設けられている。このエッチング停止絶
縁層は絶縁層と被エッチング特性の異なる材料よりなっ
ている。このため、絶縁層をエッチングして孔を形成す
る場合、エッチング停止絶縁層はほとんどエッチングさ
れない。よって、マスクの重ね合わせ誤差などにより孔
が第2導電層の上方に形成された場合でも、エッチング
停止絶縁層に覆われた導電層の上部表面が孔から露出す
ることは防止される。したがって、この孔を通じて下層
と接するように形成される導電層が、第2導電層と短絡
することは防止される。
る。
概略的に示す断面図である。図1を参照して、p型シリ
コン基板1の表面を分離するように素子分離酸化膜3が
形成されている。この素子分離酸化膜3の下面に接する
ようにp型シリコン基板1には素子分離不純物領域5が
形成されている。p型シリコン基板1の素子分離酸化膜
3によって分離された領域にはnMOSトランジスタ1
0が形成されている。
ソース/ドレイン領域7、7と、ゲート酸化膜9と、ゲ
ート電極層11とを有している。1対のn型ソース/ド
レイン領域7、7は、p型シリコン基板1の表面に互い
に所定の距離を隔てて形成されている。ゲート電極層1
1は、この1対のn型ソース/ドレイン領域7、7に挟
まれる領域上にゲート酸化膜9を介在して形成されてい
る。なお、ゲート電極層11の側面および上部表面を覆
うように絶縁層31が形成されている。
にp型シリコン基板1の表面全面に第1の層間絶縁層1
5が形成されている。この第1の層間絶縁層15の所定
領域上には、並走するように複数個のビット線配線17
が形成されている。このビット線配線17を覆うように
第1の層間絶縁層15上には第2の層間絶縁層19が形
成されている。
は、対をなすビット線配線17、17の間を通過して、
n型ソース/ドレイン領域7の一部表面に達するコンタ
クトホール21が形成されている。このコンタクトホー
ル21の開口径は、図35に示すコンタクトホール42
1の開口径より大きく設定されている。
n型不純物領域13が形成されている。このn型不純物
領域13は、n型ソース/ドレイン領域7と一部重複す
る領域を有し、かつ素子分離不純物領域5と接するよう
に形成されている。コンタクトホール21の側壁を覆う
ように側壁絶縁層23が形成されている。このコンタク
トホール21を通じてn型ソース/ドレイン領域7に電
気的に接続されるようにキャパシタ30が形成されてい
る。
と、キャパシタ誘電膜27と、セルプレート29とを有
している。ストレージノード25は、コンタクトホール
21を通じてn型ソース/ドレイン領域7およびn型不
純物領域13に接し、かつ第2の層間絶縁層19上に延
在して形成されている。セルプレート29は、キャパシ
タ誘電膜27を介在してストレージノード25を覆うよ
うに第2の層間絶縁層19上に形成されている。
1 −B1 線とに沿う各部の不純物濃度を示すグラフであ
る。図1〜図3を参照して、p型シリコン基板1には、
1×1014cm-3以上1×1015cm-3以下でボロンが
導入されている。また素子分離不純物領域5には、1×
1017cm-3以上1×1018cm-3以下でボロンが導入
されている。n型ソース/ドレイン領域7には、1×1
018cm-3以上1×1019cm-3以下で砒素が導入され
ている。またn型不純物領域13には、1×1018cm
-3以上1×1019cm-3以下でリンが導入されている。
ついて説明する。図4〜図17は、本発明の実施例1に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図4を参照して、p型シリコン基板1の表
面に、通常のLOCOS法により素子分離酸化膜3と素
子分離不純物領域5とからなる素子分離領域が形成され
る。このLOCOS法により素子分離領域の形成時にお
いて、素子分離酸化膜3の端部下側には結晶欠陥50が
形成される。この後、p型シリコン基板1を酸化する
か、またはCVD(Chemical Vapor Deposition)法によ
りゲート酸化膜9が形成される。
晶シリコン(以下、ドープト多結晶シリコンと称する)
もしくは、Al(アルミニウム)、W(タングステ
ン)、Ti(チタン)などの金属またはそれらの合金よ
りなる導電層11と、その上にシリコン酸化膜やシリコ
ン窒化膜などよりなる絶縁膜31aとが積層して形成さ
れる。この後、写真製版技術およびRIE(Reactive I
on Etching) などのドライエッチングによって導電層1
1および絶縁層31aがパターニングされ、ゲート電極
層11が形成される。
素子分離酸化膜3とをマスクとして、加速電圧:30k
eV、ドーズ量:5×1013cm-2で砒素が注入され
る。これにより、ゲート電極層11の下側領域を挟むよ
うに1対のn型ソース/ドレイン領域7、7が形成され
る。この1対のn型ソース/ドレイン領域7、7と、ゲ
ート絶縁層9と、ゲート電極層11とによりnMOSト
ランジスタ10が構成される。
加速電圧:5〜50keV、ドーズ量:1×1013〜5
×1014cm-2の幅をもっており、必ずしも上記条件に
限定されるものではない。
ン酸化膜やシリコン窒化膜などよりなる絶縁層が表面全
面に堆積された後、RIEにより表面全面に異方性エッ
チングが行なわれる。これにより、ゲート電極層11の
側壁を覆う側壁絶縁層31bが形成される。絶縁層31
aと側壁絶縁層31bとによりゲート電極層11の周囲
を取囲む絶縁層31が構成される。
にシリコン酸化膜やシリコン窒化膜などよりなる第1の
層間絶縁層15が形成される。この第1の層間絶縁層1
5の上部表面を、厚膜に積層した後に所望の厚みまで膜
を削り落とす方法や、膜の堆積後に熱を加える(リフロ
ー)方法などにより、比較的平坦にすることもできる。
コンタクト孔形成用のレジストパターンが形成される
(図示せず)。このレジストパターンをマスクとしてR
IEによるドライエッチングなどを施すことにより、第
1の層間絶縁層15にビット線コンタクト孔(図示せ
ず)が形成される。その後、レジストパターンが除去さ
れる。
層17aが第1の層間絶縁層15上に形成される。この
導電層17a上に、写真製版技術によって、所望形状を
有するレジストパターン41aが形成される。このレジ
ストパターン41aをマスクとしてRIEなどの異方性
エッチングが導電層17aに施される。
により、ビット線配線17が形成される。この後、酸素
(O2 )雰囲気のプラズマ中で灰化させるか、またはH
2 SO2 液に浸すことにより、レジストパターン41a
が除去される。
ン酸化膜やシリコン窒化膜などよりなる第2の層間絶縁
層19が形成される。この第2の層間絶縁層19の上部
表面を、第1の層間絶縁層15と同様、厚膜に積層した
後に所望の厚さまで膜を削り落とす方法や、膜の堆積後
に熱を加える方法などにより、比較的平坦にすることも
できる。
第2の層間絶縁層19上に所望の形状を有するレジスト
パターン41bが形成される。このレジストパターン4
1bをマスクとして、第1および第2の層間絶縁層1
5、19にRIEによる異方性のドライエッチングが施
される。この後、レジストパターン41bが除去され
る。
り、並走するビット線17の間を通過し、かつn型ソー
ス/ドレイン領域7の一部表面およびp型シリコン基板
1の一部表面に達するコンタクトホール21が形成され
る。
において、素子分離酸化膜5の端部は削られる。
V、ドーズ量:8×1013cm-2で表面全面にリンがイ
オン注入される。これにより、自己整合的にリンイオン
が注入され、コンタクトホール21の底面を覆うように
n型不純物領域13が形成される。このn型不純物領域
13は、n型ソース/ドレイン領域7と一部重複した領
域を有し、かつ素子分離不純物領域5と接するように形
成される。
20〜200keV、ドーズ量:1×1013〜1×10
15cm-2の幅をもっており、必ずしも上記条件に限定さ
れるものではない。また、不純物種はリンの他に砒素が
適用されてもよい。
コン酸化膜やシリコン窒化膜などよりなる絶縁層がコン
タクトホール21の内壁面および第2の層間絶縁層19
上を覆うように形成される。この絶縁層の全面にRIE
などの異方性ドライエッチングが、少なくともコンタク
トホール21の底壁が露出するまで行なわれる。これに
より、コンタクトホール21の側壁に自己整合的に側壁
絶縁層23が形成される。
り、仮にビット線配線17の側面がコンタクトホール2
1の側壁より露出していても、この側壁絶縁層23によ
りビット線配線17の露出した側壁が覆われることにな
る。
ン層やAl、W、Ti、Pt(白金)、Cu(銅)、A
g(銀)などの金属またはそれらの合金などからなる導
電層が表面全面に形成される。この導電層上に、写真製
版技術により所望の形状を有するレジストパターン(図
示せず)が形成され、このレジストパターンをマスクと
して導電層にRIEなどによるエッチングが行なわれ
る。このエッチングにより、コンタクトホール21を通
じてn型ソース/ドレイン領域7およびn型不純物領域
13の一部表面に接し、かつ第2の層間絶縁層19上に
延在するストレージノード25が形成される。この後、
レジストパターンが除去される。
の表面上を覆うようにキャパシタ誘電膜27が形成され
る。この後、キャパシタ誘電膜27上に、ドープト多結
晶シリコンやAl、W、Ti、Pt、Cu、Agなどの
金属またはそれらの合金などからなる導電層が形成され
る。この導電層上に、写真製版技術により所望の形状を
有するレジストパターンが形成され、このレジストパタ
ーンをマスクとして導電層にRIEなどによるエッチン
グが施される。これにより、図1に示すように、キャパ
シタ誘電膜27を介在してストレージノード25と対向
するセルプレート29が形成される。ストレージノード
25とキャパシタ誘電膜27とストレージノード29と
によりキャパシタ30が構成される。
示すようにn型不純物領域13は、素子分離不純物領域
5と接するように形成されている。これにより、素子分
離酸化膜3の端部下側に形成された欠陥50は、n型不
純物領域13内に存在することになる。このn型不純物
領域13と素子分離不純物領域5とは、p型シリコン基
板1に比べてその不純物濃度が高い。このため、その動
作時において、n型不純物領域13と素子分離不純物領
域5とよりなるpn接合部における空乏層の広がりは大
幅に抑制される。これにより、この空乏層内に取込まれ
る結晶欠陥50の数も図35に示す従来例と比較して大
幅に減少する。従って、この空乏層内に取込まれた結晶
欠陥によって生ずるリーク電流は低減される。
キャパシタ30の電荷保持特性が良好となり、nMOS
トランジスタ10とキャパシタ30とからなるメモリセ
ルのリフレッシュ特性やソフトエラー耐性が良好とな
る。
止しつつn型不純物領域13と素子分離不純物領域5と
を接するように配置させる必要性から、コンタクトホー
ル21の開口径を図35に示す従来例より大きく設定し
なければならない。このコンタクトホール21は、並走
するビット線17の間を通過して形成される。それゆ
え、コンタクトホール21の開口径を大きくした場合、
ビット線17の側壁がコンタクトホール21の側壁から
露出する恐れがある。
21の側壁を覆うように側壁絶縁層23が設けられてい
る。それゆえ、仮にコンタクトホール21の側壁からビ
ット線17の側壁が露出した場合でも、側壁絶縁層23
によって露出したビット線17の側壁が覆われることに
なる。それゆえ、ストレージノード25がビット線17
と短絡することは防止される。
を概略的に示す断面図である。図19と図20とは、図
18のA2 −A2 線とB2 −B2 線とに沿う各部の不純
物濃度を示すグラフである。
装置は、実施例1と比較して、n型不純物領域113の
濃度およびn型不純物領域114が追加されている点に
おいて異なる。
1017cm-3以上1×1018cm-3以下の濃度でリンが
含まれている。またn型不純物領域114は、コンタク
トホール21の底壁において、ストレージノード25と
接する領域を覆うように形成されている。このn型不純
物領域114には、1×1018cm-3以上1×1020c
m-3以下の濃度でリンが含まれている。つまり、このn
型不純物領域114は、実施例1のn型不純物領域13
よりも不純物濃度が高くなるように形成されている。
とほぼ同様であるため、同一の構成部材については同一
の符号を付し、その説明を省略する。
ついて説明する。図21と図22とは、本発明の実施例
2における半導体装置の製造方法を工程順に示す概略断
面図である。
4〜図13と同一の工程を経る。その後、図21を参照
して、加速電圧:60keV、ドーズ量:5×1012c
m-2で表面全面にリンがイオン注入される。これによ
り、コンタクトホール21の底面に自己整合的にn型不
純物領域113が形成される。
20〜200keV、ドーズ量:1×1012〜1×10
13cm-2の幅をもっており、必ずしも上記条件に限定さ
れるものではない。また不純物種もリンの他に、砒素が
適用されてもよい。
により、コンタクトホール21の側壁に側壁絶縁層23
が形成される。
V、ドーズ量:5×1014cm-2で表面全面にリンがイ
オン注入される。これにより、コンタクトホール21の
底面において側壁絶縁層23より露出する表面を覆うよ
うにn型不純物領域114が形成される。このn型不純
物領域114は、n型ソース/ドレイン領域7と一部重
複する領域を有している。
20〜200keV、ドーズ量:1×1013〜1×10
15cm-2の幅をもっており、必ずしも上記条件に限定さ
れるものではない。また不純物種もリンの他に、砒素が
適用されてもよい。
す工程を経ることにより、図18に示す半導体装置が製
造される。
レージノード25と接する領域に、n型不純物領域11
4が新たに追加されており、このn型不純物領域114
は、実施例1のn型不純物領域13と比較して高い不純
物濃度を有している。このため、ストレージノード25
とn型不純物領域114との接触抵抗は実施例1と比較
して低減される。
n型不純物領域113の不純物濃度をそれほど高く設定
する必要はなく、実施例1よりも低い不純物濃度に設定
することができる。このため、n型不純物領域113と
素子分離不純物領域5との接合部における接合耐圧を向
上させることができる。したがって、ストレージノード
25との接触抵抗を低減できるとともに接合耐圧を向上
させることもできる。
同様の効果も有する。実施例3 図23は、本発明の実施例3における半導体装置の構成
を概略的に示す断面図である。図23を参照して、本実
施例の半導体装置は、実施例1と比較して、エッチング
停止用の絶縁層218が追加されている点で異なる。こ
のエッチング停止用の絶縁層218は、ビット線配線1
7上に形成されており、たとえばシリコン窒化膜よりな
っている。また、本実施例は、コンタクトホール221
の側壁にビット線配線17の側壁が面しており、かつコ
ンタクトホール221がエッチング停止用の絶縁層21
8の上部表面の一部にも達している構成について示して
いる。このような構成の場合には、コンタクトホール2
21の側壁に形成される側壁絶縁層223の構成が、実
施例1の側壁絶縁層23とは若干異なる。
とほぼ同様であるため、同一の構成部材については同一
の符号を付し、その説明を省略する。
ついて説明する。図24〜図32は、本発明の実施例3
における半導体装置の製造方法を工程順に示す概略断面
図である。
示す実施例1と同様の工程を経る。その後、図24を参
照して、第1の層間絶縁層15上に導電層17aが形成
される。この導電層17a上にたとえばシリコン窒化膜
218aが形成される。シリコン窒化膜218a上に写
真製版技術により所望の形状を有するレジストパターン
41aが形成される。このレジストパターン41aをマ
スクとしてシリコン窒化膜218aおよび導電層17a
にRIEなどによる異方性のドライエッチングが施され
る。
り、導電層よりビット線配線17が形成される。この
後、酸素(O2 )雰囲気のプラズマ中で灰化するか、も
しくはH 2 SO2 液に浸すことにより、レジストパター
ン41aが除去される。
び絶縁層218を覆うように、CVD法によりシリコン
酸化膜やシリコン窒化膜よりなる第2の層間絶縁層19
が形成される。この第2の層間絶縁層19の上部表面
を、厚膜に堆積した後に、所望の厚みまで膜を削り落と
す方法や、膜の堆積後に熱を加える方法などにより、比
較的平坦にすることもできる。
て、第2の層間絶縁層19上には、レジストパターン2
41bが形成される。このとき、レジストパターン24
1bのホールパターン242は、ビット線配線17の上
方に位置してもよい。このレジストパターン241bを
マスクとして、まず第2の層間絶縁層19にRIEによ
る異方性ドライエッチングが施される。
とえばマグネトロンRIE装置により、CHF3 /CO
混合ガスプラズマ雰囲気中で行なわれる。この方法は、
たとえば1994年 春季応用物理学会予稿集 29p
−ZF−2 p.537に示されている。この方法によ
り、COのガス添加量を80%にすると、シリコン酸化
膜(SiO2 )/シリコン窒化膜(Si3 N4 )のエッ
チング選択比17〜20が得られる。
チング停止用の絶縁層218の上部表面に到達してか
ら、p型シリコン基板1に到達するまでのエッチング深
さが約1.0μmであるとすると、選択比が17の場
合、この絶縁層218の厚みは約0.06〜0.07μ
m程度であればよい。つまり、エッチング停止用の絶縁
層218がこの厚みを有していれば、コンタクトホール
221形成時のエッチングでビット線17の上部表面が
露出することはない。
0, pp.68-75 に示されるような高密度プラズマRIE装
置とC2 F6 ガスとの組合せによっても、シリコン酸化
膜/シリコン窒化膜のエッチング選択比20が得られ
る。
び第2の層間絶縁層15、19には、コンタクトホール
221が形成される。このコンタクトホール221は、
その側壁においてビット線17の側壁を露出させ、かつ
絶縁層218の上部表面に達している。また、このコン
タクトホール221は、素子分離酸化膜3の端部を削り
落としている。
V、ドーズ量:8×1013cm-2で表面全面にリンがイ
オン注入される。これにより、コンタクトホール221
の底面に自己整合的にn型不純物領域13が形成され
る。このn型不純物領域13は、n型ソース/ドレイン
領域7と一部重複する領域を有し、かつ素子分離不純物
領域5と接するように形成される。
コン酸化膜やシリコン窒化膜などよりなる絶縁膜が形成
され、この絶縁膜の全面にたとえばRIEなどの異方性
ドライエッチングが施される。これにより、コンタクト
ホール221の側壁には、側壁絶縁層223が形成され
る。この側壁絶縁層223により、コンタクトホール2
21の側壁において露出していたビット線配線17の側
壁が覆われる。
ンやAl、W、Ti、Pt、Cu、Agなどの金属また
はそれらの合金などからなる導電層が形成される。この
導電層上に、写真製版技術により、所望の形状を有する
レジストパターン(図示せず)が形成され、このレジス
トパターンをマスクとして導電層にRIEなどによるエ
ッチングが施される。これにより、コンタクトホール2
21を通じてn型ソース/ドレイン領域7に電気的に接
続され、かつ第2の層間絶縁層19上に延在するように
ストレージノード25が形成される。この後、レジスト
パターンが除去される。
の表面を覆うようにキャパシタ誘電膜27が形成され
る。この後、ドープト多結晶シリコンやAl、W、T
i、Pt、Cu、Agなどの金属またはそれらの合金な
どからなる導電層が形成される。この導電層上に、写真
製版技術により所望の形状を有するレジストパターン
(図示せず)が形成され、このレジストパターンをマス
クとして導電層にRIEなどによるエッチングが施され
ることにより、図23に示すセルプレート29が形成さ
れる。
膜27と、セルプレート29とによりキャパシタ30が
構成される。
ト線配線17上にエッチング停止用の絶縁層218が設
けられている。このエッチング停止用の絶縁層218
は、第1および第2の層間絶縁層15、19と被エッチ
ング特性の異なる材料よりなっている。このため、第1
および第2の絶縁層にコンタクトホール221を形成す
るエッチングがエッチング停止用の絶縁層218に施さ
れても、この絶縁層218はほとんどエッチングされな
い。よって、マスクの重ね合わせ誤差などによりコンタ
クトホール221がビット線配線17の上方に形成され
た場合でも、エッチング停止用の絶縁層218に覆われ
たビット線配線17の上部表面がコンタクトホール22
1から露出することは防止される。したがって、ストレ
ージノード25とビット線配線17とが短絡することは
防止される。
ール221の側壁から、対をなすビット線配線17、1
7のいずれか一方の側壁が露出した状態について説明し
たが、図33に示すようにコンタクトホール221aの
側壁において対をなすビット線配線17、17の双方の
側壁が露出していてもよい。この場合でも、側壁絶縁層
223により対をなすビット線配線17、17双方の側
壁は覆われる。よって、ビット線配線17とストレージ
ノード25とが短絡することは防止される。
縁層218としてシリコン窒化膜を用いた場合について
説明したが、エッチング停止用の絶縁層218は、第1
および第2の層間絶縁層15、19と十分なエッチング
選択比を確保できる材料であればいかなる材料であって
もよい。
は、一層構造に限られず多層積層構造であってもよい。
この場合、上層が導電性材料(ドープト多結晶シリコ
ン、TiSi、WSi、TiNなど)で第1および第2
の層間絶縁層15、19とエッチング選択比を確保でき
るものであり、下層がシリコン酸化膜のごとき絶縁性を
確保できる材料であってもよい。
トランジスタ10のソース/ドレイン領域7は、LDD
(Lightly Doped Drain )構造でない構成について説明
したが、図33に示すようにLDD構造を有していても
よい。つまり、n型ソース/ドレイン領域7は、n- 不
純物拡散領域7aとn+ 不純物拡散領域7bとの2層構
造よりなっている。
は、n型ソース/ドレイン領域7の形成におけるイオン
注入において、より高濃度の注入が行なわれる条件も想
定される。このようなLDD構造を構成する不純物領域
の形成のためのイオン注入条件は、加速電圧:30〜8
0keV、ドーズ量:5×1014〜1×1016cm-2の
幅を持つことになる。さらに、不純物種は、砒素の他に
も、リンが適用される可能性も高い。
にシリコン酸化膜が採用されたnMOSトランジスタ1
0について説明したが、ゲート絶縁層9はシリコン酸化
膜に限られず、絶縁層であればよい。それゆえ、MOS
トランジスタに限られずMIS(Metal Insulation Sem
iconductor) トランジスタであってもよい。
項5に記載のその製造方法では、第2不純物領域が素子
分離用不純物領域に接するよう形成されている。このた
め、第2不純物領域と素子分離用不純物領域とにより構
成されるpn接合部の空乏層が素子分離用不純物領域側
へその動作時に広がることが抑制される。したがって、
空乏層内に結晶欠陥が存在することにより生ずるリーク
電流が低減される。
きるため、リフレッシュ特性やソフトエラー耐性を良好
にすることができる。
6に記載のその製造方法では、孔の側壁を覆うように側
壁絶縁層が形成される。このため、仮に孔の側壁から第
2導電層の側壁が露出しても、その側壁はこの側壁絶縁
層により覆われる。したがって、第2導電層と導電層と
の短絡が防止される。
7に記載のその製造方法では、導電層と半導体基板とが
接する領域には、比較的不純物濃度の高い第3不純物領
域が形成されている。このため、導電層とソース/ドレ
イン領域となる第1不純物領域との接触抵抗は低減され
る。
第2不純物領域の濃度を比較的低くすることができる。
したがって、第2不純物領域と素子分離用不純物領域と
の接合部における接合耐圧を向上させることができる。
したがって、導電層との接触抵抗を低減できるとともに
接合耐圧を向上することもできる。
8に記載のその製造方法では、第2導電層上にエッチン
グ停止絶縁層が設けられている。このエッチング停止絶
縁層は絶縁層と被エッチング特性の異なる材料よりなっ
ている。このため、絶縁層に孔を形成するためのエッチ
ングによって、エッチング停止用絶縁層はほとんどエッ
チングされない。よって、マスクの重ね合わせ誤差など
により孔が第2導電層の上方に形成された場合でも、エ
ッチング停止用の絶縁層に覆われた導電層の上部表面が
孔から露出することは防止される。したがって、第2導
電層と導電層とが短絡することが防止される。
を概略的に示す断面図である。
分布を示すグラフである。
分布を示すグラフである。
方法の第1工程を示す概略断面図である。
方法の第2工程を示す概略断面図である。
方法の第3工程を示す概略断面図である。
方法の第4工程を示す概略断面図である。
方法の第5工程を示す概略断面図である。
方法の第6工程を示す概略断面図である。
造方法の第7工程を示す概略断面図である。
造方法の第8工程を示す概略断面図である。
造方法の第9工程を示す概略断面図である。
造方法の第10工程を示す概略断面図である。
造方法の第11工程を示す概略断面図である。
造方法の第12工程を示す概略断面図である。
造方法の第13工程を示す概略断面図である。
造方法の第14工程を示す概略断面図である。
成を概略的に示す断面図である。
濃度分布を示すグラフである。
濃度分布を示すグラフである。
造方法の第1工程を示す概略断面図である。
造方法の第2工程を示す概略断面図である。
成を概略的に示す断面図である。
造方法の第1工程を示す概略断面図である。
造方法の第2工程を示す概略断面図である。
造方法の第3工程を示す概略断面図である。
造方法の第4工程を示す概略断面図である。
造方法の第5工程を示す概略断面図である。
造方法の第6工程を示す概略断面図である。
造方法の第7工程を示す概略断面図である。
造方法の第8工程を示す概略断面図である。
造方法の第9工程を示す概略断面図である。
タクトホールから露出した様子を示す概略断面図であ
る。
面図である。
止する従来の構成を示す概略断面図である。
濃度分布を示すグラフである。
濃度分布を示すグラフである。
分離不純物領域、7n型ソース/ドレイン領域、13
n型不純物領域、15、19 層間絶縁層、17 ビッ
ト線配線、21 コンタクトホール、23 側壁絶縁
層、25 ストレージノード、113、114 n型不
純物領域、218 絶縁層、221 コンタクトホー
ル、223 側壁絶縁層。
Claims (8)
- 【請求項1】 主表面を有し、かつ第1の不純物濃度を
有する第1導電型の半導体基板と、 前記半導体基板の主表面に形成された素子分離絶縁層
と、 前記素子分離絶縁層の下面に接する第1導電型の素子分
離用不純物領域と、 前記半導体基板の主表面に前記素子分離用不純物領域と
所定領域を挟んで形成された第2導電型の第1不純物領
域と、 前記半導体基板の主表面上に形成され、かつ前記第1不
純物領域と前記所定領域との一部表面に達する孔を有す
る絶縁層と、 前記孔の底面に位置する前記第1不純物領域と前記所定
領域とを覆うように、かつ前記素子分離用不純物領域と
接するように形成され、第1の不純物濃度よりも大きい
第2の不純物濃度を有する第2導電型の第2不純物領域
と、 前記孔の側壁を覆う側壁絶縁層と、 前記孔を通じて、前記第1および第2の不純物領域と電
気的に接続される導電層とを備えた、半導体装置。 - 【請求項2】 1対の第2導電層をさらに備え、 前記絶縁層は第1および第2の絶縁層を有し、 1対の前記第2導電層は前記第1の絶縁層上に前記孔を
挟んで並走するように形成されており、 前記第2の絶縁層は1対の前記第2導電層を覆うように
前記第1の絶縁層上に形成されている、請求項1に記載
の半導体装置。 - 【請求項3】 前記孔の底面において前記導電層と接す
る領域を覆うように、かつ前記第1不純物領域と電気的
に接続するように前記半導体基板の主表面に形成された
第2導電型の第3不純物領域をさらに備え、 前記第3不純物領域は、前記第2の不純物濃度よりも大
きい第3の不純物濃度を有している、請求項1または2
に記載の半導体装置。 - 【請求項4】 1対の前記第2導電層上に形成されたエ
ッチング停止絶縁層をさらに備え、 前記エッチング停止絶縁層は前記第1および第2の絶縁
層と被エッチング特性の異なる材料よりなっており、 前記第2の絶縁層は、1対の前記第2導電層およびエッ
チング停止絶縁層を覆うように形成されている、請求項
2または3に記載の半導体装置。 - 【請求項5】 第1の不純物濃度を有する第1導電型の
半導体基板の主表面に素子分離絶縁層と、前記素子分離
絶縁層の下面に接する第1導電型の素子分離用不純物領
域とを形成する工程と、 前記半導体基板の主表面に前記素子分離用不純物領域と
所定領域を挟んで第2導電型の第1不純物領域を形成す
る工程と、 前記第1不純物領域と前記所定領域との一部表面に達す
る孔を有する絶縁層を前記半導体基板の主表面上に形成
する工程と、 前記孔の底面に位置する前記第1不純物領域と前記所定
領域とを覆うように、かつ前記素子分離用不純物領域と
接するように、第1の不純物濃度よりも大きい第2の不
純物濃度を有する第2導電型の第2不純物領域を形成す
る工程と、 前記孔の側壁を覆うように側壁絶縁層を形成する工程
と、 前記孔を通じて前記第1および第2の不純物領域と電気
的に接続される導電層を形成する工程とを備えた、半導
体装置の製造方法。 - 【請求項6】 1対の第2導電層を形成する工程をさら
に備え、 前記絶縁層は第1の絶縁層と第2の絶縁層とを有し、 前記第1の絶縁層上に、1対の前記第2導電層が互いに
並走するように形成され、 1対の前記第2導電層上に前記第2の絶縁層が形成さ
れ、 前記孔は、1対の前記第2導電層の間を通って、前記第
1不純物領域と前記所定領域との一部表面に達するよう
に形成される、請求項5に記載の半導体装置の製造方
法。 - 【請求項7】 側壁に前記側壁絶縁層が形成された前記
孔を通じてイオンを導入することにより、前記第1不純
物領域と接するように前記半導体基板の主表面に前記第
2の不純物濃度よりも大きい第3の不純物濃度を有する
第2導電型の第3不純物領域を形成する工程をさらに備
え、 前記第3不純物領域に接するように前記導電層が形成さ
れる、請求項5または6に記載の半導体装置の製造方
法。 - 【請求項8】 1対の前記第2導電層上に、前記第1お
よび第2の絶縁層と被エッチング特性の異なる材料より
なるエッチング停止絶縁層を形成する工程をさらに備
え、 前記第2の絶縁層は前記第2導電層および前記エッチン
グ停止絶縁層上に形成される、請求項6または7に記載
の半導体装置の製造方法。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30504694A JP3384896B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置およびその製造方法 |
TW084100059A TW285763B (ja) | 1994-12-08 | 1995-01-06 | |
KR1019950046737A KR100190834B1 (ko) | 1994-12-08 | 1995-12-05 | 반도체장치및그제조방법 |
CN95120238A CN1053296C (zh) | 1994-12-08 | 1995-12-07 | 半导体器件及其制造方法 |
US08/968,897 US6069379A (en) | 1994-12-08 | 1997-11-06 | Semiconductor device and method of manufacturing the same |
CNB981234186A CN1152432C (zh) | 1994-12-08 | 1998-10-22 | 半导体器件及其制造方法 |
US09/443,016 US6214664B1 (en) | 1994-12-08 | 1999-11-18 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30504694A JP3384896B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08162635A JPH08162635A (ja) | 1996-06-21 |
JP3384896B2 true JP3384896B2 (ja) | 2003-03-10 |
Family
ID=17940466
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30504694A Expired - Fee Related JP3384896B2 (ja) | 1994-12-08 | 1994-12-08 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3384896B2 (ja) |
TW (1) | TW285763B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3941133B2 (ja) | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
KR100236067B1 (ko) * | 1996-09-02 | 1999-12-15 | 김영환 | 반도체 메모리 소자 제조방법 |
JP2000058782A (ja) | 1998-08-06 | 2000-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP2000077520A (ja) | 1998-08-28 | 2000-03-14 | Fujitsu Ltd | 半導体装置の製造方法 |
KR100451759B1 (ko) * | 1998-11-10 | 2004-11-16 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
JP3205306B2 (ja) | 1998-12-08 | 2001-09-04 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
JP4602818B2 (ja) * | 2005-03-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP5003743B2 (ja) * | 2009-10-20 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
CN103633007A (zh) * | 2012-08-17 | 2014-03-12 | 上海华虹宏力半导体制造有限公司 | 防止浅沟槽隔离边缘硅接触孔漏电的方法 |
-
1994
- 1994-12-08 JP JP30504694A patent/JP3384896B2/ja not_active Expired - Fee Related
-
1995
- 1995-01-06 TW TW084100059A patent/TW285763B/zh active
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Publication number | Publication date |
---|---|
TW285763B (ja) | 1996-09-11 |
JPH08162635A (ja) | 1996-06-21 |
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