JP5003743B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP5003743B2 JP5003743B2 JP2009241474A JP2009241474A JP5003743B2 JP 5003743 B2 JP5003743 B2 JP 5003743B2 JP 2009241474 A JP2009241474 A JP 2009241474A JP 2009241474 A JP2009241474 A JP 2009241474A JP 5003743 B2 JP5003743 B2 JP 5003743B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- nitride film
- etching
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
しかしながら、さらに高集積化を進めた、0.25μmから0.15μmのデザインルールを持つ256Mbit、1Gbitクラスの集積度のDRAMを実現するためには、これらの技術だけでは不十分である。したがって、キャパシタ電極の専有面積を狭めるだけでなく、フォトリソグラフィ法において配線間のショート等の弊害を防ぐために設けられている位置合わせ余裕をなるべく少なくする必要がある。また、シリンダー型セルなどの改良されたセル構造において生じた問題を解決する必要が求められている。
セルフアラインコンタクト法では、まだ不十分である。
沿って切断した断面図である。この図を参照して、ビットラインや蓄積電極とMOSトランジスタのソース/ドレイン拡散層とのコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。
IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.38 NO.3 MARCH 1991"Hot-Carrier InjectionSuppression Due to the Nitride-Oxide LDD Spacer Structure"T.Mizuno et.al. すなわち、窒化膜をサイドウォールとして有するMOSトランジスタを形成した場合に、酸化膜をサイドウォールとして有するMOSトランジスタにくらべて、ホットキャリア効果等の特性劣化が大きく、その信頼性が低いことが示されている。これは、酸化膜に比べ、シリコン窒化膜中にトラップが多く存在するためと考えられている。
高集積化されたDRAM構造では、後工程での配線層の断線等を防ぐため、平坦化処理を行なう必要があり、コンタクト窓にプラグと呼ばれる導電膜を埋め込む構造が取られる。プラグとさらに上層の配線とのコンタクトをとるために、コンタクト窓を開ける場合には、位置あわせずれに対してマージンのあるプロセスが望ましい。また、コンタクト窓開けにSAC法が用いられると、微細化が可能となるため好ましい。
ッチバックしたり、CMP法を用いてセル部、周辺回路部の高低差を生じないように絶縁膜を平坦化するという方法が、たとえば、特開平3−155663号に開示されている。
処せざるを得なかった。
第6に、MOSトランジスタ特性の問題がある。高集積化されるにつれて、MOSトランジスタも微細化されており、微細化にともなう特性の劣化や信頼性の低下が考えられる。
本発明の他の目的は、プラグ上の位置ずれに対してもプロセスマージンがあり、SAC構造を適用できる技術を提供することである。
本発明の他の目的は、DRAMのメモリセル部に用いらることができ、特性を改善したMOSトランジスタ構造を提供することである。
基板からの距離の異なるレベルに形成された第1と第2の導電層と、
前記第1と第2の導電層を含む前記基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜を貫いて前記第1の導電層の表面が露出するように形成された第1のコンタクト窓と、
前記第1の絶縁膜と前記第2の導電層を貫いて形成され、前記第2の導電層の側壁部を露出する、第2のコンタクト窓と、
少なくとも前記第1、第2のコンタクト窓の中に形成され、前記第1のコンタクト窓を通して前記第1の導電層の表面と接続され、前記第2のコンタクト窓を通して前記第2の導電層の側壁部と接続される第3の導電層と、
を有し、
前記第1の絶縁膜表面から前記第1の導電層までの深さをD1、前記第1の絶縁膜表面から前記第2の導電層までの深さをD2としたとき、D1はD2より大であることを特徴とする半導体装置
が提供される。
DRAMの微細化や製造マージンの増大、製造工程の短縮等に寄与する。
本発明の基本実施例を図1を参照して説明する。図1(a)において、1はシリコン基板、2はフィールド絶縁膜、3はゲート酸化膜、4はシリコン膜、5はシリサイド膜、6はシリコン酸化膜、7は不純物拡散層領域、8はシリコン窒化膜スペーサ、9は層間絶縁膜、10はコンタクト窓である。
以下、より具体的な各実施の形態について説明をする。なお、図中の符号で各実施の形態で同じもの、または相当するものに対しては、同じ符号を用いている。
4はビットラインとMOSトランジスタのソース/ドレイン拡散層とのコンタクト窓、15はシリンダ型蓄積電極とMOSトランジスタのソース/ドレイン拡散層とのコンタクト窓である。なお、ゲート電極上やビットライン上に形成される裏打ちワードラインなどの配線層は図中には示していない。
特開平8−97210号には、図1(a)に一見類似した構造が記載されている。しかし、本公報にはシリサイド膜上に窒化膜が直接形成されることで、シリサイド膜が剥離するという問題については何も記載していないし、窒化膜との間に酸化膜を形成することで、剥離を防ぐ効果があることについても何ら記載がない。
膜からなる複合膜を形成することが記載されている。しかし、本公報に記載された発明の目的は、スパッタ法で形成したシリサイド膜からの金属汚染を防ぐためにシリコン窒化膜を用いるものであって、窒化膜サイドウォールSAC構造に関するものとは全く異なる。
本発明の第2の観点によれば、コンタクト窓内に形成された配線用の導電層の周辺にエッチングストッパ層として機能する窒化膜があって、酸化膜やBPSG等の下層の層間絶縁膜が表面に露出していないため、窒化膜上にさらに形成された上層の層間絶縁膜のコンタクト窓を形成するときに、位置合わせずれをおこしても導電層の周辺の下層絶縁膜がエッチングされることはなく、位置合わせずれに対してマージンの大きいプロセスとなる。
本発明の第3の観点によれば、シリンダ型蓄積電極を形成する際に、蓄積電極の外側の絶縁膜の下にエッチングストッパ膜として機能する窒化膜を形成しておくことにより、蓄積電極の外側の絶縁膜をすべて除去することができるため、シリンダ型の蓄積電極の外側面の面積を一定にすることができ、キャパシタ容量のバラツキが小さく、安定したDRAMセルを製造することが可能となる。
本発明の第4の観点によれば、コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ工程で窓開けを行なうことができ、製造工程数を減らした手段を提供するものである。
、コンタクト窓の深さが異なる上層と中間層と下層の配線層のコンタクト窓を一度のフォトリソグラフィ工程で形成することができ、工程を短縮することができる。
本発明の第5の観点によれば、窒化膜スペーサーSACに用いる配線群の上の絶縁膜を平坦化するときに、窒化膜をCMPのストッパーとして用いることにより、ストッパーとなる層を新たに形成しないで平坦化ができる。したがって、新たな工程の増加を行なわずに精度のよい平坦化が可能である。また、基板からの距離の異なる配線層群の上に形成された絶縁膜を平坦化する工程において、基板からの距離が最も大きい配線群の上に設けた窒化膜をCMP工程のストッパとして用いることにより、上記配線層群の上に設けられた絶縁膜の平坦化を精度よく行なうことができる。
DRAMの製造方法では導電層上の窒化膜をストッパ層として用いることで、上部に形成された絶縁膜を平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。
図3から図13を参照して、本発明の第1の実施の形態によるDRAMに対してコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。なお、図3〜図13は、メモリセル部については図2のA−A’部の、周辺回路部については典型的な例としての配線構造の模式切断断面図である。はじめに、図3(a)に示すように、p型シリコン基板16上に、公知のLOCOS法(LOCal Oxidation of Silicon) を用いて厚い酸化膜17(フィールド酸化膜)を形成し、素子分離領域と活性領域を画定する。図中MCはメモリセル領域、PCは周辺回路領域を表している。
域ではLDD(Lightly Doped Drain )構造のn- 層に相当する不純物拡散層23が形成される。このとき、pチャネルMOSトランジスタ領域にもこのn型不純物が導入されるが、後工程の高濃度のp型不純物層のイオン注入により実質的に消失させることができるため問題はないし、最終的にこのn型不純物領域をソース/ドレイン部となるp型不純物拡散層の周囲に残しておけば、パンチスルー防止の役割をもたせることも可能である。
たとえばC4 F8 とCOの混合ガスを用いてRIE法によって順次エッチングして、基板表面を露出させ、コンタクト窓27を形成する。
さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。なお、エッチバック法やCMP法を用いる場合には、除去される膜厚分だけ厚くBPSG膜の成長を行い、エッチバックやCMP処理後の膜厚が500nmとなるようにする。
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成した後、パターニングしてキャパシタの対向電極40を形成する。このとき、対向電極40のパターンに合わせてキャパシタ絶縁膜39aも除去する。
極40の、コンタクト窓43はシリコン膜32、WSi膜33からなる周辺回路の配線層の、コンタクト窓44はシリコン膜19、WSi膜20からなる周辺回路の配線層の、コンタクト窓45は周辺回路のMOSトランジスタの拡散層25のコンタクト用の窓である。
化膜がある例を示した。
[第2の実施の形態]
図1(b)に示すように、ポリサイド電極が酸化膜に覆われた構成を、第2の実施の形態として、図15、図16を参照して説明する。なお、図15、図16とも、メモリセル部については図2のA−A’部の、周辺回路部については典型的な例としての配線構造の模式切断断面図であるのは第1の実施の形態と同じである。
イド構造のシリコン膜19とWSi膜20の側壁部に酸化膜が形成されて、酸化膜47と一体化した酸化膜領域48が形成できる。
VD法で形成した後、酸化膜49を3〜50nm形成する。形成方法や構成は、先にワード線に用いた例で示したものと同じである。つづいて、CVD法を用いてシリコン窒化膜21を80nm形成したあと、これらの積層体をビット線や配線層となるようパターニングする。
図17から図23の模式断面図を参照して、第3の実施の形態を述べる。なお、第1、第2の実施の形態と同じく、メモリセル部については、図1のA−A’部の、周辺回路部については典型的な例としての配線構造の模式断面図である。
図17(a)に示すように、BPSG膜26をCVD法により100〜200nm成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。さらに平坦化を行うためにエッチバック法やCMP法を用いても良いのは、第1の実施の形態と同様である。つづいて平坦化されたBPSG膜26の上に、CVD法によりシリコン窒化膜51を10〜50nm成長する。
のに役立つ。
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成したあと、パターニングしてキャパシタの対向電極40を形成する。つづいて、対向電極40のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜51を同時にエッチング除去する。
図22、図23は図1のA−A’で切断したセル部の模式断面図であり、図18(b)で形成したコンタクト窓31が位置ずれした場合を示している。なお、図22が酸化膜30の下にシリコン窒化膜51がない、第1の実施の形態に相当し、図23が酸化膜30の下にシリコン窒化膜51がある第3の実施の形態に相当する。
位置ずれして開けられた場合に、酸化膜30のエッチングによってBPSG膜26もエッチングされ、シリコン膜のプラグ29の側部に溝が掘られてしまう。この溝のために上層のビット線が断線したり、溝が埋まらずにボイドとして残ったり、逆に溝内に残った配線層によってプラグ29間がショートするなど、素子に何らかの悪影響を与える危険性がある。
図24から図28の模式断面図を参照して、第4の実施の形態を述べる。なお、第1、第2の実施の形態と同じく、メモリセル部については、図1のA−A’部の、周辺回路部については典型的な例としての配線構造の模式断面図である。
さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。つづいて、シリコン窒化膜53、BPSG膜54を順次CVD法により成長する。ここで、BPSG膜52と54の膜厚は、二層あわせて500nmとなるようにし、シリコン窒化膜53は10〜50nmとなるようにする。
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成した後、パターニングしてキャパシタの対向電極40を形成する。つづいて、対向電極40のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜53も除去する。
図29と図30を参照して、第5の実施の形態について説明する。本実施の形態は、第1の実施の形態の図13に示した第1の金属配線層とのコンタクト窓42〜45の形成方法に関するものである。
よい。
図31の模式断面図を参照して、第6の実施の形態を述べる。
第1実施の形態の図5(a)では、BPSG膜24をリフロー、エッチバック法またはCMP法で平坦化している。本実施の形態では、図31に示すように、ゲート電極やワード線の上に形成されたBPSG膜26の平坦化をCMP法を用いて行い、シリコン窒化膜領域24をそのストッパ層として用いる。
とのエッチング選択比を高くした状態でBPSG膜を研磨することが可能である。このストッパ層によりBPSG膜26は平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。
[第7の実施の形態]
図32の模式断面図を参照して、第7の実施の形態を述べる。本実施の形態では、第6の実施の形態で示した技術をビット線となる導電層上の平坦化工程に用いる。
図33の模式断面図を参照して、第8の実施の形態を述べる。
第1の実施の形態の図5(a)において、接合リーク低減のためn型拡散層26を形成した。本実施の形態では、図33に示すようにメモリセル部のキャパシタ側のソース/ドレイン領域にのみn型拡散層28を形成するために、ビット線が接続される側のソース/ドレイン領域をレジスト55で覆ってから、BPSG膜26と窒化膜領域24をマスクとして、コンタクト窓27のシリコン基板中に、n型不純物であるリンを3×1013cm-2のドーズ量でイオン注入する。
による異方性エッチングを用いる例を示したが、その他等方性のプラズマエッチング法や、ECRを用いたエッチング法など他のエッチング法も、用途に合わせて適宜使用することができる。また、コンタクト窓に形成するプラグとしてリンをドープしたシリコン膜の例を示したが、p型拡散層やp型シリコン層上に形成するならば、ボロン等のp型不純物をドープしたシリコン膜を用いればよい。なお、プラグとしてはシリコン膜に限られるわけではなく、WやTiWなどの金属や金属化合物あるいは金属シリサイドであっても構わない。
5、20、115 シリサイド膜
6、22 シリコン酸化膜
7、23、116 n- 型不純物拡散層
8、24、117 シリコン窒化膜領域
9、26、118 BPSG膜
10、27、119 コンタクト窓
25 n+ 型不純物拡散層
28 n型不純物拡散層
31 コンタクト窓
32 シリコン膜
33 シリサイド膜
34 シリコン窒化膜
35 シリコン酸化膜
36 シリコン窒化膜領域
38 コンタクト窓
39 シリンダ型蓄積電極
40 キャパシタ対向電極
41 BPSG膜
42、43、44、45 コンタクト窓
48、50 シリコン酸化膜領域
51、53 シリコン窒化膜
52、54 BPSG膜
123 シリコン酸化膜
124 シリコン窒化膜
Claims (10)
- 半導体基板上に、第1導電パターンと、前記第1導電パターン上に形成された第1絶縁膜とを有する第1積層構造を形成する工程と、
前記第1積層構造を覆うように、前記半導体基板上に、前記第1絶縁膜とエッチング特性の異なる第2絶縁膜を形成する工程と、
前記第2絶縁膜上に、前記第2絶縁膜とはエッチング特性の異なる第3絶縁膜を形成する工程と、
前記第3絶縁膜を貫通し、前記半導体基板に接続された蓄積電極を形成する工程と、
前記蓄積電極および前記第3絶縁膜上に、キャパシタ絶縁膜を形成する工程と、
前記キャパシタ絶縁膜上に、対向電極を形成する工程と、
前記第1積層構造の上方の前記対向電極、前記キャパシタ絶縁膜、および前記第3絶縁膜をエッチングする工程と、
前記第2絶縁膜および前記対向電極を覆うように、前記第3絶縁膜とエッチング特性の異なる第4絶縁膜を形成する工程と、
前記第1導電パターンの上方に第1開口を、前記対向電極の上方に第2開口を有するマスク層を前記第4絶縁膜上に形成する工程と、
前記マスク層をマスクとし、前記第1絶縁膜をエッチングストッパとして、前記第1開口の下方の前記第4絶縁膜および、前記第2絶縁膜をエッチングするとともに、前記マスク層をマスクとし、前記第3絶縁膜をエッチングストッパとして、前記第2開口の下方の前記第4絶縁膜および前記対向電極をエッチングする工程と、
前記マスク層をマスクとして、前記第1開口の下方の前記第1絶縁膜をエッチングして第1コンタクトホールを形成するとともに、前記マスク層をマスクとし、前記第2絶縁膜をエッチングストッパとして、前記第2開口の下方の前記第3絶縁膜をエッチングして第2コンタクトホールを形成する工程と、
前記第1コンタクトホールおよび前記第2コンタクトホールに導電材を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1絶縁膜および前記第3絶縁膜はシリコン窒化膜であることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第2絶縁膜および前記第4絶縁膜はシリコン酸化膜であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
- 前記第4絶縁膜を形成する工程の後、前記マスク層を形成する工程の前に、前記第4絶縁膜の表面を平坦化する研磨工程を行なうことを特徴とする、請求項1乃至3いずれか1項に記載の半導体装置の製造方法。
- 前記第2絶縁膜を形成する工程の前に、前記対向電極が形成される領域の下方に、第2導電パターンを形成する工程を更に有することを特徴とする、請求項1乃至4いずれか1項に記載の半導体装置の製造方法。
- 前記第2開口の下方の前記第3絶縁膜をエッチングして第2コンタクトホールを形成する工程は、前記第2コンタクトホールの底面が、前記第2絶縁膜の上面より低く、前記第3導電パターンの上面よりも高い位置において終了することを特徴とする請求項5に記載の半導体装置の製造方法。
- 半導体基板上に形成され、第1導電パターンと前記第1導電パターン上に形成された第1絶縁膜とを有する第1積層構造と、
前記第1積層構造を覆うように前記半導体基板上に形成された、前記第1絶縁膜とエッチング特性の異なる第2絶縁膜と、
前記半導体基板に接続された蓄積電極と、
前記第2絶縁膜上に形成され、前記第2絶縁膜とはエッチング特性の異なる第3絶縁膜とキャパシタ絶縁膜と対向電極とを有し、前記第1積層構造の上方に開口を有する第2積層構造と、
前記第2絶縁膜および前記第2積層構造を覆うように形成された、前記第3絶縁膜とエッチング特性の異なる第4絶縁膜と、
前記第4絶縁膜、前記第2絶縁膜および前記第1絶縁膜を貫通し、前記第1導電パターンに達する第1コンタクトホールと、
前記第4絶縁膜、前記対向電極および前記第3絶縁膜を貫通する第2コンタクトホールと、
前記第1コンタクトホールに埋め込まれた第1導電プラグと、
前記第2コンタクトホールに埋め込まれた第2導電プラグと
を有することを特徴とする半導体装置。 - 前記第1絶縁膜および前記第3絶縁膜はシリコン窒化膜であることを特徴とする請求項7に記載の半導体装置。
- 前記第2絶縁膜および前記第4絶縁膜はシリコン酸化膜であることを特徴とする請求項7または8に記載の半導体装置。
- 前記半導体基板上であって、第1積層構造が形成された領域とは異なる領域であって前記第2積層構造の下方に形成された第2導電パターンを有し、前記第2コンタクトホールの底面は前記第1絶縁膜の上面より低く、前記第2導電パターンの上面よりも高い請求項7乃至9のいずれか1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009241474A JP5003743B2 (ja) | 2009-10-20 | 2009-10-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009241474A JP5003743B2 (ja) | 2009-10-20 | 2009-10-20 | 半導体装置とその製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005099102A Division JP4602818B2 (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010050474A JP2010050474A (ja) | 2010-03-04 |
JP5003743B2 true JP5003743B2 (ja) | 2012-08-15 |
Family
ID=42067260
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009241474A Expired - Lifetime JP5003743B2 (ja) | 2009-10-20 | 2009-10-20 | 半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5003743B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10930763B2 (en) | 2018-09-25 | 2021-02-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and device for forming metal gate electrodes for transistors |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0727908B2 (ja) * | 1986-12-15 | 1995-03-29 | 三洋電機株式会社 | 半導体装置の製造方法 |
JPH0198243A (ja) * | 1987-10-12 | 1989-04-17 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3049733B2 (ja) * | 1990-05-25 | 2000-06-05 | 日本電気株式会社 | 半導体装置 |
US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
JPH05275543A (ja) * | 1992-03-27 | 1993-10-22 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3247729B2 (ja) * | 1992-07-10 | 2002-01-21 | 沖電気工業株式会社 | 半導体装置の製造方法 |
JP3782119B2 (ja) * | 1992-07-17 | 2006-06-07 | 株式会社東芝 | 半導体記憶装置 |
JP3097338B2 (ja) * | 1992-08-14 | 2000-10-10 | 松下電器産業株式会社 | コンタクトホールの形成方法 |
JP3278933B2 (ja) * | 1992-11-13 | 2002-04-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
JP3384896B2 (ja) * | 1994-12-08 | 2003-03-10 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JPH08181290A (ja) * | 1994-12-22 | 1996-07-12 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JPH08236619A (ja) * | 1995-02-27 | 1996-09-13 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
-
2009
- 2009-10-20 JP JP2009241474A patent/JP5003743B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2010050474A (ja) | 2010-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3941133B2 (ja) | 半導体装置およびその製造方法 | |
US6518130B1 (en) | Method for forming a semiconductor device having a DRAM region and a logic region on the substrate | |
US6900492B2 (en) | Integrated circuit device with P-type gate memory cell having pedestal contact plug and peripheral circuit | |
US7675110B2 (en) | Semiconductor device and method of manufacturing the same | |
JP5717943B2 (ja) | 半導体装置およびその製造方法 | |
KR20010083145A (ko) | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로장치 | |
US20100127398A1 (en) | Wiring structure of a semiconductor device | |
US8013373B2 (en) | Semiconductor device having MOS-transistor formed on semiconductor substrate and method for manufacturing thereof | |
JP2011129762A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP5076168B2 (ja) | 半導体装置の製造方法 | |
JP4759819B2 (ja) | 半導体装置の製造方法 | |
JP5112577B2 (ja) | 半導体装置の製造方法 | |
JP4602818B2 (ja) | 半導体装置の製造方法 | |
JP5735680B2 (ja) | 半導体装置およびその製造方法 | |
JP5003743B2 (ja) | 半導体装置とその製造方法 | |
JP2005252280A (ja) | 半導体装置とその製造方法 | |
JP2005236322A (ja) | 半導体装置とその製造方法 | |
JP2005236321A (ja) | 半導体装置とその製造方法 | |
US7696075B2 (en) | Method of fabricating semiconductor device having a recess channel structure therein |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120420 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120424 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120507 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
EXPY | Cancellation because of completion of term | ||
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |