JPH05275543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05275543A JPH05275543A JP4068933A JP6893392A JPH05275543A JP H05275543 A JPH05275543 A JP H05275543A JP 4068933 A JP4068933 A JP 4068933A JP 6893392 A JP6893392 A JP 6893392A JP H05275543 A JPH05275543 A JP H05275543A
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し，複数のコンタ
クトホールの深さをそろえる方法を目的とする。 【構成】 半導体基板１上に積層されたｎ（ｎ≧３）層
の配線層を有する半導体装置の製造において，第（ｎ−
１）層目の配線層10a を形成する際, 第（ｎ−２）層目
以下の配線層3a, 5aを露出する第１のコンタクトホール
を形成し，全面に第１の導体膜を堆積した後パターニン
グして第（ｎ−１）層目の配線層10a を形成しかつ第
（ｎ−２）層目以下の配線層に接続する接続層10b, 10c
を形成し, 次いで，全面に絶縁膜11, 12を堆積した後，
第（ｎ−１）層目の配線層10a 及び接続層10b, 10cを露
出する第２のコンタクトホール13a, 13b, 13cを形成
し，次いで，全面に第２の導体膜を堆積した後パターニ
ングして該第（ｎ−１）層目の配線層10a 及び接続層10
b, 10cに接続する第ｎ層目の配線層14a, 14b, 14c を形
成するように構成する。
クトホールの深さをそろえる方法を目的とする。 【構成】 半導体基板１上に積層されたｎ（ｎ≧３）層
の配線層を有する半導体装置の製造において，第（ｎ−
１）層目の配線層10a を形成する際, 第（ｎ−２）層目
以下の配線層3a, 5aを露出する第１のコンタクトホール
を形成し，全面に第１の導体膜を堆積した後パターニン
グして第（ｎ−１）層目の配線層10a を形成しかつ第
（ｎ−２）層目以下の配線層に接続する接続層10b, 10c
を形成し, 次いで，全面に絶縁膜11, 12を堆積した後，
第（ｎ−１）層目の配線層10a 及び接続層10b, 10cを露
出する第２のコンタクトホール13a, 13b, 13cを形成
し，次いで，全面に第２の導体膜を堆積した後パターニ
ングして該第（ｎ−１）層目の配線層10a 及び接続層10
b, 10cに接続する第ｎ層目の配線層14a, 14b, 14c を形
成するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，特に，半導体基板上に複数のコンタクトホールを
形成する方法に関する。
係り，特に，半導体基板上に複数のコンタクトホールを
形成する方法に関する。
【０００２】近年，ＬＳＩの高集積化の要求に伴い，配
線層の高密度化，多層配線化が要求されている。このた
め，最上層の配線層は半導体基板をはじめ，複数の配線
層とコンタクトをとる必要がある。
線層の高密度化，多層配線化が要求されている。このた
め，最上層の配線層は半導体基板をはじめ，複数の配線
層とコンタクトをとる必要がある。
【０００３】
【従来の技術】従来のＬＳＩにおいて，最上層のＡｌ配
線層がコンタクトをとる相手は，Ｓｉ基板以外では１層
のポリＳｉ層か多くても２層のポリＳｉ層であることが
多かった。
線層がコンタクトをとる相手は，Ｓｉ基板以外では１層
のポリＳｉ層か多くても２層のポリＳｉ層であることが
多かった。
【０００４】ところが，近年のＬＳＩにおいては，Ｓｉ
基板は勿論，その他に３層，４層のポリＳｉ層とコンタ
クトをとる必要が多くなってきている。図４(a) 〜(d)
は３層の中間配線層を有する半導体装置を製造する従来
例を示す工程順断面図であり，シールデッドビット線構
造をとるスタックトキャパシタＤＲＡＭの製造工程を示
している。以下，これらの図を参照しながら，従来例の
工程の概略を説明する。
基板は勿論，その他に３層，４層のポリＳｉ層とコンタ
クトをとる必要が多くなってきている。図４(a) 〜(d)
は３層の中間配線層を有する半導体装置を製造する従来
例を示す工程順断面図であり，シールデッドビット線構
造をとるスタックトキャパシタＤＲＡＭの製造工程を示
している。以下，これらの図を参照しながら，従来例の
工程の概略を説明する。
【０００５】図４(a) 参照 Ｓｉ基板１にフィールド酸化膜２を形成する。絶縁膜を
介して全面にポリＳｉを堆積し，それをパターニングし
て第１層目の配線層3a, 3b, 3cを形成する。これらの配
線層はワード線となるものである。全面に絶縁膜４を形
成する。
介して全面にポリＳｉを堆積し，それをパターニングし
て第１層目の配線層3a, 3b, 3cを形成する。これらの配
線層はワード線となるものである。全面に絶縁膜４を形
成する。
【０００６】次いで，素子領域に開口した後，全面にポ
リＳｉを堆積し，それをパターニングして第２層目の配
線層5a, 5bを形成する。これらの配線層はビット線とな
るものである。全面に絶縁膜６を形成する。
リＳｉを堆積し，それをパターニングして第２層目の配
線層5a, 5bを形成する。これらの配線層はビット線とな
るものである。全面に絶縁膜６を形成する。
【０００７】次いで，素子領域に絶縁膜７を形成しその
一部に開口した後，ポリＳｉを堆積し，それをパターニ
ングして蓄積電極８を形成する。 図４(b) 参照 絶縁膜７をエッチングして除去した後，蓄積電極８表面
を酸化して酸化膜９を形成する。酸化膜９はキャパシタ
用絶縁膜である。次いで，全面にポリＳｉを堆積し，そ
れをパターニングして第３層目の配線層10a 及びセルプ
レート10e を形成する。
一部に開口した後，ポリＳｉを堆積し，それをパターニ
ングして蓄積電極８を形成する。 図４(b) 参照 絶縁膜７をエッチングして除去した後，蓄積電極８表面
を酸化して酸化膜９を形成する。酸化膜９はキャパシタ
用絶縁膜である。次いで，全面にポリＳｉを堆積し，そ
れをパターニングして第３層目の配線層10a 及びセルプ
レート10e を形成する。
【０００８】図４(c) 参照 全面にＣＶＤ−ＳｉＯ2 膜11及びＣＶＤ−ＢＰＳＧ膜12
を形成する。レジストマスクをマスクにして絶縁膜４，
６，11, 12をエッチングし，Ｓｉ基板１，第１層目の配
線層3a, 第２層目の配線層5a, 第３層目の配線層10a を
それぞれ露出するコンタクトホール23d, 23c, 23b, 23a
を形成する。
を形成する。レジストマスクをマスクにして絶縁膜４，
６，11, 12をエッチングし，Ｓｉ基板１，第１層目の配
線層3a, 第２層目の配線層5a, 第３層目の配線層10a を
それぞれ露出するコンタクトホール23d, 23c, 23b, 23a
を形成する。
【０００９】図４(d) 参照 全面にＡｌ膜を堆積し，そのＡｌ膜をパターニングし
て，Ｓｉ基板１，第１層目の配線層3a, 第２層目の配線
層5a, 第３層目の配線層10a にそれぞれ接続する最上層
の配線層24d, 24c, 24b, 24aを形成する。
て，Ｓｉ基板１，第１層目の配線層3a, 第２層目の配線
層5a, 第３層目の配線層10a にそれぞれ接続する最上層
の配線層24d, 24c, 24b, 24aを形成する。
【００１０】このようにしてＳｉ基板１及び３層の配線
層3a, 5a, 10a に接続する最上層の配線層が形成され
る。ところで，この従来の製造方法では，形成されたコ
ンタクトホール23d, 23c,23b, 23aの深さが各配線層の
深さに応じて互いに異なり，そのためコンタクトホール
形成に要する時間が互いに異なり，形状制御がうまくで
きないという問題が生じる。
層3a, 5a, 10a に接続する最上層の配線層が形成され
る。ところで，この従来の製造方法では，形成されたコ
ンタクトホール23d, 23c,23b, 23aの深さが各配線層の
深さに応じて互いに異なり，そのためコンタクトホール
形成に要する時間が互いに異なり，形状制御がうまくで
きないという問題が生じる。
【００１１】さらに，深いコンタクトホールは，最上層
の配線層を形成する時，カバレッジ不良を起こしやすい
といった問題も生じる。
の配線層を形成する時，カバレッジ不良を起こしやすい
といった問題も生じる。
【００１２】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，多層配線層の形成の際，最上層の配線層を形成す
る前にコンタクトホールの深さをそろえておく方法を提
供するものである。
鑑み，多層配線層の形成の際，最上層の配線層を形成す
る前にコンタクトホールの深さをそろえておく方法を提
供するものである。
【００１３】
【課題を解決するための手段】図１(a) 〜 (d)及び図２
(e) 〜(g) は，それぞれ，実施例を示す工程順断面図
（その１），（その２）を示し，図３(a) 〜(c) は接続
層の形成例を示す断面図である。
(e) 〜(g) は，それぞれ，実施例を示す工程順断面図
（その１），（その２）を示し，図３(a) 〜(c) は接続
層の形成例を示す断面図である。
【００１４】上記課題は，半導体基板１上に積層された
ｎ（ｎ≧３）層の配線層を有する半導体装置の製造にお
いて，第（ｎ−１）層目の配線層10a を形成する際, 第
（ｎ−２）層目以下の配線層3a, 5aを露出する第１のコ
ンタクトホールを形成し，全面に第１の導体膜を堆積し
た後パターニングして第（ｎ−１）層目の配線層10aを
形成しかつ第（ｎ−２）層目以下の配線層に接続する接
続層10b, 10cを形成し, 次いで，全面に絶縁膜11, 12を
堆積した後，該第（ｎ−１）層目の配線層10a及び該接
続層10b, 10cを露出する第２のコンタクトホール13a, 1
3b, 13c を形成し，次いで，全面に第２の導体膜を堆積
した後パターニングして該第（ｎ−１）層目の配線層10
a 及び該接続層10b, 10cに接続する第ｎ層目の配線層14
a, 14b,14c を形成する半導体装置の製造方法によって
解決される。
ｎ（ｎ≧３）層の配線層を有する半導体装置の製造にお
いて，第（ｎ−１）層目の配線層10a を形成する際, 第
（ｎ−２）層目以下の配線層3a, 5aを露出する第１のコ
ンタクトホールを形成し，全面に第１の導体膜を堆積し
た後パターニングして第（ｎ−１）層目の配線層10aを
形成しかつ第（ｎ−２）層目以下の配線層に接続する接
続層10b, 10cを形成し, 次いで，全面に絶縁膜11, 12を
堆積した後，該第（ｎ−１）層目の配線層10a及び該接
続層10b, 10cを露出する第２のコンタクトホール13a, 1
3b, 13c を形成し，次いで，全面に第２の導体膜を堆積
した後パターニングして該第（ｎ−１）層目の配線層10
a 及び該接続層10b, 10cに接続する第ｎ層目の配線層14
a, 14b,14c を形成する半導体装置の製造方法によって
解決される。
【００１５】また，前記第１の導体膜は前記第１のコン
タクトホールを完全に埋め込む厚さに堆積する半導体装
置の製造方法によって解決される。また，前記第１の導
体膜は下層膜15と上層膜16を順次堆積する半導体装置の
製造方法によって解決される。
タクトホールを完全に埋め込む厚さに堆積する半導体装
置の製造方法によって解決される。また，前記第１の導
体膜は下層膜15と上層膜16を順次堆積する半導体装置の
製造方法によって解決される。
【００１６】
【作用】本発明によれば，第ｎ層目の配線層を形成する
時，第（ｎ−１）層目の配線層10a を露出する第２のコ
ンタクトホール13a の深さと，第（ｎ−２）層目以下の
配線層に接続する接続層10b, 10cを露出する第２のコン
タクトホール13b, 13cの深さが等しくなる。したがっ
て，第２のコンタクトホールの形成に要する時間が等し
くなり形状制御が容易になる。また，深い所に形成され
ている第（ｎ−２）層目以下の配線層に接続する接続層
10b, 10cがあるから，第２のコンタクトホール13b, 13
c の深さはその分浅くてもよくなり，そこを埋め込む第
ｎ層目の配線層のカバレッジがよくなる。
時，第（ｎ−１）層目の配線層10a を露出する第２のコ
ンタクトホール13a の深さと，第（ｎ−２）層目以下の
配線層に接続する接続層10b, 10cを露出する第２のコン
タクトホール13b, 13cの深さが等しくなる。したがっ
て，第２のコンタクトホールの形成に要する時間が等し
くなり形状制御が容易になる。また，深い所に形成され
ている第（ｎ−２）層目以下の配線層に接続する接続層
10b, 10cがあるから，第２のコンタクトホール13b, 13
c の深さはその分浅くてもよくなり，そこを埋め込む第
ｎ層目の配線層のカバレッジがよくなる。
【００１７】また，第１のコンタクトホールを完全に埋
め込む厚さに第１の導体膜を堆積すれば，その後形成さ
れる第２のコンタクトホールの深さを均一にすることが
できる。また，その時，第１の導体膜は下層膜15と上層
膜16を順次堆積するようにすれば，上層膜16を下層膜15
より低抵抗の膜とすることにより，低抵抗の接続層を形
成することができる。
め込む厚さに第１の導体膜を堆積すれば，その後形成さ
れる第２のコンタクトホールの深さを均一にすることが
できる。また，その時，第１の導体膜は下層膜15と上層
膜16を順次堆積するようにすれば，上層膜16を下層膜15
より低抵抗の膜とすることにより，低抵抗の接続層を形
成することができる。
【００１８】
【実施例】図１(a) 〜 (d)及び図２(e) 〜(g) は，それ
ぞれ，実施例を示す工程順断面図（その１），（その
２）であり，シールデッドビット線構造をとるスタック
トキャパシタＤＲＡＭの製造工程を示している。図３
(a) 〜(c) は接続層の形成例を示す断面図である。
ぞれ，実施例を示す工程順断面図（その１），（その
２）であり，シールデッドビット線構造をとるスタック
トキャパシタＤＲＡＭの製造工程を示している。図３
(a) 〜(c) は接続層の形成例を示す断面図である。
【００１９】以下，これらの図を参照しながら，実施例
について説明する。 図１(a) 参照 Ｓｉ基板１に厚さが例えば3000Åのフィールド酸化膜２
を形成する。厚さが例えば 150Åの絶縁膜を介して，全
面に厚さが例えば1000ÅのポリＳｉ膜を堆積し，それを
パターニングして第１層目の配線層3a, 3b, 3cを形成す
る。これらの配線層はワード線となる。全面に厚さが例
えば 500〜1000ÅのＣＶＤ−ＳｉＯ2 膜４を形成する。
について説明する。 図１(a) 参照 Ｓｉ基板１に厚さが例えば3000Åのフィールド酸化膜２
を形成する。厚さが例えば 150Åの絶縁膜を介して，全
面に厚さが例えば1000ÅのポリＳｉ膜を堆積し，それを
パターニングして第１層目の配線層3a, 3b, 3cを形成す
る。これらの配線層はワード線となる。全面に厚さが例
えば 500〜1000ÅのＣＶＤ−ＳｉＯ2 膜４を形成する。
【００２０】図１(b) 参照 素子領域のＣＶＤ−ＳｉＯ2 膜４に開孔を形成した後，
全面に厚さが例えば1000ÅのポリＳｉ膜を堆積し，それ
をパターニングして第２層目の配線層5a, 5bを形成す
る。これらの配線層はビット線となるものである。次い
で，全面に厚さが例えば1000ÅのＣＶＤ−ＳｉＯ2 膜と
ＣＶＤ−ＳｉＮ膜の２層絶縁膜６を形成する。
全面に厚さが例えば1000ÅのポリＳｉ膜を堆積し，それ
をパターニングして第２層目の配線層5a, 5bを形成す
る。これらの配線層はビット線となるものである。次い
で，全面に厚さが例えば1000ÅのＣＶＤ−ＳｉＯ2 膜と
ＣＶＤ−ＳｉＮ膜の２層絶縁膜６を形成する。
【００２１】図１(c) 参照 素子領域にＣＶＤ−ＳｉＯ2 膜７を形成しその一部に開
孔を形成した後，厚さが例えば 500ÅのポリＳｉを堆積
し，それをパターニングして蓄積電極８を形成する。
孔を形成した後，厚さが例えば 500ÅのポリＳｉを堆積
し，それをパターニングして蓄積電極８を形成する。
【００２２】図１(d) 参照 ＣＶＤ−ＳｉＯ2 膜７をエッチングして除去する。この
時，２層絶縁膜６の上層のＣＶＤ−ＳｉＮ膜はストッパ
として作用する。その後，蓄積電極８表面を酸化して酸
化膜９を形成する。酸化膜９はキャパシタ用絶縁膜とな
る。
時，２層絶縁膜６の上層のＣＶＤ−ＳｉＮ膜はストッパ
として作用する。その後，蓄積電極８表面を酸化して酸
化膜９を形成する。酸化膜９はキャパシタ用絶縁膜とな
る。
【００２３】図２(e) 参照 マスクを用いて（図示せず）第２層目の配線層5a，第１
層目の配線層3a，Ｓｉ基板１を露出するコンタクトホー
ル（第１のコンタクトホール）を形成した後，全面に厚
さが例えば1000〜1500ÅのポリＳｉ膜を堆積し，それを
パターニングして第３層目の配線層10a ，第２層目の配
線層5aに接続する接続層10b, 第１層目の配線層3aに接
続する接続層10c, Ｓｉ基板１に接続する接続層10d,及
びセルプレート10e を形成する。
層目の配線層3a，Ｓｉ基板１を露出するコンタクトホー
ル（第１のコンタクトホール）を形成した後，全面に厚
さが例えば1000〜1500ÅのポリＳｉ膜を堆積し，それを
パターニングして第３層目の配線層10a ，第２層目の配
線層5aに接続する接続層10b, 第１層目の配線層3aに接
続する接続層10c, Ｓｉ基板１に接続する接続層10d,及
びセルプレート10e を形成する。
【００２４】図２(f) 参照 全面に厚さが例えば 500ÅのＣＶＤ−ＳｉＯ2 膜11及び
厚さが例えば3000ÅのＣＶＤ−ＢＰＳＧ膜12を形成す
る。
厚さが例えば3000ÅのＣＶＤ−ＢＰＳＧ膜12を形成す
る。
【００２５】レジストマスクをマスクにして（図示せ
ず）ＣＶＤ−ＳｉＯ2 膜11及びＣＶＤ−ＢＰＳＧ膜12を
ドライエッチングし，第３層目の配線層10a を露出する
コンタクトホール（第２のコンタクトホール）13a 及び
接続層10b ，10c ，10d をそれぞれ露出するコンタクト
ホール（第２のコンタクトホール）13b, 13c, 13d を形
成する。エッチャントとして，例えばＣＨＦ3 / ＣＦ4/
Ａｒの混合ガスのプラズマを用いる。
ず）ＣＶＤ−ＳｉＯ2 膜11及びＣＶＤ−ＢＰＳＧ膜12を
ドライエッチングし，第３層目の配線層10a を露出する
コンタクトホール（第２のコンタクトホール）13a 及び
接続層10b ，10c ，10d をそれぞれ露出するコンタクト
ホール（第２のコンタクトホール）13b, 13c, 13d を形
成する。エッチャントとして，例えばＣＨＦ3 / ＣＦ4/
Ａｒの混合ガスのプラズマを用いる。
【００２６】図２(g) 参照 全面に厚さが例えば3000〜4000ÅのＡｌ膜を堆積し，そ
のＡｌ膜をパターニングして，第３層目の配線層10a に
接続する最上層の配線層14a 及び接続層10b ，10c ，10
d にそれぞれ接続する最上層の配線層14b, 14c, 14d を
形成する。
のＡｌ膜をパターニングして，第３層目の配線層10a に
接続する最上層の配線層14a 及び接続層10b ，10c ，10
d にそれぞれ接続する最上層の配線層14b, 14c, 14d を
形成する。
【００２７】このようにしてＳｉ基板１及び３層の配線
層3a, 5a, 10a に接続する最上層の配線層が形成され
る。コンタクトホール13a, 13b, 13c, 13dの深さは等し
く，最上層の配線層14a, 14b, 14c, 14dのカバレッジは
良好であった。
層3a, 5a, 10a に接続する最上層の配線層が形成され
る。コンタクトホール13a, 13b, 13c, 13dの深さは等し
く，最上層の配線層14a, 14b, 14c, 14dのカバレッジは
良好であった。
【００２８】実施例に示したようにシールデッドビット
線構造をとるスタックトキャパシタＤＲＡＭの製造の際
本発明を適用すると，接続層10b, 10c, 10d の形成はセ
ルプレート10e の形成と同時にできるから便利である。
セルプレート10e はセル上にしかなく，最上層のＡｌ膜
がコンタクトをとるＳｉ基板や多層配線層の形成される
周辺回路部分にはセルプレート10e のパターンはないか
ら，接続層10b, 10c,10d の形成はセルプレート10e の
形成と同時にできる。
線構造をとるスタックトキャパシタＤＲＡＭの製造の際
本発明を適用すると，接続層10b, 10c, 10d の形成はセ
ルプレート10e の形成と同時にできるから便利である。
セルプレート10e はセル上にしかなく，最上層のＡｌ膜
がコンタクトをとるＳｉ基板や多層配線層の形成される
周辺回路部分にはセルプレート10e のパターンはないか
ら，接続層10b, 10c,10d の形成はセルプレート10e の
形成と同時にできる。
【００２９】また，セルプレートに限らず，素子領域の
最上層にあるパターンを形成する時に同時に接続層を形
成することができる。図３(a) 〜(c) は接続層の形成例
を示す断面図である。
最上層にあるパターンを形成する時に同時に接続層を形
成することができる。図３(a) 〜(c) は接続層の形成例
を示す断面図である。
【００３０】接続層10b, 10c，10d の表面を平坦に形成
することにより第２のコンタクトホールの底を平坦にす
る。それからＡｌ膜を堆積すれば，第２のコンタクトホ
ールのＡｌ膜のカバレッジをさらに良くすることができ
る。
することにより第２のコンタクトホールの底を平坦にす
る。それからＡｌ膜を堆積すれば，第２のコンタクトホ
ールのＡｌ膜のカバレッジをさらに良くすることができ
る。
【００３１】図３(a) 〜(c) は，第１層目の配線層3a上
の接続層を例として示している。 図３(a) 参照 例えばＣＶＤ法により第１のコンタクトホールを埋め込
むポリＳｉ膜の厚さを, 第１のコンタクトホールの幅ま
たは径の１／２以上とする。このようにして第１のコン
タクトホールを完全に埋め込み，表面を平坦にした後，
パターニングして接続層10c を形成する。
の接続層を例として示している。 図３(a) 参照 例えばＣＶＤ法により第１のコンタクトホールを埋め込
むポリＳｉ膜の厚さを, 第１のコンタクトホールの幅ま
たは径の１／２以上とする。このようにして第１のコン
タクトホールを完全に埋め込み，表面を平坦にした後，
パターニングして接続層10c を形成する。
【００３２】図３(b) 参照 例えばＣＶＤ法により第１のコンタクトホールを埋め込
むポリＳｉ膜15を薄く形成し，その上に例えばＷＳｉx
膜16を例えばＣＶＤ法により成長して, 第１のコンタク
トホールを完全に埋め込み，表面を平坦にした後，パタ
ーニングしてポリサイド膜の接続層15, 16を形成する。
接続層が厚い場合，全部をポリＳｉ膜で形成するより
も，ポリＳｉ膜の一部をＷＳｉx 膜のようなシリサイド
膜で置き換えることにより接続層の抵抗を下げることが
できる。
むポリＳｉ膜15を薄く形成し，その上に例えばＷＳｉx
膜16を例えばＣＶＤ法により成長して, 第１のコンタク
トホールを完全に埋め込み，表面を平坦にした後，パタ
ーニングしてポリサイド膜の接続層15, 16を形成する。
接続層が厚い場合，全部をポリＳｉ膜で形成するより
も，ポリＳｉ膜の一部をＷＳｉx 膜のようなシリサイド
膜で置き換えることにより接続層の抵抗を下げることが
できる。
【００３３】図３(c) 参照 接続層となる複合膜の別の形成方法を示す。例えばＣＶ
Ｄ法により第１のコンタクトホールを埋め込むポリＳｉ
膜を薄く形成した後，パターニングして接続層の下部10
c を形成する。その上に抵抗の低い金属膜として例えば
ＷＳｉx 膜17を選択成長して, 第１のコンタクトホール
を完全に埋め込み，表面を平坦にする。このようにすれ
ば，セルフアラインで低抵抗の接続層が形成できる。
Ｄ法により第１のコンタクトホールを埋め込むポリＳｉ
膜を薄く形成した後，パターニングして接続層の下部10
c を形成する。その上に抵抗の低い金属膜として例えば
ＷＳｉx 膜17を選択成長して, 第１のコンタクトホール
を完全に埋め込み，表面を平坦にする。このようにすれ
ば，セルフアラインで低抵抗の接続層が形成できる。
【００３４】なお，実施例は積層された３層の下層配線
層に接続する最上層の配線層を形成する例について述べ
たが，本発明の方法は最上層の配線層を加えて３層以上
の配線層を有する半導体装置の製造に適用できる。
層に接続する最上層の配線層を形成する例について述べ
たが，本発明の方法は最上層の配線層を加えて３層以上
の配線層を有する半導体装置の製造に適用できる。
【００３５】
【発明の効果】以上説明したように，本発明によれば，
複数の下層配線層に接続する最上層の配線層を形成する
時，下層配線層に接続するコンタクトホールの深さをそ
ろえることができる。その結果，コンタクトホールの形
状制御が容易になる。
複数の下層配線層に接続する最上層の配線層を形成する
時，下層配線層に接続するコンタクトホールの深さをそ
ろえることができる。その結果，コンタクトホールの形
状制御が容易になる。
【００３６】また，複数の下層配線層に接続する接続層
の形成によりコンタクトホールの深さが浅くなるから，
最上層の配線層のコンタクトホール内のカバレッジが良
好となる。
の形成によりコンタクトホールの深さが浅くなるから，
最上層の配線層のコンタクトホール内のカバレッジが良
好となる。
【００３７】本発明は半導体装置の高集積化，高性能化
に寄与するものである。
に寄与するものである。
【図１】(a) 〜(d) は実施例を示す工程順断面図（その
１）である。
１）である。
【図２】(e) 〜(g) は実施例を示す工程順断面図（その
２）である。
２）である。
【図３】(a) 〜(c) は接続層の形成例を示す断面図であ
る。
る。
【図４】(a) 〜(d) は従来例を示す工程順断面図
１は半導体基板であってＳｉ基板 ２はフィールド酸化膜 3a〜3cは第１の配線層であってポリＳｉ膜 ４は絶縁膜であってＣＶＤ−ＳｉＯ2 膜 5a, 5bは第２の配線層であってポリＳｉ膜 ６は絶縁膜であって２層絶縁膜 ７は絶縁膜であってＣＶＤ−ＳｉＯ2 膜 ８は蓄積電極であってポリＳｉ膜 ９はキャパシタ用絶縁膜であって酸化膜 10a は第３の配線層であってポリＳｉ膜 10b, 10c, 10d は接続層であってポリＳｉ膜 10e はセルプレートであってポリＳｉ膜 11は絶縁膜であってＣＶＤ−ＳｉＯ2 膜 12は絶縁膜であってＣＶＤ−ＢＰＳＧ膜 13a 〜13d はコンタクトホールであって第２のコンタク
トホール 14a 〜14d は配線であり最上層の配線層であってＡｌ膜 15は接続層であってポリＳｉ膜 16, 17は接続層でありシリサイド膜であってＷＳｉx 膜 23a 〜23d はコンタクトホール 24a 〜24d は配線であり最上層の配線層であってＡｌ膜
トホール 14a 〜14d は配線であり最上層の配線層であってＡｌ膜 15は接続層であってポリＳｉ膜 16, 17は接続層でありシリサイド膜であってＷＳｉx 膜 23a 〜23d はコンタクトホール 24a 〜24d は配線であり最上層の配線層であってＡｌ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｅ 8427−4Ｍ 27/108
Claims (3)
- 【請求項１】 半導体基板(1) 上に積層されたｎ（ｎ≧
３）層の配線層を有する半導体装置の製造において， 第（ｎ−１）層目の配線層(10a) を形成する際, 第（ｎ
−２）層目以下の配線層(3a, 5a)を露出する第１のコン
タクトホールを形成し，全面に第１の導体膜を堆積した
後パターニングして第（ｎ−１）層目の配線層(10a) を
形成しかつ第（ｎ−２）層目以下の配線層に接続する接
続層(10b, 10c)を形成し, 次いで，全面に絶縁膜(11, 12)を堆積した後，該第（ｎ
−１）層目の配線層(10a) 及び該接続層(10b, 10c)を露
出する第２のコンタクトホール(13a, 13b,13c)を形成
し，次いで，全面に第２の導体膜を堆積した後パターニ
ングして該第（ｎ−１）層目の配線層(10a) 及び該接続
層(10b, 10c)に接続する第ｎ層目の配線層(14a, 14b, 1
4c) を形成することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１の導体膜は前記第１のコンタク
トホールを完全に埋め込む厚さに堆積することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の導体膜は下層膜(15)と上層膜
(16)を順次堆積することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068933A JPH05275543A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4068933A JPH05275543A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275543A true JPH05275543A (ja) | 1993-10-22 |
Family
ID=13387963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4068933A Withdrawn JPH05275543A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
-
1992
- 1992-03-27 JP JP4068933A patent/JPH05275543A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |