JP2005252279A - 半導体装置とその製造方法 - Google Patents
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Abstract
【解決手段】 半導体装置は、基板からの距離の異なるレベルに形成された第1と第2の導電層25,40と、前記第1と第2の導電層25,40を含む前記基板16上に形成された第1の絶縁膜41と、前記第1の絶縁膜41を貫いて前記第1の導電層25の表面が露出するように形成された第1のコンタクト窓45と、前記第1の絶縁膜41と前記第2の導電層40を貫いて形成され、前記第2の導電層40の側壁部を露出する、第2のコンタクト窓42と、少なくとも前記第1、第2のコンタクト窓45,42の中に形成され、前記第1のコンタクト窓45を通して前記第1の導電層25の表面と接続され、前記第2のコンタクト窓42を通して前記第2の導電層40の側壁部と接続される第3の導電層と、を有する。
【選択図】図30
Description
しかしながら、さらに高集積化を進めた、0.25μmから0.15μmのデザインルールを持つ256Mbit、1Gbitクラスの集積度のDRAMを実現するためには、これらの技術だけでは不十分である。したがって、キャパシタ電極の専有面積を狭めるだけでなく、フォトリソグラフィ法において配線間のショート等の弊害を防ぐために設けられている位置合わせ余裕をなるべく少なくする必要がある。また、シリンダー型セルなどの改良されたセル構造において生じた問題を解決する必要が求められている。
IEEE TRANSACTIONS ON ELECTRON DEVICES,VOL.38 NO.3 MARCH 1991"Hot-Carrier InjectionSuppression Due to the Nitride-Oxide LDD Spacer Structure"T.Mizuno et.al. すなわち、窒化膜をサイドウォールとして有するMOSトランジスタを形成した場合に、酸化膜をサイドウォールとして有するMOSトランジスタにくらべて、ホットキャリア効果等の特性劣化が大きく、その信頼性が低いことが示されている。これは、酸化膜に比べ、シリコン窒化膜中にトラップが多く存在するためと考えられている。
高集積化されたDRAM構造では、後工程での配線層の断線等を防ぐため、平坦化処理を行なう必要があり、コンタクト窓にプラグと呼ばれる導電膜を埋め込む構造が取られる。プラグとさらに上層の配線とのコンタクトをとるために、コンタクト窓を開ける場合には、位置あわせずれに対してマージンのあるプロセスが望ましい。また、コンタクト窓開けにSAC法が用いられると、微細化が可能となるため好ましい。
第6に、MOSトランジスタ特性の問題がある。高集積化されるにつれて、MOSトランジスタも微細化されており、微細化にともなう特性の劣化や信頼性の低下が考えられる。
本発明の他の目的は、プラグ上の位置ずれに対してもプロセスマージンがあり、SAC構造を適用できる技術を提供することである。
本発明の他の目的は、DRAMのメモリセル部に用いらることができ、特性を改善したMOSトランジスタ構造を提供することである。
基板からの距離の異なるレベルに形成された第1と第2の導電層と、
前記第1と第2の導電層を含む前記基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜を貫いて前記第1の導電層の表面が露出するように形成された第1のコンタクト窓と、
前記第1の絶縁膜と前記第2の導電層を貫いて形成され、前記第2の導電層の側壁部を露出する、第2のコンタクト窓と、
少なくとも前記第1、第2のコンタクト窓の中に形成され、前記第1のコンタクト窓を通して前記第1の導電層の表面と接続され、前記第2のコンタクト窓を通して前記第2の導電層の側壁部と接続される第3の導電層と、
を有し、
前記第1の絶縁膜表面から前記第1の導電層までの深さをD1、前記第1の絶縁膜表面から前記第2の導電層までの深さをD2としたとき、D1はD2より大であることを特徴とする半導体装置
が提供される。
DRAMの微細化や製造マージンの増大、製造工程の短縮等に寄与する。
本発明の基本実施例を図1を参照して説明する。図1(a)において、1はシリコン基板、2はフィールド絶縁膜、3はゲート酸化膜、4はシリコン膜、5はシリサイド膜、6はシリコン酸化膜、7は不純物拡散層領域、8はシリコン窒化膜スペーサ、9は層間絶縁膜、10はコンタクト窓である。
以下、より具体的な各実施の形態について説明をする。なお、図中の符号で各実施の形態で同じもの、または相当するものに対しては、同じ符号を用いている。
特開平8−97210号には、図1(a)に一見類似した構造が記載されている。しかし、本公報にはシリサイド膜上に窒化膜が直接形成されることで、シリサイド膜が剥離するという問題については何も記載していないし、窒化膜との間に酸化膜を形成することで、剥離を防ぐ効果があることについても何ら記載がない。
本発明の第2の観点によれば、コンタクト窓内に形成された配線用の導電層の周辺にエッチングストッパ層として機能する窒化膜があって、酸化膜やBPSG等の下層の層間絶縁膜が表面に露出していないため、窒化膜上にさらに形成された上層の層間絶縁膜のコンタクト窓を形成するときに、位置合わせずれをおこしても導電層の周辺の下層絶縁膜がエッチングされることはなく、位置合わせずれに対してマージンの大きいプロセスとなる。
本発明の第3の観点によれば、シリンダ型蓄積電極を形成する際に、蓄積電極の外側の絶縁膜の下にエッチングストッパ膜として機能する窒化膜を形成しておくことにより、蓄積電極の外側の絶縁膜をすべて除去することができるため、シリンダ型の蓄積電極の外側面の面積を一定にすることができ、キャパシタ容量のバラツキが小さく、安定したDRAMセルを製造することが可能となる。
本発明の第4の観点によれば、コンタクト窓の深さが異なる構造であっても、一度のフォトリソグラフィ工程で窓開けを行なうことができ、製造工程数を減らした手段を提供するものである。
本発明の第5の観点によれば、窒化膜スペーサーSACに用いる配線群の上の絶縁膜を平坦化するときに、窒化膜をCMPのストッパーとして用いることにより、ストッパーとなる層を新たに形成しないで平坦化ができる。したがって、新たな工程の増加を行なわずに精度のよい平坦化が可能である。また、基板からの距離の異なる配線層群の上に形成された絶縁膜を平坦化する工程において、基板からの距離が最も大きい配線群の上に設けた窒化膜をCMP工程のストッパとして用いることにより、上記配線層群の上に設けられた絶縁膜の平坦化を精度よく行なうことができる。
DRAMの製造方法では導電層上の窒化膜をストッパ層として用いることで、上部に形成された絶縁膜を平坦化できるだけでなく、膜厚のばらつきを少なくすることもできる。
図3から図13を参照して、本発明の第1の実施の形態によるDRAMに対してコンタクト窓をセルフアラインコンタクト技術を用いて形成する方法について具体的に述べる。なお、図3〜図13は、メモリセル部については図2のA−A’部の、周辺回路部については典型的な例としての配線構造の模式切断断面図である。はじめに、図3(a)に示すように、p型シリコン基板16上に、公知のLOCOS法(LOCal Oxidation of Silicon) を用いて厚い酸化膜17(フィールド酸化膜)を形成し、素子分離領域と活性領域を画定する。図中MCはメモリセル領域、PCは周辺回路領域を表している。
さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。なお、エッチバック法やCMP法を用いる場合には、除去される膜厚分だけ厚くBPSG膜の成長を行い、エッチバックやCMP処理後の膜厚が500nmとなるようにする。
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成した後、パターニングしてキャパシタの対向電極40を形成する。このとき、対向電極40のパターンに合わせてキャパシタ絶縁膜39aも除去する。
[第2の実施の形態]
図1(b)に示すように、ポリサイド電極が酸化膜に覆われた構成を、第2の実施の形態として、図15、図16を参照して説明する。なお、図15、図16とも、メモリセル部については図2のA−A’部の、周辺回路部については典型的な例としての配線構造の模式切断断面図であるのは第1の実施の形態と同じである。
図17から図23の模式断面図を参照して、第3の実施の形態を述べる。なお、第1、第2の実施の形態と同じく、メモリセル部については、図1のA−A’部の、周辺回路部については典型的な例としての配線構造の模式断面図である。
図17(a)に示すように、BPSG膜26をCVD法により100〜200nm成長した後、750〜900℃の温度で熱処理を行い、リフローさせて表面を平坦化する。さらに平坦化を行うためにエッチバック法やCMP法を用いても良いのは、第1の実施の形態と同様である。つづいて平坦化されたBPSG膜26の上に、CVD法によりシリコン窒化膜51を10〜50nm成長する。
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成したあと、パターニングしてキャパシタの対向電極40を形成する。つづいて、対向電極40のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜51を同時にエッチング除去する。
図22、図23は図1のA−A’で切断したセル部の模式断面図であり、図18(b)で形成したコンタクト窓31が位置ずれした場合を示している。なお、図22が酸化膜30の下にシリコン窒化膜51がない、第1の実施の形態に相当し、図23が酸化膜30の下にシリコン窒化膜51がある第3の実施の形態に相当する。
図24から図28の模式断面図を参照して、第4の実施の形態を述べる。なお、第1、第2の実施の形態と同じく、メモリセル部については、図1のA−A’部の、周辺回路部については典型的な例としての配線構造の模式断面図である。
さらに平坦化を行うために、エッチバック法やCMP法を用いてもよいし、これらを組み合わせて平坦化しても構わない。つづいて、シリコン窒化膜53、BPSG膜54を順次CVD法により成長する。ここで、BPSG膜52と54の膜厚は、二層あわせて500nmとなるようにし、シリコン窒化膜53は10〜50nmとなるようにする。
つづいて、CVD法によりリンをドープしたシリコン膜を50nm形成した後、パターニングしてキャパシタの対向電極40を形成する。つづいて、対向電極40のパターンに合わせてキャパシタ絶縁膜とシリコン窒化膜53も除去する。
図29と図30を参照して、第5の実施の形態について説明する。本実施の形態は、第1の実施の形態の図13に示した第1の金属配線層とのコンタクト窓42〜45の形成方法に関するものである。
図31の模式断面図を参照して、第6の実施の形態を述べる。
第1実施の形態の図5(a)では、BPSG膜24をリフロー、エッチバック法またはCMP法で平坦化している。本実施の形態では、図31に示すように、ゲート電極やワード線の上に形成されたBPSG膜26の平坦化をCMP法を用いて行い、シリコン窒化膜領域24をそのストッパ層として用いる。
[第7の実施の形態]
図32の模式断面図を参照して、第7の実施の形態を述べる。本実施の形態では、第6の実施の形態で示した技術をビット線となる導電層上の平坦化工程に用いる。
図33の模式断面図を参照して、第8の実施の形態を述べる。
第1の実施の形態の図5(a)において、接合リーク低減のためn型拡散層26を形成した。本実施の形態では、図33に示すようにメモリセル部のキャパシタ側のソース/ドレイン領域にのみn型拡散層28を形成するために、ビット線が接続される側のソース/ドレイン領域をレジスト55で覆ってから、BPSG膜26と窒化膜領域24をマスクとして、コンタクト窓27のシリコン基板中に、n型不純物であるリンを3×1013cm-2のドーズ量でイオン注入する。
5、20、115 シリサイド膜
6、22 シリコン酸化膜
7、23、116 n- 型不純物拡散層
8、24、117 シリコン窒化膜領域
9、26、118 BPSG膜
10、27、119 コンタクト窓
25 n+ 型不純物拡散層
28 n型不純物拡散層
31 コンタクト窓
32 シリコン膜
33 シリサイド膜
34 シリコン窒化膜
35 シリコン酸化膜
36 シリコン窒化膜領域
38 コンタクト窓
39 シリンダ型蓄積電極
40 キャパシタ対向電極
41 BPSG膜
42、43、44、45 コンタクト窓
48、50 シリコン酸化膜領域
51、53 シリコン窒化膜
52、54 BPSG膜
123 シリコン酸化膜
124 シリコン窒化膜
Claims (14)
- 基板からの距離の異なるレベルに形成された第1と第2の導電層と、
前記第1と第2の導電層を含む前記基板上に形成された第1の絶縁膜と、
前記第1の絶縁膜を貫いて前記第1の導電層の表面が露出するように形成された第1のコンタクト窓と、
前記第1の絶縁膜と前記第2の導電層を貫いて形成され、前記第2の導電層の側壁部を露出する、第2のコンタクト窓と、
少なくとも前記第1、第2のコンタクト窓の中に形成され、前記第1のコンタクト窓を通して前記第1の導電層の表面と接続され、前記第2のコンタクト窓を通して前記第2の導電層の側壁部と接続される第3の導電層と、
を有し、
前記第1の絶縁膜表面から前記第1の導電層までの深さをD1、前記第1の絶縁膜表面から前記第2の導電層までの深さをD2としたとき、D1はD2より大であることを特徴とする半導体装置。 - 前記第2の導電層の下には、前記第1の絶縁膜とエッチング特性の異なる第2の絶縁膜を有していることを特徴とする請求項1記載の半導体装置。
- 前記第2のコンタクト窓は前記第1の絶縁膜と前記第2の導電層と前記第2の絶縁膜とを貫くように形成されていることを特徴とする請求項2記載の半導体装置。
- 前記第2の絶縁膜はシリコン窒化膜であることを特徴とする請求項2または3記載の半導体装置。
- 基板からの距離の異なるレベルに形成された第1と第2と第3の導電層と、
前記第1と第2と第3の導電層を含む前記基板上に形成された第1の絶縁膜と、
前記第2の導電層の下に形成された、前記第1の絶縁膜とエッチング特性の異なる第2の絶縁膜と、
前記第3の導電層の上に形成された前記第2の絶縁膜と同じエッチング特性を有する第3の絶縁膜と、
前記第1の絶縁膜を貫いて前記第1の導電層の表面が露出するように形成された第1のコンタクト窓と、
前記第1の絶縁膜と前記第2の導電層と前記第2の絶縁膜とを貫いて形成された第2のコンタクト窓と、
前記第1の絶縁膜と前記第3の絶縁膜を貫いて前記第3の導電層の表面が露出するように形成された第3のコンタクト窓と、
前記第1のコンタクト窓を介して前記第1の導電層の表面と接続され、前記第2のコンタクト窓を介して前記第2の導電層の側壁部と接続され、前記第3のコンタクト窓を介して前記第3の導電層の表面と接続される第4の導電層と、
を有し、
前記第1の絶縁膜表面から前記第1の導電層までの深さをD1、前記第1の絶縁膜表面から前記第2の導電層までの深さをD2、前記第1の絶縁膜表面から前記第3の導電層までの深さをD3としたとき、D1>D3>D2であることを特徴とする半導体装置。 - 前記第2および第3の絶縁膜がシリコン窒化膜であることを特徴とする請求項5記載の半導体装置。
- 前記第1の絶縁膜の表面が、基板とほぼ平行になるように平坦化されたことを特徴とする請求項1または5記載の半導体装置。
- 前記第2の導電層がメモリセルのキャパシタ対向電極であることを特徴とする請求項1または5記載の半導体装置。
- 半導体基板上に第1の導電層を形成する工程と、
前記第1の導電層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の導電層を形成する工程と、
前記第2の導電層を含む半導体基板上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上にコンタクト窓形成用のマスクを形成する工程と、
前記マスクを用いて前記第2の絶縁膜と前記第1の絶縁膜を順次エッチングして第1の導電層上にコンタクト窓を形成するとともに、前記第2の絶縁膜と前記第2の導電層を順次エッチングして前記第2の導電層を貫くコンタクト窓を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜は表面が概ね平坦になるように平坦化する工程を含むことを特徴とする請求項9記載の半導体装置の製造方法。
- 半導体基板上に第1の導電層を形成する工程と、
前記第1の導電層上に第1の絶縁膜と、シリコン窒化膜からなる第2の絶縁膜を順次形成する工程と、
前記第2の絶縁膜上に第2の導電層を形成する工程と、
少なくとも前記第1の導電層のコンタクト領域を含む領域の前記第2の絶縁膜を選択的に除去する工程と、
前記第2の絶縁膜と前記第1の絶縁膜と前記第2の導電層を含む前記半導体基板上に、第3の絶縁膜を形成する工程と、
前記第3の絶縁膜上にコンタクト窓形成用のマスクを形成する工程と、
前記マスクを用いて前記第3の絶縁膜と前記第1の絶縁膜を順次エッチングして第1の導電層上にコンタクト窓を形成するとともに、前記第3の絶縁膜と前記第2の導電層を順次エッチングして前記第2の導電層を貫くコンタクト窓を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第3の絶縁膜は表面が概ね平坦になるように平坦化する工程を含むことを特徴とする請求項11記載の半導体装置の製造方法。
- 半導体基板上に第1の導電層を形成する工程と、
前記第1の導電層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、第2の導電層上にシリコン窒化膜からなる第2の絶縁膜を有する積層体を形成する工程と、
前記積層体と前記第1の絶縁膜を含む前記半導体基板上に、第3の絶縁膜と、シリコン窒化膜からなる第4の絶縁膜を形成する工程と、
前記第4の絶縁膜上に第3の導電層を形成する工程と、
少なくとも前記第1と第2の導電層のコンタクト領域を含む領域の前記第4の絶縁膜を選択的に除去する工程と、
前記第4の絶縁膜と前記第3の絶縁膜と前記第3の導電膜を含む前記半導体基板上に、第5の絶縁膜を形成する工程と、
前記第5の絶縁膜上にコンタクト窓形成用のマスクを形成する工程と、
前記マスクを用いて前記第5の絶縁膜と前記第3の絶縁膜と前記第1の絶縁膜を順次エッチングして第1の導電層上にコンタクト窓を形成するとともに、前記第5の絶縁膜と前記第3の絶縁膜と前記第2の絶縁膜を順次エッチングして前記第2導電層上にコンタクト窓を形成し、さらに前記第5の絶縁膜と前記第3の導電層と第4の絶縁膜を順次エッチングして前記第2の導電層を貫くコンタクト窓を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第5の絶縁膜は表面が概ね平坦になるように平坦化する工程を含むことを特徴とする請求項13記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005099102A JP4602818B2 (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005099102A JP4602818B2 (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18942496A Division JP3941133B2 (ja) | 1996-07-18 | 1996-07-18 | 半導体装置およびその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009241474A Division JP5003743B2 (ja) | 2009-10-20 | 2009-10-20 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005252279A true JP2005252279A (ja) | 2005-09-15 |
JP4602818B2 JP4602818B2 (ja) | 2010-12-22 |
Family
ID=35032409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005099102A Expired - Lifetime JP4602818B2 (ja) | 2005-03-30 | 2005-03-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4602818B2 (ja) |
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CN109524295A (zh) * | 2017-09-20 | 2019-03-26 | 长鑫存储技术有限公司 | 半导体器件及其形成方法、存储器 |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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EXPY | Cancellation because of completion of term | ||
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