JPH04259241A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04259241A JPH04259241A JP4071491A JP4071491A JPH04259241A JP H04259241 A JPH04259241 A JP H04259241A JP 4071491 A JP4071491 A JP 4071491A JP 4071491 A JP4071491 A JP 4071491A JP H04259241 A JPH04259241 A JP H04259241A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- wiring layer
- manufacturing process
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000010410 layer Substances 0.000 claims abstract description 73
- 238000005530 etching Methods 0.000 claims abstract description 29
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 239000011810 insulating material Substances 0.000 claims 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 35
- 229910052782 aluminium Inorganic materials 0.000 abstract description 35
- 150000004767 nitrides Chemical class 0.000 abstract description 13
- 238000004544 sputter deposition Methods 0.000 abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 23
- 238000000206 photolithography Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、配線層の被覆性を向
上させることの可能な多層配線層を備えた半導体装置の
製造方法に関する。
上させることの可能な多層配線層を備えた半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩプロセスにおいては、配線
幅の微細化や配線の多層化が進んでおり、多層配線層の
スルーホールは、図１４〜図１９に示す工程により形成
されるのが一般的である。次にその製造工程について説
明する。まず図１４に示すように、シリコン基板１０１
に酸化膜１０２ を形成し、該酸化膜１０２ の上層
にアルミニウム等からなる第１配線層１０３ を、フォ
トリソグラフィー及びリアクティブ・イオン・エッチン
グ（ＲＩＥ）等のドライエッチング技術により、所望の
パターンに形成する。次に図１５に示すように、第１配
線層１０３ を含む酸化膜１０２ の上層全体に、層間
絶縁膜となるプラズマ酸化膜１０４ を被着形成する。
幅の微細化や配線の多層化が進んでおり、多層配線層の
スルーホールは、図１４〜図１９に示す工程により形成
されるのが一般的である。次にその製造工程について説
明する。まず図１４に示すように、シリコン基板１０１
に酸化膜１０２ を形成し、該酸化膜１０２ の上層
にアルミニウム等からなる第１配線層１０３ を、フォ
トリソグラフィー及びリアクティブ・イオン・エッチン
グ（ＲＩＥ）等のドライエッチング技術により、所望の
パターンに形成する。次に図１５に示すように、第１配
線層１０３ を含む酸化膜１０２ の上層全体に、層間
絶縁膜となるプラズマ酸化膜１０４ を被着形成する。
【０００３】次に図１６に示すように、通常のフォトリ
ソグラフィー技術を用い、ホトレジスト１０５ でスル
ーホールエッチングのためのパターン形成を行う。その
後、図１７に示すように、ＲＩＥ等を用いて異方性エッ
チングを行い、スルーホール１０６ を形成する。なお
、近年のスルーホールアスペクト比の増加を考慮し、図
１８に示すように、エッチングの際に層間絶縁膜である
プラズマ酸化膜１０４ の膜厚の１／３〜１／２程度を
、温度制御されたバッファードＨＦによるウェットエッ
チングによって除去し、その後ＲＩＥ等を用いて異方性
ドライエッチングを施し、上側に設ける第２配線の被覆
性を向上させる形成方法も行われている。
ソグラフィー技術を用い、ホトレジスト１０５ でスル
ーホールエッチングのためのパターン形成を行う。その
後、図１７に示すように、ＲＩＥ等を用いて異方性エッ
チングを行い、スルーホール１０６ を形成する。なお
、近年のスルーホールアスペクト比の増加を考慮し、図
１８に示すように、エッチングの際に層間絶縁膜である
プラズマ酸化膜１０４ の膜厚の１／３〜１／２程度を
、温度制御されたバッファードＨＦによるウェットエッ
チングによって除去し、その後ＲＩＥ等を用いて異方性
ドライエッチングを施し、上側に設ける第２配線の被覆
性を向上させる形成方法も行われている。
【０００４】前記スルーホールエッチング工程後、図１
９に示すように、レジスト１０５ をアッシング等によ
り除去し、その後アルミニウム等からなる第２配線層１
０７ をスパッタリング法により形成し、スルーホール
１０６ を介して第１及び第２配線層１０３， １０７
の導通をはかるようにしている。
９に示すように、レジスト１０５ をアッシング等によ
り除去し、その後アルミニウム等からなる第２配線層１
０７ をスパッタリング法により形成し、スルーホール
１０６ を介して第１及び第２配線層１０３， １０７
の導通をはかるようにしている。
【０００５】
【発明が解決しようとする課題】ところでスルーホール
１０６ の異方性ドライエッチングを行うにあたり、層
間プラズマ酸化膜１０４ の膜厚が下地段差によって異
なることを考慮し、オーバーエッチングをある程度行う
必要がある。しかしながら、下地第１層であるアルミニ
ウム等からなる第１配線層１０３ が露出してからのオ
ーバーエッチングにより、層間プラズマ酸化膜１０４
の側壁及び側壁上部に、アルミニウムを含む酸化物や反
応生成物が形成され、その後のアッシング、及び硫酸等
の洗浄で除去されずに残渣物として残ることがある（１
９８９年秋季応用物理学会予稿集， Ｐ６３５ ，２９
ｐ−Ｄ−１３参照）。この層間プラズマ酸化膜１０４
に付着，形成された残渣物１０８ は、図２０及び図２
１に示すように、第２配線層１０７ を形成した際に、
カバレッジの極端な低下を招き、導通不良による歩留り
や信頼性の低下の主原因となることがある。
１０６ の異方性ドライエッチングを行うにあたり、層
間プラズマ酸化膜１０４ の膜厚が下地段差によって異
なることを考慮し、オーバーエッチングをある程度行う
必要がある。しかしながら、下地第１層であるアルミニ
ウム等からなる第１配線層１０３ が露出してからのオ
ーバーエッチングにより、層間プラズマ酸化膜１０４
の側壁及び側壁上部に、アルミニウムを含む酸化物や反
応生成物が形成され、その後のアッシング、及び硫酸等
の洗浄で除去されずに残渣物として残ることがある（１
９８９年秋季応用物理学会予稿集， Ｐ６３５ ，２９
ｐ−Ｄ−１３参照）。この層間プラズマ酸化膜１０４
に付着，形成された残渣物１０８ は、図２０及び図２
１に示すように、第２配線層１０７ を形成した際に、
カバレッジの極端な低下を招き、導通不良による歩留り
や信頼性の低下の主原因となることがある。
【０００６】本発明は、従来の多層配線層を備えた半導
体装置における上記問題点を解消するためになされたも
ので、配線層の被覆性を向上させることの可能な多層配
線層を備えた半導体装置の製造方法を提供することを目
的とする。
体装置における上記問題点を解消するためになされたも
ので、配線層の被覆性を向上させることの可能な多層配
線層を備えた半導体装置の製造方法を提供することを目
的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、多層配線層を備えた半導体装置
の製造方法において、下側配線層上にエッチング選択性
のある材料膜からなる最下層を介して層間絶縁膜を形成
する工程と、前記絶縁膜と最下層に対してそれぞれ異種
の２段階のエッチングを行ってスルーホールを形成する
工程とを備えるものである。
決するため、本発明は、多層配線層を備えた半導体装置
の製造方法において、下側配線層上にエッチング選択性
のある材料膜からなる最下層を介して層間絶縁膜を形成
する工程と、前記絶縁膜と最下層に対してそれぞれ異種
の２段階のエッチングを行ってスルーホールを形成する
工程とを備えるものである。
【０００８】このように層間絶縁膜の下部に、エッチン
グ選択性のある材料膜からなる最下層を設け、層間絶縁
膜に対しては異方性エッチング、最下層に対しては等方
性エッチングのように異種の２段階のエッチングにより
スルーホールを形成することにより、従来の製造方法で
生ずる残渣物の発生が阻止され、上部配線層の被覆性を
向上させることができる。
グ選択性のある材料膜からなる最下層を設け、層間絶縁
膜に対しては異方性エッチング、最下層に対しては等方
性エッチングのように異種の２段階のエッチングにより
スルーホールを形成することにより、従来の製造方法で
生ずる残渣物の発生が阻止され、上部配線層の被覆性を
向上させることができる。
【０００９】
【実施例】次に実施例について説明する。図１〜図７は
、本発明に係る半導体装置の第１実施例を説明するため
の製造工程図である。まず図１に示すように、シリコン
基板１に酸化膜２を形成し、該酸化膜２上に第１アルミ
ニウム配線層３をフォトリソグラフィー及びエッチング
技術を用いて所定のパターンに形成する。その後図２に
示すように、第１アルミニウム配線層３を含む酸化膜２
上に、ＣＶＤ法によりプラズマ窒化膜（Ｐ−ＳｉＮ）４
を、〜数百Å程度形成し、更に連続して図３に示すよう
に、プラズマ酸化膜（Ｐ−ＳｉＯ）５を所望の膜厚だけ
形成し、層間絶縁膜とする。
、本発明に係る半導体装置の第１実施例を説明するため
の製造工程図である。まず図１に示すように、シリコン
基板１に酸化膜２を形成し、該酸化膜２上に第１アルミ
ニウム配線層３をフォトリソグラフィー及びエッチング
技術を用いて所定のパターンに形成する。その後図２に
示すように、第１アルミニウム配線層３を含む酸化膜２
上に、ＣＶＤ法によりプラズマ窒化膜（Ｐ−ＳｉＮ）４
を、〜数百Å程度形成し、更に連続して図３に示すよう
に、プラズマ酸化膜（Ｐ−ＳｉＯ）５を所望の膜厚だけ
形成し、層間絶縁膜とする。
【００１０】次に図４に示すように、通常のフォトリソ
グラフィー技術を用いスルーホール形成のためのパター
ニングを行ってレジストパターン６を形成し、その後、
図５に示すように、ＲＩＥ等の異方性エッチャーにより
、層間絶縁膜下層のプラズマ窒化膜４をエッチング阻止
層となるような条件、すなわち対窒化膜選択比の大きい
条件でエッチングを行いスルーホール７を形成する。 この際、エッチングは、スルーホール７上のプラズマ酸
化膜５が完全に除去され、なお且つプラズマ窒化膜４が
残った状態で停止する必要がある。
グラフィー技術を用いスルーホール形成のためのパター
ニングを行ってレジストパターン６を形成し、その後、
図５に示すように、ＲＩＥ等の異方性エッチャーにより
、層間絶縁膜下層のプラズマ窒化膜４をエッチング阻止
層となるような条件、すなわち対窒化膜選択比の大きい
条件でエッチングを行いスルーホール７を形成する。 この際、エッチングは、スルーホール７上のプラズマ酸
化膜５が完全に除去され、なお且つプラズマ窒化膜４が
残った状態で停止する必要がある。
【００１１】その後、図６に示すように、エッチング阻
止層としてのプラズマ窒化膜４をケミカルドライエッチ
ングなどの、対プラズマ酸化膜及び対アルミニウム選択
比の大きい条件で等方性エッチングを行い、下地第１ア
ルミニウム配線層３に対して十分なオーバーエッチング
を施す。この方法によれば、従来法によるプラズマ酸化
膜の異方性オーバーエッチング時にみられた側壁の残渣
物を生じさせることなく、エッチングを行うことができ
る。次いで図７に示すように、レジスト６を除去して、
アルミニウムのスパッタにより被覆性のよい第２アルミ
ニウム配線層８が形成される。
止層としてのプラズマ窒化膜４をケミカルドライエッチ
ングなどの、対プラズマ酸化膜及び対アルミニウム選択
比の大きい条件で等方性エッチングを行い、下地第１ア
ルミニウム配線層３に対して十分なオーバーエッチング
を施す。この方法によれば、従来法によるプラズマ酸化
膜の異方性オーバーエッチング時にみられた側壁の残渣
物を生じさせることなく、エッチングを行うことができ
る。次いで図７に示すように、レジスト６を除去して、
アルミニウムのスパッタにより被覆性のよい第２アルミ
ニウム配線層８が形成される。
【００１２】なお、上記プラズマ窒化膜を用いたスルー
ホールの形成方法では、プラズマ窒化膜の形成工程を第
１アルミニウム配線層のパターニング前、すなわち第１
アルミニウム配線層用のアルミニウム層のスパッタ直後
に連続して行い、数百Å程度のプラズマ窒化膜を形成し
、フォトリソグラフィー及びエッチング技術を用いて、
第１アルミニウム配線層のパターニング時に、プラズマ
窒化膜及びアルミニウム層を連続してエッチングし、そ
の後プラズマ酸化膜を形成し、レジストによるスルーホ
ールパターニングを行って、上述したようにプラズマ窒
化膜をエッチング阻止層としてのプラズマ酸化膜のエッ
チング、及びプラズマ窒化膜の等方性エッチングの２段
階エッチングを施す工程にしても、同様な効果が得られ
る。
ホールの形成方法では、プラズマ窒化膜の形成工程を第
１アルミニウム配線層のパターニング前、すなわち第１
アルミニウム配線層用のアルミニウム層のスパッタ直後
に連続して行い、数百Å程度のプラズマ窒化膜を形成し
、フォトリソグラフィー及びエッチング技術を用いて、
第１アルミニウム配線層のパターニング時に、プラズマ
窒化膜及びアルミニウム層を連続してエッチングし、そ
の後プラズマ酸化膜を形成し、レジストによるスルーホ
ールパターニングを行って、上述したようにプラズマ窒
化膜をエッチング阻止層としてのプラズマ酸化膜のエッ
チング、及びプラズマ窒化膜の等方性エッチングの２段
階エッチングを施す工程にしても、同様な効果が得られ
る。
【００１３】次に第２実施例について説明する。図８〜
図１３は第２実施例を説明するための製造工程図である
。 図８に示すようにシリコン基板１１上に形成した酸化膜
１２上に、全面に亘って第１アルミニウム配線層用のア
ルミニウム層１３をスパッタリングにより形成したのち
、ＣＶＤ法等により多結晶シリコン１４を、〜数百Å程
度形成する。次にフォトリソグラフィー技術によりレジ
ストパターンの形成し、次いで該レジストパターンをマ
スクとして多結晶シリコン１４及びアルミニウム層１３
を連続してエッチングして、図９に示すように、第１ア
ルミニウム配線層１５を形成する。次いでレジストパタ
ーンを除去して、図１０に示すように、ＣＶＤ法でプラ
ズマ酸化膜１６を所望の膜厚だけ形成して層間絶縁膜と
し、ホトレジストによるスルーホールパターニングをフ
ォトリソグラフィー技術を用いて行い、レジストパター
ン１７を形成する。 次に図１１に示すように、レジストパターン１７をマス
クとして、プラズマ酸化膜１６の異方性エッチングをＲ
ＩＥ等の技術を用いて行い、スルーホール１８を形成す
る。このエッチングの条件としては、対多結晶シリコン
選択比が大きく、多結晶シリコン１４がエッチング阻止
層としての機能を十分果たすことが重要である。
図１３は第２実施例を説明するための製造工程図である
。 図８に示すようにシリコン基板１１上に形成した酸化膜
１２上に、全面に亘って第１アルミニウム配線層用のア
ルミニウム層１３をスパッタリングにより形成したのち
、ＣＶＤ法等により多結晶シリコン１４を、〜数百Å程
度形成する。次にフォトリソグラフィー技術によりレジ
ストパターンの形成し、次いで該レジストパターンをマ
スクとして多結晶シリコン１４及びアルミニウム層１３
を連続してエッチングして、図９に示すように、第１ア
ルミニウム配線層１５を形成する。次いでレジストパタ
ーンを除去して、図１０に示すように、ＣＶＤ法でプラ
ズマ酸化膜１６を所望の膜厚だけ形成して層間絶縁膜と
し、ホトレジストによるスルーホールパターニングをフ
ォトリソグラフィー技術を用いて行い、レジストパター
ン１７を形成する。 次に図１１に示すように、レジストパターン１７をマス
クとして、プラズマ酸化膜１６の異方性エッチングをＲ
ＩＥ等の技術を用いて行い、スルーホール１８を形成す
る。このエッチングの条件としては、対多結晶シリコン
選択比が大きく、多結晶シリコン１４がエッチング阻止
層としての機能を十分果たすことが重要である。
【００１４】次いで図１２に示すように、レジストパタ
ーン１７を残したまま、エッチング阻止層としての多結
晶シリコン１４を、対プラズマ酸化膜選択比及び対アル
ミニウム選択比の大きい条件、例えばケミカルドライエ
ッチング法を用いて、等方性エッチングを行い、下地第
１アルミニウム配線層１５に対して十分なオーバーエッ
チングを施す。その後、図１３に示すようにレジストパ
ターン１７を除去し、アルミニウムのスパッタリングに
より被覆性のよい第２アルミニウム配線層１９が形成さ
れる。
ーン１７を残したまま、エッチング阻止層としての多結
晶シリコン１４を、対プラズマ酸化膜選択比及び対アル
ミニウム選択比の大きい条件、例えばケミカルドライエ
ッチング法を用いて、等方性エッチングを行い、下地第
１アルミニウム配線層１５に対して十分なオーバーエッ
チングを施す。その後、図１３に示すようにレジストパ
ターン１７を除去し、アルミニウムのスパッタリングに
より被覆性のよい第２アルミニウム配線層１９が形成さ
れる。
【００１５】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、第２アルミニウム配線層を被着，形成
した際に、安定した完全なステップカバレッジが得られ
るため、スルーホール導通不良等の発生がなくなり、半
導体装置の歩留りの向上に大きく寄与することができる
。
本発明によれば、第２アルミニウム配線層を被着，形成
した際に、安定した完全なステップカバレッジが得られ
るため、スルーホール導通不良等の発生がなくなり、半
導体装置の歩留りの向上に大きく寄与することができる
。
【図１】本発明に係る半導体装置の製造方法の第１実施
例を説明するための製造工程を示す図である。
例を説明するための製造工程を示す図である。
【図２】図１に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図３】図２に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図４】図３に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図５】図４に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図６】図５に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図７】図６に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図８】本発明の第２実施例を説明するための製造工程
を示す図である。
を示す図である。
【図９】図８に示す製造工程に続く製造工程を示す図で
ある。
ある。
【図１０】図９に示す製造工程に続く製造工程を示す図
である。
である。
【図１１】図１０に示す製造工程に続く製造工程を示す
図である。
図である。
【図１２】図１１に示す製造工程に続く製造工程を示す
図である。
図である。
【図１３】図１２に示す製造工程に続く製造工程を示す
図である。
図である。
【図１４】従来の多層配線層をもつ半導体装置の製造方
法を説明するための製造工程を示す図である。
法を説明するための製造工程を示す図である。
【図１５】図１４に示す製造工程に続く製造工程を示す
図である。
図である。
【図１６】図１５に示す製造工程に続く製造工程を示す
図である。
図である。
【図１７】図１６に示す製造工程に続く製造工程を示す
図である。
図である。
【図１８】図１７に示した製造工程の改変例を示す図で
ある。
ある。
【図１９】図１７に示す製造工程に続く製造工程を示す
図である。
図である。
【図２０】従来の製造方法により生成された残渣物によ
るアルミニウム配線層の態様を示す図である。
るアルミニウム配線層の態様を示す図である。
【図２１】従来の製造方法により生成された残渣物によ
るアルミニウム配線層の他の態様を示す図である。
るアルミニウム配線層の他の態様を示す図である。
１ シリコン基板
２ 酸化膜
３ 第１アルミニウム配線層
４ プラズマ窒化膜
５ プラズマ酸化膜
６ レジストパターン
７ スルーホール
８ 第２アルミニウム配線層
１１ シリコン酸化膜
１２ 酸化膜
１３ アルミニウム層
１４ 多結晶シリコン
１５ 第１アルミニウム配線層
１６ プラズマ酸化膜
１７ レジストパターン
１８ スルーホール
１９ 第２アルミニウム配線層
Claims (6)
- 【請求項１】 多層配線層を備えた半導体装置の製造
方法において、下側配線層上にエッチング選択性のある
材料膜からなる最下層を介して層間絶縁膜を形成する工
程と、前記絶縁膜と最下層に対してそれぞれ異種の２段
階のエッチングを行ってスルーホールを形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記最下層は絶縁材料からなり、所定
パターンにパターニングされた下側配線層上に形成する
ことを特徴とする請求項１記載の半導体装置の製造方法
。 - 【請求項３】 前記最下層は絶縁材料からなり、下側
配線層上に形成したのち、前記最下層及び下側配線層を
同時に所定パターンにパターニングすることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記最下層はシリコン窒化膜で形成さ
れ、前記層間絶縁膜はシリコン酸化膜で形成されている
ことを特徴とする請求項２又は３記載の半導体装置の製
造方法。 - 【請求項５】 前記最下層は導電材料からなり、下側
配線層上に形成したのち、前記最下層及び下側配線層を
同時に所定パターンにパターニングすることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記最下層は多結晶シリコン膜で形成
され、前記層間絶縁膜はシリコン酸化膜で形成されてい
ることを特徴とする請求項５記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071491A JPH04259241A (ja) | 1991-02-14 | 1991-02-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071491A JPH04259241A (ja) | 1991-02-14 | 1991-02-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259241A true JPH04259241A (ja) | 1992-09-14 |
Family
ID=12588254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071491A Withdrawn JPH04259241A (ja) | 1991-02-14 | 1991-02-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04259241A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129732A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置の製造方法 |
| JPH1092933A (ja) * | 1996-07-19 | 1998-04-10 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
-
1991
- 1991-02-14 JP JP4071491A patent/JPH04259241A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129732A (ja) * | 1995-10-31 | 1997-05-16 | Nec Corp | 半導体装置の製造方法 |
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JPH1092933A (ja) * | 1996-07-19 | 1998-04-10 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
| JP2008503073A (ja) * | 2004-06-18 | 2008-01-31 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層構造の製造方法 |
| US7795135B2 (en) | 2004-06-18 | 2010-09-14 | Infineon Technologies Ag | Method for producing a layer arrangement |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0642482B2 (ja) | 半導体装置の製造方法 | |
| JP3571784B2 (ja) | 半導体装置の配線形成方法 | |
| JP3953726B2 (ja) | 面取りが形成された金属シリサイド層を備えた半導体素子の製造方法 | |
| JPS5893255A (ja) | 半導体装置の製造方法 | |
| JPH11154675A (ja) | 半導体装置及びその製造方法 | |
| JPH04259241A (ja) | 半導体装置の製造方法 | |
| US6004729A (en) | Methods of improving photoresist adhesion for integrated circuit fabrication | |
| JPH0313744B2 (ja) | ||
| JP2650313B2 (ja) | ドライエッチング方法 | |
| JP3400162B2 (ja) | 半導体装置の製造方法 | |
| JPH1041385A (ja) | 半導体装置及びその製造方法 | |
| JPH07235594A (ja) | 半導体装置の製造方法 | |
| JP2001250861A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2001148423A (ja) | 半導体装置の製造方法 | |
| JPH04330768A (ja) | 半導体装置の製造方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| KR0155801B1 (ko) | 반도체 장치 다층배선 형성방법 | |
| JPH0570301B2 (ja) | ||
| JPH03248429A (ja) | 半導体装置の製造方法 | |
| JPH02134818A (ja) | 配線構造体の形成法 | |
| JPH053253A (ja) | 半導体装置の製造方法 | |
| JP3295172B2 (ja) | ドライエッチング方法及び半導体装置の製造方法 | |
| JPH05109719A (ja) | 半導体装置の製造方法 | |
| JP2000133711A (ja) | 半導体装置およびその製造方法 | |
| JPH10247652A (ja) | 半導体装置の配線形成方法及び配線構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |