JPH11154675A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11154675A JPH11154675A JP9319709A JP31970997A JPH11154675A JP H11154675 A JPH11154675 A JP H11154675A JP 9319709 A JP9319709 A JP 9319709A JP 31970997 A JP31970997 A JP 31970997A JP H11154675 A JPH11154675 A JP H11154675A
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Abstract
(57)【要約】
【課題】 メタルダミーパターンによる信号線間の寄生
容量の増大、ゴミ等によるショート、回路設計の複雑化
等を伴わないＣＭＰ平坦化による半導体装置及びその製
造方法を提供する。 【解決手段】 第１メタル層の信号線２の間にダミーパ
タンが設けられ、ＣＭＰによる平坦化終了後、ある間隔
で開孔した穴を介してダミーパタンを等方性エッチング
を用いて選択的にエッチングする。その後、開孔した穴
を絶縁膜の堆積により埋めて空洞１２が作られる。空洞
１２の上部には第２メタル層の信号線５が形成される。
容量の増大、ゴミ等によるショート、回路設計の複雑化
等を伴わないＣＭＰ平坦化による半導体装置及びその製
造方法を提供する。 【解決手段】 第１メタル層の信号線２の間にダミーパ
タンが設けられ、ＣＭＰによる平坦化終了後、ある間隔
で開孔した穴を介してダミーパタンを等方性エッチング
を用いて選択的にエッチングする。その後、開孔した穴
を絶縁膜の堆積により埋めて空洞１２が作られる。空洞
１２の上部には第２メタル層の信号線５が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に多層メタル配線技術に関する。
製造方法に係り、特に多層メタル配線技術に関する。
【０００２】
【従来の技術】従来、２層以上のメタル配線を有する半
導体装置において、メタル配線層下面の平坦化をＣＭＰ
技術により行なう場合、その平坦性向上の為にダミーパ
タンが一般に配置される。
導体装置において、メタル配線層下面の平坦化をＣＭＰ
技術により行なう場合、その平坦性向上の為にダミーパ
タンが一般に配置される。
【０００３】図２７は２層のメタル配線を半導体装置上
に設ける場合の構成を示す断面図である。シリコン基板
１上に半導体素子、層間絶縁膜等を設けた後、第１層目
のメタル配層をリソグラフィ技術と異方性エッチング技
術によりパターニングする。これにより、信号線パター
ン２と後のＣＭＰ処理の際の平坦性を向上する為のダミ
ーパタン３が形成される。
に設ける場合の構成を示す断面図である。シリコン基板
１上に半導体素子、層間絶縁膜等を設けた後、第１層目
のメタル配層をリソグラフィ技術と異方性エッチング技
術によりパターニングする。これにより、信号線パター
ン２と後のＣＭＰ処理の際の平坦性を向上する為のダミ
ーパタン３が形成される。
【０００４】次にＳｉＯ2 層間絶縁膜１４をプラズマＣ
ＶＤ技術により堆積した後、層間絶縁膜１４をＣＭＰ技
術により、第１層目のメタルパタンが露出しないように
平坦化する。次に第１層目と同様に、信号線パターン５
をリソグラフィ技術と異方性エッチング技術によりパタ
ーニングを行う。このように、第１層目のメタル配線層
には、本来配線として使われる信号線２や電源線の隣
に、ダミーのパタン３が存在する。
ＶＤ技術により堆積した後、層間絶縁膜１４をＣＭＰ技
術により、第１層目のメタルパタンが露出しないように
平坦化する。次に第１層目と同様に、信号線パターン５
をリソグラフィ技術と異方性エッチング技術によりパタ
ーニングを行う。このように、第１層目のメタル配線層
には、本来配線として使われる信号線２や電源線の隣
に、ダミーのパタン３が存在する。
【０００５】
【発明が解決しようとする課題】上記従来の構造では、
ＣＭＰ平坦化での平坦性向上のため、ダミーパタンを置
くことにより、信号線間の寄生容量が増大する問題が生
じる。信号線間の寄生容量が増大すると、信号伝播速度
が低下するばかりでなく、装置の耐ノイズ性が低下す
る。又、ダミーパタンを置くとゴミに対して弱くなり、
信号線がショートすることによる歩留まり低下の確率も
高くなる。又、ダミーパタンは、電気的にフローティン
グ状態になるため、回路シミュレータによるシミュレー
ションが困難であり、回路設計は非常に難しくなる。
ＣＭＰ平坦化での平坦性向上のため、ダミーパタンを置
くことにより、信号線間の寄生容量が増大する問題が生
じる。信号線間の寄生容量が増大すると、信号伝播速度
が低下するばかりでなく、装置の耐ノイズ性が低下す
る。又、ダミーパタンを置くとゴミに対して弱くなり、
信号線がショートすることによる歩留まり低下の確率も
高くなる。又、ダミーパタンは、電気的にフローティン
グ状態になるため、回路シミュレータによるシミュレー
ションが困難であり、回路設計は非常に難しくなる。
【０００６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、ＣＰＭ平坦化のために用いられる
メタルダミーパターンによる信号線間の寄生容量の増
大、ゴミ等によるショート、回路設計の複雑化等を伴わ
ないＣＭＰ平坦化による半導体装置及びその製造方法を
提供することである。
もので、その目的は、ＣＰＭ平坦化のために用いられる
メタルダミーパターンによる信号線間の寄生容量の増
大、ゴミ等によるショート、回路設計の複雑化等を伴わ
ないＣＭＰ平坦化による半導体装置及びその製造方法を
提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、ダミーパタンをＣＭＰによる平坦化終了
後、ある間隔で開孔した穴より、等方性エッチングを用
いて選択的にエッチングして、その後開孔した穴を絶縁
膜の堆積により埋めて空洞が作られる。これにより、ダ
ミーパタンの部分を空洞とすることで、寄生容量の問題
や、回路設計の難しさを解決するものである。
め、本発明は、ダミーパタンをＣＭＰによる平坦化終了
後、ある間隔で開孔した穴より、等方性エッチングを用
いて選択的にエッチングして、その後開孔した穴を絶縁
膜の堆積により埋めて空洞が作られる。これにより、ダ
ミーパタンの部分を空洞とすることで、寄生容量の問題
や、回路設計の難しさを解決するものである。
【０００８】すなわち本発明の半導体装置は、第１絶縁
膜上に構成された配線パターン及びダミーパタンと、前
記配線パターン及びダミーパタンを含む前記第１絶縁膜
上領域に設けられ表面がＣＰＭにより平坦加工された第
２絶縁膜と、前記第２絶縁膜上に設けられた第２の配線
パタンを具備し、前記ダミーパタンは選択的に空洞によ
り構成されている。
膜上に構成された配線パターン及びダミーパタンと、前
記配線パターン及びダミーパタンを含む前記第１絶縁膜
上領域に設けられ表面がＣＰＭにより平坦加工された第
２絶縁膜と、前記第２絶縁膜上に設けられた第２の配線
パタンを具備し、前記ダミーパタンは選択的に空洞によ
り構成されている。
【０００９】更に本発明による半導体製造方法は、第１
絶縁膜上に複数の配線パターン及び複数のダミーパタン
を形成する工程と、前記複数の配線パターン及びダミー
パタンを含む前記第１絶縁膜上領域に、第２絶縁膜を堆
積する工程と、前記第２絶縁膜表面をＣＭＰ技術を用い
て平坦化する工程と、前記複数のダミーパタン上部の前
記第２絶縁膜に開孔部を選択的に設ける工程と、前記開
孔部を介して前記ダミーパタンをエッチングする工程
と、前記開孔部を含む前記第２絶縁膜上領域に、第３絶
縁膜を堆積する工程と、前記第３絶縁膜上に第２の配線
パターンを形成する工程を具備する。
絶縁膜上に複数の配線パターン及び複数のダミーパタン
を形成する工程と、前記複数の配線パターン及びダミー
パタンを含む前記第１絶縁膜上領域に、第２絶縁膜を堆
積する工程と、前記第２絶縁膜表面をＣＭＰ技術を用い
て平坦化する工程と、前記複数のダミーパタン上部の前
記第２絶縁膜に開孔部を選択的に設ける工程と、前記開
孔部を介して前記ダミーパタンをエッチングする工程
と、前記開孔部を含む前記第２絶縁膜上領域に、第３絶
縁膜を堆積する工程と、前記第３絶縁膜上に第２の配線
パターンを形成する工程を具備する。
【００１０】ダミーパタンはＣＭＰによる平坦化終了後
に等方性エッチングにより選択的にエッチングされるの
で、ダミーパタン部は空洞となる。これにより信号線間
の寄生容量が減少し、回路設計の複雑化を防ぐことがで
きる。
に等方性エッチングにより選択的にエッチングされるの
で、ダミーパタン部は空洞となる。これにより信号線間
の寄生容量が減少し、回路設計の複雑化を防ぐことがで
きる。
【００１１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態について詳細に説明する。図１〜図９は、
メタル配線を有する半導体装置で、ダミーパタンを有す
る装置の本発明による製造プロセスの一部を説明するた
めの断面図である。
の実施の形態について詳細に説明する。図１〜図９は、
メタル配線を有する半導体装置で、ダミーパタンを有す
る装置の本発明による製造プロセスの一部を説明するた
めの断面図である。
【００１２】先ず、図１に示すように、たとえばＰ型シ
リコン単結晶基板１上に周知の技術によりＭＯＳＦＥＴ
（図示せず）及び素子分離領域７を形成する。その後、
リンを含むＳｉＯ2 膜を層間絶縁膜６として化学的気相
成長法により７０００オングストローム堆積し、さらに
ＣＭＰ（Chemical Mechanical Polishing ）技術により
平坦化を行う。
リコン単結晶基板１上に周知の技術によりＭＯＳＦＥＴ
（図示せず）及び素子分離領域７を形成する。その後、
リンを含むＳｉＯ2 膜を層間絶縁膜６として化学的気相
成長法により７０００オングストローム堆積し、さらに
ＣＭＰ（Chemical Mechanical Polishing ）技術により
平坦化を行う。
【００１３】このＣＭＰは被研磨膜と研磨剤との化学反
応及び機械的研磨の複合プロセスにより、ウェーハ上の
膜をエッチングし、平坦化する技術である。装置として
は、図２のように、ウェーハの表面を下にして吸着させ
たヘッド２０と、独立に回転する研磨布を貼り付けたテ
ーブル２１とからなり、研磨剤を注入しながらヘッド２
０をテーブル２１に押し付けて研磨を行う。
応及び機械的研磨の複合プロセスにより、ウェーハ上の
膜をエッチングし、平坦化する技術である。装置として
は、図２のように、ウェーハの表面を下にして吸着させ
たヘッド２０と、独立に回転する研磨布を貼り付けたテ
ーブル２１とからなり、研磨剤を注入しながらヘッド２
０をテーブル２１に押し付けて研磨を行う。
【００１４】ＣＭＰ技術は、層問絶緑膜の平坦化、多層
メタル埋め込み、トレンチへのＰｏｌｙ−Ｓｉ埋め込み
などに適用され、６４ＭＤＲＡＭからは量産品に使用さ
れている。研磨する膜が異なれば、研磨条件（加重やテ
ーブル回転数など）の他に、装置的にも研磨剤や研磨布
などが違ってくる。研磨粒子としては、コロイダルシリ
カや酸化セリウム、酸化アルミニウムなどが用いられ
る。研磨布の方は柔らかいものから堅いものまで、また
平坦なものから溝が掘ってあるものまでさまざまなもの
がある。
メタル埋め込み、トレンチへのＰｏｌｙ−Ｓｉ埋め込み
などに適用され、６４ＭＤＲＡＭからは量産品に使用さ
れている。研磨する膜が異なれば、研磨条件（加重やテ
ーブル回転数など）の他に、装置的にも研磨剤や研磨布
などが違ってくる。研磨粒子としては、コロイダルシリ
カや酸化セリウム、酸化アルミニウムなどが用いられ
る。研磨布の方は柔らかいものから堅いものまで、また
平坦なものから溝が掘ってあるものまでさまざまなもの
がある。
【００１５】ＣＭＰをデバイス製造プロセスに適用する
にあたり、どこで研磨を止めるかという終点検出の方法
と、ＣＭＰの後処理洗浄の方法が重要となる。終点検出
方法については、研磨する膜厚に対して研磨レートから
研磨時間を算出して終点を検出している。また、ＣＭＰ
は、研磨剤によるウェーハ表面の切削であるため、原理
的にパーティクル発生を伴う工程であり、また研磨剤中
の金属不純物等からウェーハ表面は汚染されるため、後
処理洗浄が重要となる。方法としては物理的にパーティ
クルを除去するブラシ洗浄が一般的である。ＣＭＰ後の
表面には数種の膜が現れるため、その全てに対してパー
ティクル及び金属不純物を除去しなければならない。こ
れに対しては界面活性剤の添加などにより対処してお
り、その結果除去レベルはかなり向上されている。
にあたり、どこで研磨を止めるかという終点検出の方法
と、ＣＭＰの後処理洗浄の方法が重要となる。終点検出
方法については、研磨する膜厚に対して研磨レートから
研磨時間を算出して終点を検出している。また、ＣＭＰ
は、研磨剤によるウェーハ表面の切削であるため、原理
的にパーティクル発生を伴う工程であり、また研磨剤中
の金属不純物等からウェーハ表面は汚染されるため、後
処理洗浄が重要となる。方法としては物理的にパーティ
クルを除去するブラシ洗浄が一般的である。ＣＭＰ後の
表面には数種の膜が現れるため、その全てに対してパー
ティクル及び金属不純物を除去しなければならない。こ
れに対しては界面活性剤の添加などにより対処してお
り、その結果除去レベルはかなり向上されている。
【００１６】このようなＣＭＰによる平坦化の後、図３
に示すように、金属配線膜１１（Ａｌ−Ｓｉ−Ｃｕ合金
等）をスパッタにより７０００オングストローム製膜す
る。次に、図４に示すように、第１層目のメタル配線を
リソグラフィ技術と異方性エッチング（ＲＩＥ）技術に
よりパターニングする。これにより、信号線として使わ
れる配線２とＣＭＰ平坦化の平坦性向上の為のダミーパ
タン３が形成される。
に示すように、金属配線膜１１（Ａｌ−Ｓｉ−Ｃｕ合金
等）をスパッタにより７０００オングストローム製膜す
る。次に、図４に示すように、第１層目のメタル配線を
リソグラフィ技術と異方性エッチング（ＲＩＥ）技術に
よりパターニングする。これにより、信号線として使わ
れる配線２とＣＭＰ平坦化の平坦性向上の為のダミーパ
タン３が形成される。
【００１７】次に図５に示すように、ＳｉＯ2 層間絶縁
膜８をプラズマＣＶＤ技術により１４０００オングスト
ローム堆積する。次に、図６に示すように、層間絶縁膜
８をＣＭＰ技術により、第１層目のメタルパタン２，３
が露出しないように平坦化する。
膜８をプラズマＣＶＤ技術により１４０００オングスト
ローム堆積する。次に、図６に示すように、層間絶縁膜
８をＣＭＰ技術により、第１層目のメタルパタン２，３
が露出しないように平坦化する。
【００１８】その後、図７に示すようにリソグラフィ技
術及び層間絶縁膜８を選択的にエッチング出来る条件の
異方性エッチング技術により、ダミーパタンエッチング
用の開孔部すなわち穴９を開孔する。次に、図８に示す
ように硫酸と過酸化水素を１：１に混ぜ合わせたエッチ
ング液により、ダミーパタンとして用いた第１層目のメ
タルパタン３を選択的に等方性のエッチングを行う。
術及び層間絶縁膜８を選択的にエッチング出来る条件の
異方性エッチング技術により、ダミーパタンエッチング
用の開孔部すなわち穴９を開孔する。次に、図８に示す
ように硫酸と過酸化水素を１：１に混ぜ合わせたエッチ
ング液により、ダミーパタンとして用いた第１層目のメ
タルパタン３を選択的に等方性のエッチングを行う。
【００１９】次に、図９に示すようにダミーパタンエッ
チングの為に開孔した穴９をふさぐために、再びプラズ
マＣＶＤ技術により、ＳｉＯ2 層間絶縁膜１０を７００
０オングストローム堆積する。これにより穴９は絶縁膜
１０により閉じられる。その後、第１層目のメタルと第
２層目のメタルをつなぐスルーホールを、リソグラフィ
技術と異方性エッチング技術により形成する（図示せ
ず）。
チングの為に開孔した穴９をふさぐために、再びプラズ
マＣＶＤ技術により、ＳｉＯ2 層間絶縁膜１０を７００
０オングストローム堆積する。これにより穴９は絶縁膜
１０により閉じられる。その後、第１層目のメタルと第
２層目のメタルをつなぐスルーホールを、リソグラフィ
技術と異方性エッチング技術により形成する（図示せ
ず）。
【００２０】そして、第２層目のメタル配線膜として、
金属配線膜（Ａｌ−Ｓｉ−Ｃｕ合金等）をスパッタによ
り７０００オングストローム製膜して、図１０に示すよ
うに、第２層目のメタル配線をリソグラフィ技術と異方
性エッチング技術によりパターニングする。これによ
り、第２層目のメタル配線の信号線として使われる配線
５を形成する。その後、周知の技術によりパッシベーシ
ョン膜を形成して、電極としてパッド部分を選択的に開
孔する。
金属配線膜（Ａｌ−Ｓｉ−Ｃｕ合金等）をスパッタによ
り７０００オングストローム製膜して、図１０に示すよ
うに、第２層目のメタル配線をリソグラフィ技術と異方
性エッチング技術によりパターニングする。これによ
り、第２層目のメタル配線の信号線として使われる配線
５を形成する。その後、周知の技術によりパッシベーシ
ョン膜を形成して、電極としてパッド部分を選択的に開
孔する。
【００２１】次にＣＭＰ平坦化の平坦性を向上するため
の本発明によるダミーパターン形状及びダミーパタンを
エッチングするための開孔部の様々な構成例及び作用を
図１１〜図２６を参照して説明する。
の本発明によるダミーパターン形状及びダミーパタンを
エッチングするための開孔部の様々な構成例及び作用を
図１１〜図２６を参照して説明する。
【００２２】図１１（ａ）は配線パターン２に対して比
較的大きなダミーパタンを構成し、このダミーパタンを
複数の開孔部９を介してエッチングし、空洞１２を設け
た場合の構成例を示している。図１１（ｂ）は図１１
（ａ）の構成に対し上層の第２層配線パタン５まで制作
したときの平面図である。
較的大きなダミーパタンを構成し、このダミーパタンを
複数の開孔部９を介してエッチングし、空洞１２を設け
た場合の構成例を示している。図１１（ｂ）は図１１
（ａ）の構成に対し上層の第２層配線パタン５まで制作
したときの平面図である。
【００２３】図１２（ａ）は配線パタン２の間に複数の
ダミーパタンを構成し、ダミーパタンをそれぞれ開孔部
９を介してエッチングし、空洞１２を設けた場合の構成
例を示している。図１２（ｂ）は図１２（ａ）の構成に
対し上層の第２層配線パタン５まで制作したときの平面
図である。
ダミーパタンを構成し、ダミーパタンをそれぞれ開孔部
９を介してエッチングし、空洞１２を設けた場合の構成
例を示している。図１２（ｂ）は図１２（ａ）の構成に
対し上層の第２層配線パタン５まで制作したときの平面
図である。
【００２４】このようにして上層の第２層目メタル配線
を空洞上部に構成したときの断面図を図１３に示す。こ
の図のように、第２層目のメタル配線５を空洞１２上に
形成した場合は、上層配線の受ける寄生容量Ｃp は、空
洞１２の成分を含むようになる。これにより、第２層目
のメタル配線５を伝わる信号の遅延を、ダミーパタンが
メタルパタンとして存在する場合に比べ少なくすること
ができる。
を空洞上部に構成したときの断面図を図１３に示す。こ
の図のように、第２層目のメタル配線５を空洞１２上に
形成した場合は、上層配線の受ける寄生容量Ｃp は、空
洞１２の成分を含むようになる。これにより、第２層目
のメタル配線５を伝わる信号の遅延を、ダミーパタンが
メタルパタンとして存在する場合に比べ少なくすること
ができる。
【００２５】図１４から図２６は、メタル配線間に複数
のダミーパタンを設け、それらダミーパタンを選択的に
エッチングし空洞を構成した本発明による半導体装置の
製造プロセスの一部を説明するための図である。
のダミーパタンを設け、それらダミーパタンを選択的に
エッチングし空洞を構成した本発明による半導体装置の
製造プロセスの一部を説明するための図である。
【００２６】先ず、図１４に示すように、たとえばＰ型
シリコン単結晶基盤１上に、周知の技術により素子分離
領域７とＭＯＳＦＥＴ（図示せず）を形成する。その後
リンを含むＳｉＯ2 層間絶緑膜６を科学的気相成長法に
より７０００オングストローム堆積し、さらにＣＭＰ
（化学的機械的研磨法）技術により平坦化を行う。
シリコン単結晶基盤１上に、周知の技術により素子分離
領域７とＭＯＳＦＥＴ（図示せず）を形成する。その後
リンを含むＳｉＯ2 層間絶緑膜６を科学的気相成長法に
より７０００オングストローム堆積し、さらにＣＭＰ
（化学的機械的研磨法）技術により平坦化を行う。
【００２７】次に図１５に示すように、スパッタリング
技術を用いて金属配線膜１１（Ａｌ−Ｓｉ−Ｃｕ合金
等）を７０００オングストローム成膜する。次に、図１
６に示すように、第１層目のメタル層をリソグラフィ技
術とＲＩＥによる異方性エッチング技術によりパターニ
ングする。これにより信号線として使われる配線２と平
坦化の平坦性向上の為のダミーパタン３が形成される。
図１７はこのときの平面図を示したものである。このよ
うに、平坦化の際の平坦性向上のためのダミーパタン３
は複数に分割されている。
技術を用いて金属配線膜１１（Ａｌ−Ｓｉ−Ｃｕ合金
等）を７０００オングストローム成膜する。次に、図１
６に示すように、第１層目のメタル層をリソグラフィ技
術とＲＩＥによる異方性エッチング技術によりパターニ
ングする。これにより信号線として使われる配線２と平
坦化の平坦性向上の為のダミーパタン３が形成される。
図１７はこのときの平面図を示したものである。このよ
うに、平坦化の際の平坦性向上のためのダミーパタン３
は複数に分割されている。
【００２８】次に図１８に示すようにＳｉＯ2 層間絶緑
膜８をプラズマＣＶＤ技術により、１４０００オングス
トローム堆積する。次に図１９に示すように、ＳＩＯ2
層間絶緑膜８をＣＭＰ技術により、第１層目のメタル
２，３が露出しないように平坦化する。
膜８をプラズマＣＶＤ技術により、１４０００オングス
トローム堆積する。次に図１９に示すように、ＳＩＯ2
層間絶緑膜８をＣＭＰ技術により、第１層目のメタル
２，３が露出しないように平坦化する。
【００２９】その後、図２０に示すように、リソグラフ
ィ技術を用いて、ダミーパタンエッチング用の穴９を層
間絶緑膜８内に選択的に形成する。このときの平面図を
図２１に示す。分割されたダミーパタンの内、空洞にし
ても強度の点で問題の無い部分のみ、穴９が開孔されて
いる。
ィ技術を用いて、ダミーパタンエッチング用の穴９を層
間絶緑膜８内に選択的に形成する。このときの平面図を
図２１に示す。分割されたダミーパタンの内、空洞にし
ても強度の点で問題の無い部分のみ、穴９が開孔されて
いる。
【００３０】次に図２２に示すように、硫酸と、化酸化
水素を混ぜ合わせた薬液によりダミーパターンとして用
いた第１層目のメタルパタンを選択的に取り除く。図２
３は、この時点での平面図を示したものである。配置さ
れたダミーパターンを強度の問題が発生しないように、
取り除いている。
水素を混ぜ合わせた薬液によりダミーパターンとして用
いた第１層目のメタルパタンを選択的に取り除く。図２
３は、この時点での平面図を示したものである。配置さ
れたダミーパターンを強度の問題が発生しないように、
取り除いている。
【００３１】次に図２４に示すように、ダミーパタンを
取り除くために開孔した穴９をふさぐために、再びプラ
ズマＣＶＤ技術を用いて、ＳｉＯ2 層間絶緑幕１０を７
０００オングストローム堆積する。これにより穴９は、
絶緑膜により閉じられる。その後、第１層目のメタルと
第２層目のメタルをつなぐスルーホールを、リソグラフ
ィ技術と異方性エッチング技術により形成する（図示せ
ず）。
取り除くために開孔した穴９をふさぐために、再びプラ
ズマＣＶＤ技術を用いて、ＳｉＯ2 層間絶緑幕１０を７
０００オングストローム堆積する。これにより穴９は、
絶緑膜により閉じられる。その後、第１層目のメタルと
第２層目のメタルをつなぐスルーホールを、リソグラフ
ィ技術と異方性エッチング技術により形成する（図示せ
ず）。
【００３２】そして、第２層目のメタル配線膜として、
Ａｌ−Ｓｉ−Ｃｕ合金７０００ をスパッタリング技術
により成膜して、図２５に示すように第２層目のメタル
配線をリソグラフィ技術と異方性エッチング技術により
パターニングする。これにより、第２層目のメタル配線
の信号線として使われる配線５を形成する。図２６は、
この時点での平面図を示したものである。その後、周知
の技術によりパッシベーション膜を形成して、電極とし
てＰａｄ部分を選択的に開孔する。
Ａｌ−Ｓｉ−Ｃｕ合金７０００ をスパッタリング技術
により成膜して、図２５に示すように第２層目のメタル
配線をリソグラフィ技術と異方性エッチング技術により
パターニングする。これにより、第２層目のメタル配線
の信号線として使われる配線５を形成する。図２６は、
この時点での平面図を示したものである。その後、周知
の技術によりパッシベーション膜を形成して、電極とし
てＰａｄ部分を選択的に開孔する。
【００３３】上記実施例の説明では、ダミーパタンの形
成に第１層目のメタルを使用しているが、ＳｉＮ，Ｐｏ
ｌ，Ｓｉ，カーボンなどを用いることもできる。このよ
うな材料を用いたときは、第１層目のメタル配線形成後
にこれら材質の膜を形成し、リソグラフィ技術を用いて
その膜をパターニングすることによりダミーパタンが形
成される。
成に第１層目のメタルを使用しているが、ＳｉＮ，Ｐｏ
ｌ，Ｓｉ，カーボンなどを用いることもできる。このよ
うな材料を用いたときは、第１層目のメタル配線形成後
にこれら材質の膜を形成し、リソグラフィ技術を用いて
その膜をパターニングすることによりダミーパタンが形
成される。
【００３４】
【発明の効果】上述したように、本発明を用いればダミ
ーパタンを用いてＣＭＰの平坦性が向上出来て、なおか
つ、配線での寄生容量を大幅に減少させることが出来
る。又、回路設計上、フローティングのメタル配線が無
くなるために、回路設計の困難度は著しく改善される。
ーパタンを用いてＣＭＰの平坦性が向上出来て、なおか
つ、配線での寄生容量を大幅に減少させることが出来
る。又、回路設計上、フローティングのメタル配線が無
くなるために、回路設計の困難度は著しく改善される。
【図１】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図２】ＣＭＰ技術を説明するための斜視図
【図３】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図４】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図５】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図６】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図７】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図８】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図９】本発明の半導体装置の製造プロセスを説明する
ための断面構造図。
ための断面構造図。
【図１０】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図１１】本発明の半導体装置の構成を示すための平面
図。
図。
【図１２】本発明の半導体装置の構成を示すための平面
図。
図。
【図１３】本発明の半導体装置の作用を説明するための
断面図。
断面図。
【図１４】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図１５】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図１６】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図１７】本発明の半導体装置の製造プロセスを説明す
るための平面図。
るための平面図。
【図１８】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図１９】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図２０】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図２１】本発明の半導体装置の製造プロセスを説明す
るための平面図。
るための平面図。
【図２２】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図２３】本発明の半導体装置の製造プロセスを説明す
るための平面図。
るための平面図。
【図２４】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図２５】本発明の半導体装置の製造プロセスを説明す
るための断面構造図。
るための断面構造図。
【図２６】本発明の半導体装置の製造プロセスを説明す
るための平面図。
るための平面図。
【図２７】従来の半導体装置の構成を示す断面構造図。
１…半導体基板 ２…信号線として使われる第１層目のメタル配線 ３…ダミーとして使われる第１層目のメタル配線 ４…配線膜 ５…信号線として使われる第２層目のメタル配線 ６…絶縁膜 ７…絶縁膜 ８…絶縁膜 ９…ダミーパタンエッチング用の開孔部 １０…絶縁膜 １１…メタル膜
Claims (15)
- 【請求項１】第１絶縁膜上に構成された配線パターン及
びダミーパタンと、 前記配線パターン及びダミーパタンを含む前記第１絶縁
膜上領域に構成され、表面が平坦加工された第２絶縁膜
とを具備し、 前記ダミーパタンは選択的に空洞により構成されている
ことを特徴とする半導体装置。 - 【請求項２】前記第２絶縁膜上には第２の配線パタンが
更に構成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】前記空洞は前記第２の配線パタンの下部に
構成されていることを特徴とする請求項１又は２記載の
半導体装置。 - 【請求項４】前記配線パタン及び前記空洞を除くダミー
パタンは同一材質で構成されていることを特徴とする請
求項１又は２記載の半導体装置。 - 【請求項５】前記配線パタン及び前記空洞を除くダミー
パタンの材質が金属であることを特徴とする請求項１又
は２記載の半導体装置。 - 【請求項６】第１絶縁膜上に構成された配線パターン及
び該配線パタンとは異なる材質のダミーパタンと、 前記配線パターン及びダミーパタンを含む前記第１絶縁
膜上領域に構成され、表面が平坦加工された第２絶縁
膜、 を具備することを特徴とする半導体装置。 - 【請求項７】前記ダミーパタンの材質が、カーボンであ
ることを特徴とする請求項６記載の半導体装置。 - 【請求項８】前記ダミーパタンの材質が、多結晶Ｓｉで
あることを特徴とする請求項６記載の半導体装置。 - 【請求項９】前記ダミーパタンの材質が、ＳｉＮである
ことを特徴とする請求項６記載の半導体装置。 - 【請求項１０】第１絶縁膜上に複数の配線パターン及び
複数のダミーパタンを形成する工程と、 前記複数の配線パターン及びダミーパタンを含む前記第
１絶縁膜上領域に、第２絶縁膜を堆積する工程と、 前記第２絶縁膜表面をＣＭＰ技術を用いて平坦化する工
程と、 前記複数のダミーパタン上部の前記第２絶縁膜に開孔部
を選択的に設ける工程と、 前記開孔部を介して前記ダミーパタンをエッチングする
工程と、 前記開孔部を含む前記第２絶縁膜上領域に、第３絶縁膜
を堆積する工程、を具備することを特徴とする半導体製
造方法。 - 【請求項１１】前記第３絶縁膜上に第２の配線パターン
を形成する工程を更に具備することを特徴とする請求項
１０記載の半導体製造方法。 - 【請求項１２】前記開孔部は１つのダミーパタンについ
て複数設けられることを特徴とする請求項１０又は１１
記載の半導体製造方法。 - 【請求項１３】前記開孔部は形状が円筒形であることを
特徴とする請求項１０又は１１記載の半導体製造方法。 - 【請求項１４】前記第２の配線パタンは前記開孔部の上
部に形成されることを特徴とする請求項１１記載の半導
体製造方法。 - 【請求項１５】 前記配線パタン及びダミーパタンの材
質が金属であることを特徴とする請求項１０又は１１記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319709A JPH11154675A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置及びその製造方法 |
| US09/195,614 US6396146B2 (en) | 1997-11-20 | 1998-11-19 | Semiconductor device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9319709A JPH11154675A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11154675A true JPH11154675A (ja) | 1999-06-08 |
Family
ID=18113312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9319709A Pending JPH11154675A (ja) | 1997-11-20 | 1997-11-20 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6396146B2 (ja) |
| JP (1) | JPH11154675A (ja) |
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| JP2005251896A (ja) * | 2004-03-03 | 2005-09-15 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US7648907B2 (en) | 2002-12-10 | 2010-01-19 | Fujitsu Limited | Semiconductor device, wiring substrate forming method, and substrate processing apparatus |
| WO2011135641A1 (ja) * | 2010-04-30 | 2011-11-03 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| WO2017064937A1 (ja) * | 2015-10-16 | 2017-04-20 | ソニー株式会社 | 半導体装置、および半導体装置の製造方法 |
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| DE10109778A1 (de) * | 2001-03-01 | 2002-09-19 | Infineon Technologies Ag | Hohlraumstruktur und Verfahren zum Herstellen einer Hohlraumstruktur |
| FR2844096A1 (fr) * | 2002-08-30 | 2004-03-05 | St Microelectronics Sa | Procede de fabrication d'un circuit electrique comprenant une etape de polissage |
| US6693357B1 (en) | 2003-03-13 | 2004-02-17 | Texas Instruments Incorporated | Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity |
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-
1997
- 1997-11-20 JP JP9319709A patent/JPH11154675A/ja active Pending
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1998
- 1998-11-19 US US09/195,614 patent/US6396146B2/en not_active Expired - Fee Related
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