JPH11307629A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 低誘電率の層間絶縁膜を埋め込み配線構造に
用いた場合にも配線抵抗のバラツキを抑え、且つ、低誘
電率化を阻害しないようにして配線間の容量を小さくす
ることにより、高速動作を可能とすること。 【解決手段】 有機ポリシロキサンで出来た第１の層間
絶縁膜の上に、第１の層間絶縁膜とエッチング選択比が
高くとれる酸化シリコンの堆積膜を形成し、この堆積膜
と第１の層間絶縁膜をＲＩＥ法を用いてエッチングし、
配線溝を開口する。その後、ライナー材を堆積し、その
上にメタル材を堆積してから、CMP 法を用いてメタル材
を平坦化してメタル配線を形成した後、前記堆積膜を除
去し、その後、有機ポリシロキサンで出来た第２の層間
絶縁膜を堆積して、多層配線を形成する。上記エッチン
グ選択比が高いため、配線溝の深さがその幅に拘らず均
一に出来、又、酸化シリコンの堆積膜を除いて低誘電率
の第２の層間絶縁膜に代えるため、配線間の容量を小さ
くすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、能動素子を電気的
に接続する多層配線層を有する半導体装置に係り、特に
配線層間の容量を低減する半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】近年のＬＳＩの高集積化に伴い、その配
線は微細化、多層化する傾向にある。更に、高性能デバ
イスでは、微細化多層化と同時に動作速度が落ちないよ
うに配線間容量を下げる必要が生じており、低誘電率を
有した絶縁膜を層間絶縁膜に用いる要求が高くなってい
る。

【０００３】この低誘電率絶縁膜としては、様々な材料
が提案されている。また、微細配線構造においては埋め
込み配線（以降ダマシン配線と記す）技術が提案されて
おり、更に、配線溝孔（以降ヴィアホールと記す）と配
線溝の両方を設けて、埋め込みを行う、所謂デュアルダ
マシン構造が提案されている。この埋め込み配線を形成
する場合には、面内のエッチング不均一性を補償し、様
々な配線幅の配線の溝の深さを一定にするために、溝の
深さ部分にエッチングストッパーになる膜を堆積してお
く必要がある。

【０００４】図２１〜２８はデュアルダマシン構造の多
層配線層を有する従来の半導体装置の製造方法を示した
断面図である。まず、図２１に示すように、半導体基板
１上に能動素子２を形成し、その上に、層間絶縁膜３を
介して第１の配線層１０１を形成する。その上に第１の
層間絶縁膜１０２として、例えばスピンコート法により
有機ポリシロキサン膜（ＳＯＧ膜）を堆積する。また、
第１の層間絶縁膜１０２の上に、第２の層間絶縁膜１０
３として例えばプラズマＣＶＤ法によリシリコン窒化膜
を堆積する。更に、その上に第３の層間絶縁膜１０４と
して、例えばスピンコート法による有機ポリシロキサン
（ＳＯＧ膜）を堆積する。

【０００５】次に、下層の第１の配線１０１との接続を
取るための穴と成るべき所定の位置にリソグラフィーを
行うために、レジスト１０５を堆積する。このレジスト
１０５をマスクとして、ヴィアホールを例えば反応性イ
オンエッチング法（以下、ＲＩＥ法と記す）によりエッ
チングしてレジスト１０５を除去すると、図２２の状態
になる。

【０００６】次に配線溝と成るべき所定の位置にリソグ
ラフィーを行うため、図２３に示すようにレジスト１０
６をマスクとして、例えばＲＩＥ法により配線溝を図２
４に示すように開孔する。この時、第３の層間絶縁膜１
０４をＲＩＥする条件で第２の層間絶縁膜１０３のエッ
チングレートが遅くなるような条件が要求される。これ
は第２の層間絶縁膜１０３が容易にエッチングされてし
まうと、幅が異なる各種溝の深さの均一性を確保するこ
とが困難となるからである。

【０００７】その後、図２５に示すようにレジスト１０
６を除去し、図２６に示すようにライナーメタル層１０
７として、例えばＴｉを例えばスパッタ法により堆積し
た後、メタル材１０８として、例えばＣｕを含有したＡ
ｌを例えばスパッタリング法によって堆積する。その
後、このメタル材１０８を化学的機械的研磨法（以下Ｃ
ＭＰと記す）によりエッチングして、図２７に示すよう
に不要な部分のメタルを取り除き、第２の配線層１０９
を形成する。図２８に示すように更に第４の層間絶縁膜
１１０として、例えば有機ポリシロキサンを堆積させ
て、多層配線を形成する埋め込み配線を形成する。

【０００８】図２９〜図３８は「ダマシン構造の多層配
線層を有する従来の半導体装置の他の製造方法を示した
断面図である。この従来例は」ヴィアホールを開けるプ
ロセスとは異なり、ヴィア部分に埋め込まれるべき材料
を予め柱状に立てておくプロセス（以下、ピラープロセ
スと記す）を有する製造方法である。

【０００９】まず、図２９に示す様に半導体基板１上に
能動素子２を形成し、その上に層間絶縁膜３を介して第
１の配線２０１を形成した後に、第２の配線２０１との
導通をとるための柱となる柱材２０２として、例えばＡ
ｌ、Ｓｉ、Ｗなどを堆積し、リソグラフィー法とＲＩＥ
法を用いて図３０に示すような柱状部２０４を形成す
る。

【００１０】その後、図３１に示すような第１の層間絶
縁膜２０５として、例えば有機ポリシロキサンをスピン
コート法により堆積し、図３２に示すような第２の層間
絶縁膜２０６として、例えばプラズマＣＶＤ法によりシ
リコン窒化膜を堆積する。その上に図３２に示すような
第３の層間絶縁膜２０７として、例えばスピンコート法
による有機ポリシロキサン膜を堆積する。

【００１１】次に配線溝と成るべき所定の位置にリソグ
ラフィーを行うべく、図３３に示すようにレジスト２０
８を付着して、図３４に示すような例えばＲＩＥ法によ
り配線溝を開孔する。この時、第３の層間絶縁膜２０７
をＲＩＥする条件で第２の層間絶縁膜２０６のエッチン
グレートが遅い条件が要求される。これは第２の層間絶
縁膜２０６が容易にエッチングされてしまうと、溝の深
さの均一性を確保することが困難となるからである。

【００１２】その後、図３５に示すようにレジスト２０
８を除去し、図３６に示すようなライナー材２０９とし
て、例えばＴｉをスパッタしてから、メタル材２１０と
して例えばＣｕを含有したＡｌを例えばスパッタリング
法によって堆積し、このメタル材２１０を図３７に示す
ようにＣＭＰ法により平坦化し、不要な部分のメタルを
取り除き、第２の配線２１１を形成する。その上に、図
３８に示すような第４の層間絶縁膜２１２として、例え
ば有機ポリシロキサンを堆積させて、多層配線を形成し
ていく。

【００１３】

【発明が解決しようとする課題】上記の前者で示した従
来例の半導体装置の製造方法では、有機ポリシロキサン
など有機官能基を含有している絶縁膜や、低誘電率の膜
密度の低い絶縁膜を層間絶縁膜として用いると、第２、
第３の層間絶縁膜１０３、１０４をエッチングして溝を
形成する時に、これら絶縁膜１０３、１０４間のエッチ
ング選択比が十分に確保できないという問題点がある。
この問題は第２の層間絶縁膜１０４を有機成分を含有す
る化合物、シリコン窒化膜にしても同様に生じる。ま
た、エッチングガス等の条件を種々変化させてもエッチ
ング時間等、現実的な範囲で１０以上のエッチング選択
比を得ることは困難であつた。第３の層間絶縁膜１０４
と第２の層間絶縁膜１０３とのエッチング選択性が保た
れないということは、即ち、配線の溝の深さが定まら
ず、配線抵抗値が場所場所によってまちまちになってし
まい、半導体装置（ＬＳＩ）としての動作が満足に得ら
れないという不具合が生じる。

【００１４】また、第３の層間絶縁膜１０３を仮にシリ
コン窒化膜として、上記した選択比確保が可能であった
としても、シリコン窒化膜は比誘電率が高い材料である
ため、第２の配線層１０９の線間容量を低減するという
観点からは採用できないことになる。

【００１５】更に、第２の配線層１０９の線間容量を低
減するという観点から第２の層間絶縁膜１０４として膜
密度の低い絶縁膜を採用すると、この絶縁膜は機械的強
度が低いため、ＣＭＰによって平坦化する場合にキズが
生じやすく、膜のＣＭＰ速度が速く、図２８のＡで示す
ように第２の配線層１０９のメタル膜厚が薄くなる箇所
が生じるなどの弊害が出るという問題もあった。

【００１６】又、上記後者で示した柱プロセスを使って
多層配線層を形成する従来の半導体装置の製造方法にも
同様の問題点がある。即ち、第３の絶縁膜２０７の配線
溝加工の際に第２の絶縁膜２０６とのエッチング選択比
が確保できないため、配線抵抗のバラツキが大きくな
る。更に、第２の絶縁膜２０６でエッチング選択比が確
保できる膜を採用可能であったとしても、比誘電率が高
いために線間容量の低減の弊害となる。又、膜密度の低
い絶縁膜は機械的強度が低いため、ＣＭＰによって平坦
化する場合にキズが生じやすく、膜のＣＭＰ速度が速
く、図３８のＡに示すように第２配線２１１のメタル膜
厚が薄くなる箇所が生じるなどの弊害が生ずる。結局、
従来の製造方法では、有機基を含有する若しくは膜密度
の低い低誘電率を有する絶縁膜材料を層間絶縁膜として
用いることにより、埋め込み配線を形成することは困難
であった。

【００１７】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、低誘電率の層間
絶縁膜を埋め込み配線構造に用いた場合にも配線抵抗の
バラツキを抑え、且つ、低誘電率化を阻害しないように
して配線間の容量を小さくすることができ、これにより
高速動作が可能な半導体装置の製造方法を提供すること
である。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、半導体基板上に形成された拡
散層の上に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜の上に堆積膜を形成する工程と、前記堆積膜に溝
を形成する工程と、前記溝が形成された堆積膜の上に金
属材料を堆積する工程と、前記金属材料を平坦化する工
程と、前記堆積膜を除去する工程とを備えたことにあ
る。

【００１９】この第１の発明によれば、半導体基板上に
形成された例えば能動素子などを形成する拡散層の上に
配線層を設けるべく、例えば有機ポリシロキサンの第１
の絶縁膜が形成される。この第１の絶縁膜の上に、例え
ばTEOSと酸素を用いて酸化シリコンの堆積膜がプラズマ
ＣＶＤ法で形成される。その後、この堆積膜に配線を埋
め込む溝をエッチングにより形成するが、酸化シリコン
と有機ポリシロキサンとのエッチング比率は８以上取れ
るため、溝の幅によらず、深さが均一な溝が形成され
る。この溝にＡｌなどの金属材料を堆積して、その表面
を例えばCMP によって平坦化すれば、前記溝内に配線が
形成される。この際、酸化シリコンは膜密度が高く堅い
ため、メタル膜厚が薄くなるような箇所のない均一な厚
みの配線層が形成される。ここで、金属材料を堆積する
前に、溝の内壁にチタンなどのライナー材を薄く堆積し
た後、金属材料を堆積してもよい。その後、高誘電率の
酸化シリコンの堆積膜を除去した後、低誘電率の第２の
層間絶縁膜を形成すれば、配線間の容量は低く保持され
る。更に、溝の深さが一定でCMP も均一なため、配線の
厚みが一定となる。

【００２０】第２の発明の特徴は、半導体基板上に設け
られた下層配線上に第１の絶縁膜を形成する工程と、前
記第１の絶縁膜の上に堆積膜を形成する工程と、前記堆
積膜に溝を形成する工程と、前記第１の絶縁膜と前記堆
積膜とに前記下層配線を露出させる開孔を形成する工程
と、前記堆積膜に前記開孔に連通する溝を形成する工程
と、前記溝が形成された堆積膜の上に金属材料を堆積す
る工程と、前記金属材料を平坦化する工程と、前記堆積
膜を除去する工程とを備えたことにある。

【００２１】この第２の発明によれば、半導体基板上に
設けられた下層配線は、半導体基板の表面領域に形成さ
れる能動素子の上に絶縁膜を介して形成されている。こ
の下層配線の上に、上層の配線を形成するべく、例えば
有機ポリシロキサンの第１の絶縁膜を形成し、その上に
例えば酸化シリコンの堆積膜を形成する。その後、下層
配線と上層配線とを電気的に接続するための前記下層配
線を露出させる開孔を第１の絶縁膜と前記堆積膜とにエ
ッチングにより形成し、更に、この開孔に連通し上層配
線を埋め込む溝を前記堆積膜にエッチングにより形成す
るが、酸化シリコンと有機ポリシロキサンとのエッチン
グ比率は８以上取れるため、溝の幅によらず、深さが均
一な溝が形成される。この溝にＡｌなどの金属材料を堆
積して、その表面を例えばCMP によって平坦化すれば、
前記溝内に上層の配線が形成されると共に、前記開孔に
下層配線と上層配線とを電気的に接続する導通路が形成
される。この際、酸化シリコンは膜密度が高く堅いた
め、メタル膜厚が薄くなるような箇所のない均一な厚み
の配線層が形成される。ここで、金属材料を堆積する前
に、溝及び開孔の内壁にチタンなどのライナー材を薄く
堆積した後、金属材料を堆積してもよい。その後、高誘
電率の酸化シリコンの堆積膜を除去した後、低誘電率の
第２の層間絶縁膜を形成すれば、配線間の容量は低く保
持される。更に、溝の深さが一定でCMP も均一なため、
上層配線の厚みが一定となる。

【００２２】第３の発明の特徴は、半導体基板上に設け
られた下層配線の表面に接続して上方に立設する導電性
の柱状部を形成する工程と、前記柱状部を埋設するよう
に下層配線の上に第１の絶縁膜を形成する工程と、前記
第１の絶縁膜の上に堆積膜を形成する工程と、前記堆積
膜に前記柱状部の上部表面が露出する溝を形成する工程
と、前記溝が形成された堆積膜の上に金属材料を堆積す
る工程と、前記金属材料を平坦化する工程と、前記堆積
膜を除去する工程とを備えたことにある。

【００２３】この第３の発明によれば、半導体基板上に
設けられた下層配線は、半導体基板の表面領域に形成さ
れる能動素子の上に絶縁膜を介して形成されている。こ
の下層配線の表面に接続して上方に立設されるＡｌなど
の導電性の柱状部を形成し、前記柱状部を埋設するよう
に下層配線の上に上層の配線を形成するべく、例えば有
機ポリシロキサンの第１の絶縁膜を形成し、その上に例
えば酸化シリコンの堆積膜を形成する。この堆積膜に上
層配線を埋め込む溝を前記柱状部の上面が露出するよう
にエッチングして形成するが、酸化シリコンと有機ポリ
シロキサンとのエッチング比率は８以上取れるため、溝
の幅によらず、深さが均一な溝が形成される。この溝に
Ａｌなどの金属材料を堆積して、その表面を例えばCMP
によって平坦化すれば、前記溝内に上層の配線が形成さ
れ、この配線は前記柱状部により下層配線と電気的に接
続される。この際、酸化シリコンは膜密度が高く堅いた
め、メタル膜厚が薄くなるような箇所のない均一な厚み
の配線層が形成される。ここで、金属材料を堆積する前
に、溝の内壁にチタンなどのライナー材を薄く堆積した
後、金属材料を堆積してもよい。その後、酸化シリコン
の堆積膜を除去した後、低誘電率の第２の層間絶縁膜を
形成すれば、配線間の容量は低くなる。更に、溝の深さ
が一定でCMP も均一なため、配線の厚みが一定となる。

【００２４】第４の発明の特徴は、前記堆積膜を除去し
た後に前記平坦化した金属材料の上から低誘電率の第２
の絶縁膜を形成する工程を設けたことにある。

【００２５】この第４の発明によれば、上層の配線間に
低誘電率の第２の層間絶縁膜が形成され、更に配線を多
層化できると共に、前記上層の配線間の容量は低く保持
される。

【００２６】第５の発明の特徴は、前記第１の絶縁膜と
前記堆積膜のエッチング選択比が少なくとも５以上ある
ことにある。

【００２７】この第５の発明によれば、例えば有機ポリ
シロキサンの第１の絶縁膜と酸化シリコンの堆積膜はエ
ッチング選択比が８以上あるため、前記溝をエッチング
により形成する際に、第１の層間絶縁膜がエッチングス
トッパーとして働き、溝の幅によらず均一な深さの溝が
形成される。

【００２８】第６の発明の特徴は、前記堆積膜はシリコ
ン酸化膜であることにある。

【００２９】この第６の発明によれば、シリコン酸化膜
は堅いため、その上に堆積した金属材料の表面をCMP に
よって平坦化する際に、削れ過ぎを防止し、厚みにばら
つきのない上層配線が形成される。

【００３０】第７の発明の特徴は、前記第１の絶縁膜は
有機官能基を含有する化合物であることにある。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１〜図９は本発明の半導体装置
の製造方法の第１の実施の形態を示した断面図である。
まず、図１に示すように半導体基板１０上に能動素子２
０を形成し、その上に層間絶縁膜３０を介して第１の配
線（下層配線）３０１を形成する。更に、その上に、第
１の層間絶縁膜３０２として、例えば−ＣＨ３基を含む
シロキサンをスピンコーティング法を用いて堆積する。
更に、堆積膜３０３として、例えばTEOS（tetraethorys
ilane)と酸素を用いて、プラズマＣＶＤ法によってシリ
コン酸化膜（ＳｉＯ₂膜）を堆積する。（この時、堆積
膜３０３の膜厚はこれから形成する第２の配線（上層配
線）の厚みに相当するようにする。）次に、下層の第１
の配線３０１との接続を取るための接続孔となるべき所
定の位置にリソグラフィーを行うべく、堆積膜３０３の
上にレジスト３０４を付着する。このレジスト３０４を
マスクとして、第１の層間絶縁膜３０２及び堆積膜３０
３をＲＩＥ法を用いてエッチングし、図２に示すように
レジスト３０４を除去して、ヴィアホールを形成する。

【００３２】次に配線溝となるべき所定の位置にリソグ
ラフィーを行うべく、図３に示すようにレジスト３０５
を堆積膜３０３の上に付着する。次に配線溝のＲＩＥを
行なうが、この時、堆積膜３０３をエッチングし、第１
の層間絶縁膜３０２のエッチング速度は遅いような、例
えば有機成分をエッチングする作用の弱い、ような、例
えばＯ₂ を添加しないエッチングガス条件でＲＩＥを行
なうことで、配線溝の深さを様々なパターンで均一にす
ることが可能となる。

【００３３】堆積膜３０３を図４に示すように溝加工し
た後、図５に示すようにレジスト３０５を除去してか
ら、図６に示すようにライナー材３０６として、例えば
Ｔｉを例えばスパッタリング法を用いて堆積する。その
後、図６に示すようにメタル材３０７として、例えばＣ
ｕを含有したＡｌをリフロースパッタリングによつて堆
積する。その後、図７に示すようにＣＭＰを用いてメタ
ル配線（第２の配線）３０８を形成する。ＣＭＰを行な
う際に、メタルと選択比を取るべき堆積膜３０３は膜密
度の高い膜とすることが可能なので、キズやシニングを
防ぎ、均一な膜とすることが可能となる。メタル配線３
０８が形成されたあと、図８に示すように堆積膜３０３
を除去する。

【００３４】この堆積膜３０３を除去する方法として
は、例えば前述の堆積膜３０３の溝加工で用いたＲＩＥ
条件でも良いし、選択的に堆積膜３０３を除去する薬液
処理でも良し、等方的ケミカルドライエッチングを用い
ても良い。その後、図９に示すような第２の層間絶縁膜
３０９として、例えば−ＣＨ３基を含むシロキサンをス
ピンコーティング法を用いて堆積する。これを繰り返す
ことによって、多層配線を作り上げる。

【００３５】本実施の形態によれば、堆積膜３０３とし
て酸化シリコン膜を用いることにより、第１の層間絶縁
膜３０２との間で配線溝を形成する際に、この層間絶縁
膜３０２と堆積膜３０３との間のエッチング選択比を十
分取ることができ、配線溝の深さを様々なパターンで均
一にすることが可能となって、配線抵抗のばらつきを抑
えることができる。又、第２の配線であるメタル配線３
０８を形成した後、堆積膜３０３を除去して、有機ポリ
シロキサンのような低誘電率の第２の層間絶縁膜３０９
を堆積するため、メタル配線３０８間の容量を小さく抑
えることができ、ＲＣ遅延を抑えて能動素子２０の高速
動作を可能にしている。又、メタル配線３０８をCMP 法
で形成する際に、機械的強度の高い酸化シリコンの堆積
膜３０３が介在するため、膜のCMP 速度が速くならず、
メタル配線３０８を均一に平坦化でき、メタル膜厚が薄
くなるような箇所を無くすことができる。

【００３６】尚、上記実施の形態では−ＣＨ３基を持っ
た有機ポリシロキサンを用いたが、その他の有機官能基
を持ったシロキサンでも良いし、ポリイミドなど有機化
合物を用いてもよく、また、有機官能基を有しない膜密
度の低い絶縁膜を用いても同様の効果がある。

【００３７】又、上記実施の形態ではスピンコーティン
グ法を用いたが、ＣＶＤ法、スパッタリング法を用いて
も同様の効果がある。

【００３８】更に、上記実施の形態では堆積膜３０３と
してプラズマＣＶＤで形成したシリコン酸化膜を用いた
が、第１の層間絶縁膜３０２とエッチング選択比の取れ
る材料であれば他のものでも同様の効果があり、無機シ
ロキサンでもよいし、シリコン窒化膜でも良いし、その
他のガスソースを用いたシリコン酸化膜、炭素膜、酸化
アルミニウム膜などでもよいし、或いは絶縁膜でなくと
も、同様の効果を得ることができる。

【００３９】又、上記実施の形態ではメタル材３０７の
堆積をスパッタ法にて行なっているが、ＣＶＤ法を用い
ても同様の効果がある。

【００４０】更に、上記実施の形態では、接続孔（ヴィ
アホール）を配線溝よりも先に形成するプロセスを示し
たが、配線溝を先に形成するプロセスであっても同様の
効果がある。

【００４１】又、配線溝とヴィアホールのエッチングに
おいて、穴底面をプラズマで叩くことを防ぐために、レ
ジストや無機シロキサンの犠牲膜を用いても同様の効果
がある。

【００４２】更に、上記実施の形態ではメタル配線３０
８の材料として、Ｃｕを含有したＡｌ膜を用いたが、Ｃ
ｕなど他のメタル材料を用いても同様の効果がある。

【００４３】上記実施の形態では、メタル配線３０８の
加工をＣＭＰ法を用いたが、ＲＩＥ法を用いても同様の
効果がある。

【００４４】上記実施の形態では堆積膜３０３を単層膜
としたが、積層とし、更にエッチング均一性を上げる構
造を選択することも可能である。勿論、第１の層間絶縁
膜３０２も単層でなく、積層構造であっても同様の効果
がある。

【００４５】上記実施の形態では第１の配線３０１の上
に第２の配線３０８を形成する際の製造方法について述
べたが、図１に示すようなゲート電極４０の上に第１の
配線３０１を形成する際の製造方法においても、上記し
たのと同様の製造方法を用いて同様の効果を得ることが
できる。

【００４６】図１０〜図２０は本発明の半導体装置の製
造方法の第２の実施の形態を示した断面図である。ま
ず、図１０に示すように半導体基板１０上に能動素子及
び第１の配線４０１を形成し、その上に、ヴィアプラグ
を形成するための柱材４０２として、例えばＡｌ材を堆
積させる。この柱材４０２の上にレジスト４０３を付着
し、リソグラフィー工程とＲＩＥ法を用いてパタ−ニン
グし、図１１に示すようにヴィアプラグ４０４を形成す
る。その後、図１２に示すように第１の層間絶縁膜４０
５として、例えば−ＣＨ３基を含むシロキサンをスピン
コーティング法を用いて堆積する。更に、堆積膜４０６
として、例えばTEOS（tetraethoxy silane)と酸素を用
いて、プラズマＣＶＤ法によって図１３に示すように酸
化シリコン膜を堆積する。

【００４７】次に、配線溝となるべき所定の位置に図１
４に示すようにレジスト４０７を付着してリソグラフィ
ーを行う。次に配線溝のＲＩＥを行なうが、この時、堆
積膜４０６のエッチング速度比べて、第１の層間絶縁膜
４０５のエッチング速度は遅いような、例えば有機成分
をエッチングする作用の弱いような、例えばＯ₂ を添加
しないエッチングガス条件でＲＩＥを行なう。

【００４８】こうして図１５に示すように堆積膜４０６
を溝加工した後、図１６に示すようにレジスト４０７を
除去し、図１７に示すようにライナー材４０８として、
例えばＴｉをスパッタリングし、メタル材４０９とし
て、例えばＣｕを含有したメタル材をリフロースパッタ
リングによって堆積し、図１８に示すようにＣＭＰ法を
用いてメタル配線（第２配線）４１０を形成する。

【００４９】メタル配線４１０が形成されたあと、図１
９に示すように堆積膜４０６を除去する。この堆積膜４
０６を除去する方法としては、例えば前述の堆積膜４０
６の溝加工で用いたＲＩＥ条件でも良いし、選択的に堆
積膜４０６を除去する薬液処理でも良いし、等方的ケミ
カルドライエッチングを用いても良い。その後、第２の
層間絶縁膜４１１として、例えば−ＣＨ３基を含むシロ
キサンをスピンコーティング法を用いて堆積する。これ
を繰り返すことによって、多層配線を作り上げる。

【００５０】本実施の形態によれば、堆積膜４０６とし
て酸化シリコン膜を用いることにより、第１の層間絶縁
膜４０５との間で配線溝を形成する際に、層間絶縁膜４
０５と堆積膜４０６との間のエッチング選択比を十分取
ることができ、配線溝の深さを様々なパターンで均一に
することが可能となって、配線抵抗のばらつきを抑える
ことができる。又、第２の配線であるメタル配線４１０
を形成した後、堆積膜４０６を除去して、有機ポリシロ
キサンのような低誘電率の第２の層間絶縁膜４１１を堆
積するため、メタル配線４１０間の容量を小さく抑える
ことができ、能動素子２０の高速動作を可能にしてい
る。又、メタル配線４１０をCMP 法で形成する際に、機
械的強度の高い酸化シリコンの堆積膜４０６が介在する
ため、膜のCMP 速度が速くならず、メタル配線４１０を
均一に平坦化でき、メタル膜厚が薄くなるような箇所を
無くすことができる。

【００５１】尚、上記実施の形態では−ＣＨ３基を持っ
た有機ポリシロキサンを用いたが、その他の有機官能基
を持ったシロキサンでも良いし、ポリイミドなど有機化
合物を用いてもよく、また、有機官能基を有しない膜密
度の低い絶縁膜を用いても同様の効果がある。

【００５２】又、上記実施の形態ではスピンコーティン
グ法を用いたが、ＣＶＤ法、スパッタリング法を用いて
も同様の効果がある。

【００５３】更に、上記実施の形態では堆積膜４０６と
してプラズマＣＶＤで形成したシリコン酸化膜を用いた
が、第１の層間絶縁膜４０５とエッチング選択比の取れ
る材料であれば他のものでも同様の効果があり、無機シ
ロキサンでもよいし、シリコン窒化膜でも良いし、その
他のガスソースを用いたシリコン酸化膜、炭素膜、酸化
アルミニウム膜などでもよいし、或いは絶縁膜でなくと
も、同様の効果を得ることができる。

【００５４】又、上記実施の形態ではメタル材４０９の
堆積をスパッタ法にて行なっているが、ＣＶＤ法を用い
ても同様の効果がある。

【００５５】更に、上記実施の形態では、ヴィアプラグ
となるべき材料を予め堆積させて加工しているが、後か
ら容易に除去できる材料、例えば無機ポリシロキサンの
ピラーを立てておいて、後に除去した後でメタル材料を
埋め込むというプロセスを取っても同様の効果がある。

【００５６】更に、上記実施の形態ではメタル配線４１
０の材料として、Ｃｕを含有したＡｌ膜を用いたが、Ｃ
ｕなど他のメタル材料を用いても同様の効果がある。

【００５７】上記実施の形態では堆積膜４０６を単層膜
としたが、積層とし、更にエッチング均一性を上げる構
造を選択することも可能である。勿論、第１の層間絶縁
膜４０５も単層でなく、積層構造であっても同様の効果
がある。

【００５８】

【発明の効果】以上詳細に説明したように、本発明であ
る半導体装置の製造方法によれば、第１の絶縁膜をエッ
チングストッパーとする堆積膜を用いて配線埋め込み用
の溝を形成し、その後前記堆積膜を除去するため、前記
溝をその幅に拘らず深さを均一に形成できることによ
り、この溝に形成される配線の厚みを一定にでき、低誘
電率の層間絶縁膜を埋め込み配線構造に用いた場合にも
配線抵抗のバラツキを抑えることができる。その上、低
誘電率化を阻害しないようにして配線間の容量を小さく
できるので、ＲＣ遅延を少なくして能動素子を高速で動
作させることができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図２】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図３】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図４】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図５】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図６】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図７】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図８】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図９】本発明の半導体装置の製造方法の第１の実施の
形態を示した断面図である。

【図１０】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１１】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１２】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１３】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１４】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１５】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１６】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１７】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１８】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図１９】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図２０】本発明の半導体装置の製造方法の第２の実施
の形態を示した断面図である。

【図２１】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２２】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２３】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２４】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２５】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２６】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２７】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２８】従来の半導体装置の製造方法の一例を示した
断面図である。

【図２９】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３０】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３１】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３２】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３３】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３４】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３５】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３６】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３７】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【図３８】従来の半導体装置の製造方法の他の例を示し
た断面図である。

【符号の説明】

１０ 基板 ２０ 能動素子 ３０ 層間絶縁膜 ４０ ゲート電極 ３０１、４０１ 第１の配線 ３０２、４０５ 第１の層間絶縁膜 ３０３、４０６ 堆積膜 ３０４、３０５、４０３、４０７ レジスト ３０６、４０８ ライナー材 ３０７、４０９ メタル材 ３０８、４１０ メタル配線 ３０９、４１１ 第２の層間絶縁膜 ４０２ 柱材 ４０４ ヴィアプラグ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 東 和幸 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 松永 範昭 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された拡散層の上に
   第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に堆積膜を形成する工程と、 前記堆積膜に溝を形成する工程と、 前記溝が形成された堆積膜の上に金属材料を堆積する工
   程と、 前記金属材料を平坦化する工程と、 前記堆積膜を除去する工程とを備えることを特徴とする
   半導体装置の製造方法。
2. 【請求項２】 半導体基板上に設けられた下層配線上に
   第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の上に堆積膜を形成する工程と、 前記第１の絶縁膜と前記堆積膜とに前記下層配線を露出
   させる開孔を形成する工程と、 前記堆積膜に前記開孔に連通する溝を形成する工程と、 前記溝が形成された堆積膜の上に金属材料を堆積する工
   程と、 前記金属材料を平坦化する工程と、 前記堆積膜を除去する工程とを備えることを特徴とする
   半導体装置の製造方法。
3. 【請求項３】 半導体基板上に設けられた下層配線の表
   面に接続して上方に立設する導電性の柱状部を形成する
   工程と、 前記柱状部を埋設するように下層配線の上に第１の絶縁
   膜を形成する工程と、 前記第１の絶縁膜の上に堆積膜を形成する工程と、 前記堆積膜に前記柱状部の上部表面が露出する溝を形成
   する工程と、 前記溝が形成された堆積膜の上に金属材料を堆積する工
   程と、 前記金属材料を平坦化する工程と、 前記堆積膜を除去する工程とを備えることを特徴とする
   半導体装置の製造方法。
4. 【請求項４】 前記堆積膜を除去した後に前記平坦化し
   た金属材料の上から低誘電率の第２の絶縁膜を形成する
   工程を設けたことを特徴とする請求項１乃至３いずれか
   １記載の半導体装置の製造方法。
5. 【請求項５】 前記第１の絶縁膜と前記堆積膜のエッチ
   ング選択比が少なくとも５以上あることを特徴とする請
   求項１乃至４いずれか１記載の半導体装置の製造方法。
6. 【請求項６】 前記堆積膜はシリコン酸化膜であること
   を特徴とする請求項１乃至５いずれか１記載の半導体装
   置の製造方法。
7. 【請求項７】 前記第１の絶縁膜は有機官能基を含有す
   る化合物であることを特徴とする請求項１乃至６いずれ
   か１記載の半導体装置の製造方法。