JP4266502B2 - 半導体基板の表面上における銅のデュアル・ダマシン構造体の表面を処理する方法 - Google Patents
半導体基板の表面上における銅のデュアル・ダマシン構造体の表面を処理する方法 Download PDFInfo
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- 229910052802 copper Inorganic materials 0.000 title claims description 101
- 239000010949 copper Substances 0.000 title claims description 101
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims description 98
- 230000009977 dual effect Effects 0.000 title claims description 70
- 238000000034 method Methods 0.000 title claims description 47
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 title claims description 8
- 230000004888 barrier function Effects 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- 239000010409 thin film Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 21
- 239000010408 film Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 16
- 230000003628 erosive effect Effects 0.000 claims description 14
- 238000001020 plasma etching Methods 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 229910052715 tantalum Inorganic materials 0.000 claims description 7
- IAZDPXIOMUYVGZ-UHFFFAOYSA-N Dimethylsulphoxide Chemical compound CS(C)=O IAZDPXIOMUYVGZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 125000000896 monocarboxylic acid group Chemical group 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims 1
- 238000003631 wet chemical etching Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 140
- 230000000694 effects Effects 0.000 description 13
- 238000000151 deposition Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 150000001879 copper Chemical class 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000001995 intermetallic alloy Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000006748 scratching Methods 0.000 description 1
- 230000002393 scratching effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 150000003609 titanium compounds Chemical class 0.000 description 1
- 150000003658 tungsten compounds Chemical class 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Computer Hardware Design (AREA)
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- Mechanical Treatment Of Semiconductor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路装置の製造、より具体的には、銅の化学機械的研磨による平坦化（ＣＭＰ）法を行う間及び行った後の銅表面のディッシング（dishing）及びエロージョン（erosion）を少なくする方法に関する。
【０００２】
【従来の技術】
半導体デバイス及びデバイスの機能部分が絶え間なく極小化するのに伴って、これらのデバイスを相互に接続するために使用される金属インターフェース部の導電率は益々重要となっている。低抵抗率の材料を見出し且つ半導体デバイスを製造するとき、これらの材料を使用する技術に習熟することが重要視されているのはこの理由によるものである。
【０００３】
【発明が解決しようとする課題】
半導体産業が誕生したとき以降、金属を相互接続するために最も広く使用されている材料は、アルミニウムである。しかしながら、極小デバイスの場合、アルミニウムは、線幅に制限を課し、このため、ミクロン及びミクロン以下のデバイスを製造するとき、エレクトロマイグレーションは、アルミニウムを使用することに伴う大きな欠点の１つである。このため、銅、金及び銀のような金属は、低抵抗率であることに加えて、エレクトロマイグレーションに対する抵抗性に優れているから、これらの代替的な金属が盛んに研究されてきた。
【０００４】
検討した代替金属の更に重大な問題点は、半導体デバイスの他の部分にて望ましくない金属間合金及び/又は再結合センターを形成することである一方、これらの金属の一部は拡散率も高く、このため、その適用がより難しいことである。銅は、近年、その基本的な適用に関して、及び銅を使用する場合の望ましくない副次的な効果を解消する方法に関して、注目に値する研究対象とされた金属である。銅は、低コストで且つ加工が容易であるという利点を有するものの、比較的低温度にて銅の酸化が生ずるという重大な副次的効果による欠点がある。
【０００５】
標準的な相互接続線の製造方法を行う間、及び必要とされる相互接続線のパターンをエッチングする間、そのパターンを画成するために、フォトレジストが使用される。この線パターンのエッチングが完了した後、フォトレジストを除去しなければならないが、これは極めて酸化した環境内にて行われ、これにより、銅を酸化過程にさらすことになる。フォトレジストは、例えば、フォトレジストを容易に除去可能な灰に還元する酸素プラズマを使用して除去することができる。
【０００６】
金属相互接続部を形成するときに広く使用されている２つのアプローチは、ダマシン及びデュアル・ダマシン構造体を使用するものである。ダマシン法を適用することは、最も顕著には、銅を被覆するときに広く採用されつつある。その理由は、極めて小型の半ミクロン以下の超大規模集積デバイス内にダマシンプラグが深く貫入している場合、銅のドライエッチングが困難だからである。最近の適用例で、導電性の金属線として銅を使用して成功しているもののうち、注目に値するのは、ＣＭＯＳの６層銅金属デバイスの製造である。
【０００７】
ダマシン構造体を形成するとき、最初に、金属プラグが表面に形成される。この表面は、殆どの場合、半導体基板の表面である。層間絶縁膜（ＩＬＤ）の層は金属線のトレンチが形成される（例えば、反応性イオンエッチング技術を使用して）表面上に堆積される（例えば、絶縁材としてＳｉＯ2を使用するプラズマＣＶＤ技術を使用して）。
【０００８】
トレンチは、金属プラグの上方に位置し、金属にて充填される（例えば、ＣＶＤ法又はメタルフロー法の何れかを使用して）。この金属をＩＬＤ層の上面に平坦化するならば、ダマシン構造体が完成される。幾つかの初期のダマシン構造体では、平坦化の方法として反応性イオンエッチング（ＲＩＥ）を使用して製造していたが、今日では、専ら、化学機械的研磨による平坦化（ＣＭＰ）法が使用されている。
【０００９】
ダマシン法の応用技術は、デュアル・ダマシン法であり、この場合、絶縁、すなわち酸化シリコンのような絶縁性材料が、導電線及びビアに対する数千個もの開口部を備えたパターンとして形成され、これらのビアは、同時に金属にて充填される。ダマシンは、溝が絶縁層内に形成されて金属によって充填され、導電線を形成するようにする相互接続部を製造するための方法である。この場合、デュアル・ダマシンは、単一のダマシンの溝が形成されることに加えて、導電性のビア開口部が形成される多層レベルの相互接続法である。デュアル・ダマシン法の１つは、３つの連続的な堆積により形成された絶縁層を使用するもので、中央層がエッチング停止層として機能する。このエッチング停止層をＳｉＮとし、この３層の形態の上部層及び底部層をＳｉＯ2とすることができる。この絶縁性の３層は、ビアをレジストパターン化して３つの絶縁層を通じてエッチングすることにより、最初に、ビアを形成することを許容する。次に、導電性パターンを上部絶縁層に形成し、これにより、ＳｉＮの中央層が、導電性パターンのエッチングのための停止層を形成する。基板の表面に形成された３つの絶縁層を更に使用する別のアプローチは、最初に、導電性上部層の導電線に対するパターンを形成する。これにより、ＳｉＮ層が、同様にエッチング停止層として機能するようにする。次に、ビアパターンを導電線のパターンと整合させて、ＳｉＮのエッチング停止層及び第一の絶縁層を通じてビアをエッチングすることによりビアを形成することができる。更に別のアプローチは、２つのステップにて３つの絶縁層を堆積するものである。最初に、ＳｉＯ2の第一の層を堆積し、次に、ＳｉＮのエッチング停止層を堆積する。この時点にて、ビアパターンを露出させてエッチングすることができる。次に、ＳｉＯ2の上部絶縁層を堆積し、そして、導電線をパターン化してエッチングする。ＳｉＮ層は、ビア開口部が既にエッチングされている箇所を除いて、エッチングを停止させる。
【００１０】
導電性溝及びビアの双方に同時に金属を充填することを許容し、これにより、加工ステップを不要にする点にて、デュアル・ダマシンは、シングルダマシンに優る改良である。
【００１１】
銅は、ＲＩＥ（反応性イオンエッチング）により加工処理することが極めて難しいため、配線材料として銅が使用される場合、ＣＭＰ方法を使用する必要がある。埋め込んだ配線の形成方法に従って、引掻き傷を付けることなく高速度にて銅を研磨するためには、研磨スラリー中に含まれる、銅エッチング効果を発揮する成分の量を増すことにより、銅のエッチング速度を速くしなければならない。成分を多量に使用するならば、エッチングは等方性的に行なわれる。その結果、埋め込んだ銅はエッチングにより失われ、配線中にディッシングが生じる。
【００１２】
抵抗率が小さいこと、エレクトロマイグレーションに対する抵抗性が大きいこと、及びストレス・ボイドに対する抵抗性を有することのため、銅が好まれることがしばしばあることは上述した通りである。しかしながら、銅は、酸化シリコン及び酸素含有ポリマーのような一般的な絶縁性材料に対して拡散率が大きいという不利益な点を有する。その結果、例えば、ポリイミドを高温にて加工する間に、銅がポリイミド内に拡散する結果、銅がポリイミド内の酸素と結びつくことにより、銅及びポリイミドが著しく腐食することになる。その腐食の結果、接着力低下、層間剥離、ボイドが生じ、最終的に、構成要素が破局的に機能しなくなる。このため、銅の拡散を阻止する拡散バリアが必要とされることがしばしば生ずる。バリア層は、典型的に、チタンの１つ以上の要素の組み合わせ、タングステンと窒化チタン、又は窒化タングステン、タングステン、タンタル、ニオブ、モリブデンのような多岐に亙る要素を含むことができる。本発明は、タンタル（Ｔａ）系のバリア層を使用するが、タングステン又はチタン或いはその成分を含むバリア層のようなその他のタイプのバリア層を本発明の範囲内にて適用することもできる。
【００１３】
金属相互接続部に対し銅を使用する、すなわち、バリア層としてＴａ及び／又はＴａ化合物と組み合わせて銅を使用するデュアル・ダマシン構造体の場合にあっては、Ｔａ系材料に対して銅は選択性（分離度）に富むため、銅表面のＣＭＰ法の後、大きいトレンチのディッシング及び小さいデバイスの機能部分のエロージョンが過度のものとなる。この選択性（分離度）に富むことは、銅層の柔軟な表面（このため、速い研磨速度）と比較して、Ｔａ系材料の硬く且つ化学的に不活性な性質（このため、遅い研磨速度）に起因する。この銅（相互接続金属）とＴａ（バリア層）との間のこの差の結果、銅がＴａ又はＴａ系材料よりも速い速度にて除去され、これにより、銅の相互接続金属の表面上にディッシング及びエロージョンによる重大な作用を生じさせる。このように、信頼性が極めて高い銅製のＬＳＩ配線を形成することは難しい。
【００１４】
デバイスの寸法が小さくなるに伴い、ビアプラグ及び／又は導電性の金属線に対し使用されるアルミニウム被覆は、抵抗率が大きく且つエレクトロマイグレーションに対する抵抗性が小さいという問題を生ずる。銅の薄膜は、抵抗率が小さく且つエレクトロマイグレーションに対する抵抗性が大きいという効果をもたらす。このため、超大規模集積導体材料、特に、デバイスの寸法がミクロン以下の寸法に近付くのに伴い、これらの銅の薄膜は魅力的であるように思われる。しかしながら、銅の膜に対して開発されたドライエッチング法は成功せず、このことは、かかる用途に関して銅が広く検討されないことの１つの主な理由である。また、湿式エッチング及びスパッタエッチングは、銅ハロゲン化合物が非揮発性であるため、銅をパターン化することができない。
【００１５】
本発明は、相互接続金属にて使用される銅表面のディッシング及びエロージョン効果を少なくし、これにより、半導体デバイスにて使用される銅表面の平坦度及び表面の均一性を向上させることのできる方法を教示するものである。
【００１６】
米国特許第５，７４１，６２６号（ジェイン（Ｊａｉｎ））には、銅のデュアル・ダマシン法が記載されている。
米国特許第５，８１８，１１０号（クロニン（Ｃｒｏｎｉｎ））には、ＣＭＰ法の後、銅プラグの上に形成されたエッチングバリア層が開示されている。第５欄、３５行参照。
【００１７】
米国特許第５，８１４，５５７号（ベンカトラマン（Ｖｅｎｋａｔｒａｍａｎ）及びその他の者）には、デュアル・ダマシン法における銅プラグ上の金属層１６が開示されている。
【００１８】
米国特許第５，６７４，７８７号（ザオ（Ｚｈａｏ）及びその他の者）には、銅相互接続部の上のキャップ／バリア層２４が記載されている。
米国特許第５，７２３，３８７号（チェン（Ｃｈｅｎ））には、ＣＭＰ法の後の銅プラグ上におけるキャップ層が説明されている。
【００１９】
米国特許第５，７４４，３７６号（チャン（Ｃｈａｎ）及びその他の者）には、ＣＭＰ法の後の銅プラグ上におけるＳｉＮキャップ層が記載されている。
本発明の主要な目的は、デュアル・ダマシンの銅表面におけるディッシング及びエロージョンを少なくすることである。
【００２０】
本発明の別の目的は、デュアル・ダマシンの銅表面の平坦度及び均一さを向上させることである。
【００２１】
【課題を解決するための手段】
本発明の目的に従って、銅のデュアル・ダマシンの相互接続構造体を形成する新規な方法が提供される。層間絶縁膜（Inter Metal Dielectric ＩＭＤ）の層が構造体上に堆積（形成）される。
【００２２】
本発明の第一実施の形態に基づいて、キャップ層がＩＭＤ上に堆積（形成）され、デュアル・ダマシン構造体がキャップ層を介して形成されて、ＩＭＤ内に埋め込まれる。キャップ層を囲む表面を含むデュアル・ダマシン構造体上にバリア層がブランケット堆積（一様に堆積、形成）される。デュアル・ダマシン構造体用の銅が堆積（形成）されて研磨される。この研磨は、バリア層の表面まで行われ、その後にデュアル・ダマシン構造体の銅プロファイルの表面を湿式エッチング技術によって下げる（剥ぎ取る）。これにより、銅表面はバリア層の表面よりも下方となり、薄い膜が銅及びバリア層の上にブランケット堆積（一様に堆積、形成）される。薄い膜をＣＭＰ法により除去して、デュアル・ダマシン構造体の銅プロファイルの表面を形成し、この場合、銅の上方の面（堆積した薄い膜の残り分を含む）が銅表面のディッシング及びエロージョン効果を解消するのに十分に硬いようにする。
【００２３】
本発明の第二実施の形態は、上述したキャップ層を堆積（形成）しないが、以下のように本発明の第一実施の形態と同一のステップに従って行われ、同一の効果が得られる。ＩＭＤ層を基板上に堆積（形成）し、ＩＭＤ内にデュアル・ダマシン構造体を形成し、バリア層をデュアル・ダマシン上に堆積（形成）し、デュアル・ダマシン構造体に銅を堆積（形成）してバリア層の表面まで下方に研磨する。デュアル・ダマシン構造体の表面を下げて（剥ぎ取って）、バリア層の表面よりも下方となるようにし、薄い膜を銅及びバリア層上に堆積（形成）する。薄い膜を除去して、デュアル・ダマシン構造体の銅プロファイルの表面を形成し、銅の上方の表面（堆積した薄い膜の残り分を含む）が銅表面のディッシング及びエロージョン効果を解消するのに十分に硬いようにする。
【００２４】
本発明の第三実施の形態は、本発明の第一実施の形態と基本的に同一の手順に従い、薄い膜層を堆積（形成）することを含む。この膜は、本発明の第三実施の形態に基づいて、プラズマエッチングにより除去して、本発明の先の２つの実施形態の下で得られたものと同一の結果が得られるようにする。
【００２５】
本発明の第四実施の形態は、本発明の第二の実施の形態と基本的に同一の手順に従い、薄い膜層を堆積（形成）することを含む。本発明の第四実施の形態に基づくこの膜は、プラズマエッチングにより除去して、本発明の先の３つの実施の形態の下で得られたものと同一の効果が得られるようにする。
【００２６】
【発明の実施の形態】
次に、特に、図１を参照すると、金属面１０の頂部に形成されたデュアル・ダマシン構造体が断面図にて図示されている。該デュアル・ダマシン構造体は、下方の金属層１０と直接接触したビア部分１２と、該ビア構造体１２の上方になる相互接続線部分１４とから成っている。デュアル・ダマシン構造体は、層間絶縁膜（Inter Metal Dielectric ＩＭＤ）の層１６内に形成されている。デュアル・ダマシン構造体のプロファイルをＩＭＤ内に形成する前、キャップ層１８をＩＭＤの表面の上に堆積（形成）させる。このキャップ層がエッチング又はＣＭＰ法の何れかによりＩＭＤの表面から容易に除去可能であるとの理解に基づいて、キャップ層に対する条件は、基本的に、典型的な銅バリア層に対する条件と同一である。バリア層に対して使用可能である上述した材料のうち、窒化シリコン（Ｓｉ3Ｎ4）が当該適用例の条件を満たす。更なる必要条件は、例えば、約１００オングストローム乃至３０００オングストロームの範囲のような十分な厚さまでキャップ層を堆積（形成）することであり、このことは、その工程の後の時点でキャップ層内におよぶまで研磨することを許容し、キャップ層の一部が所定の位置に残ることになる。このキャップ層の残り分は、銅酸化／拡散保護層として機能し、これにより、別個の工程としてこのような機能を有する層を堆積しなくても済むようになる。キャップ層１８を堆積（形成）した後に、デュアル・ダマシン・プロファイルを、キャップ層１８を介して絶縁膜の層１６内に形成する。
【００２７】
図２には、ＩＭＤ開口部の上方のデュアル・ダマシンの側壁及びキャップ層の表面がＴａ系バリア層２０にて裏打ちされ、このバリア層２０の上に銅層２２が一様に堆積（形成）され、この銅層２２がデュアル・ダマシン構造体のプロファイルを充填し且つバリア層２０の表面を被覆する状態が示してある。また、タングステン又はタングステン化合物及びチタン又はチタン化合物のようなその他のバリア層を使用することもできる。本発明は、上述したように、タンタル（Ｔａ）系バリア層を使用することにのみ限定されるものではなく、タングステン又はチタン或いはその化合物を含むバリア層を適用することも可能である。
【００２８】
図３には、ＩＭＤ１６の表面の上方から余剰な銅の除去を完了した後の断面図が図示されており、この銅の除去はＣＭＰ法を使用して行うことができる。この工程の間、ＩＭＤ表面の上方で銅の下方となる、バリア層２０は停止層として機能することができる。この場合、銅２４は、典型的なデュアル・ダマシン構造体のプロファイルを有している。
【００２９】
図４には、デュアル・ダマシン開口部から銅（図３のプロファイル２４にて図示）を下げて又は部分的に剥ぎ取り、これにより、この開口部内に新たな銅プロファイル２６を形成した後の断面図が図示されている。例えば、ＣＨ3ＣＯＯＨ／ＮＨ4Ｆ又はＣＣｌ4／ＤＭＳＯをエッチング剤として使用するように、湿式化学的作用を利用してこの銅の剥ぎ取りを行うことができる。図４には、デュアル・ダマシン構造体のプロファイルに凹所２８が形成された状態が示してある。
【００３０】
図示した凹所２８の深さは、キャップ層１８の高さに等しく又はそれ以下でなければならず、この後者の高さは、約１００オングストローム乃至３０００オングストロームの範囲にある。このことは、キャップ層１８の過度の研磨に対する十分な余裕を持たせるためである。
【００３１】
本発明の第二及び第四の実施の形態の場合、キャップ層１８は全く堆積されないことを認識すべきである。これらの実施の形態の場合、形成された銅の凹状層及び周囲領域の断面は、キャップ層１８が全く図示されていない点を除いて、図４に図示したプロファイルのように見える。更に、銅のダマシン構造体の表面はＩＭＤの表面よりも下方に下降させているが、これは、本発明の第二及び第四の実施の形態を詳細に示すために使用される図面（図７及び図８）から明らかであろう。
【００３２】
図５には、Ｔａ系バリア層及びデュアル・ダマシン・プロファイルの凹所の上に薄い膜３０が一様に堆積（形成）された後の断面図が図示されている。この薄い膜３０は、Ｓｉ3Ｎ4、又はほうけい酸ガラス（「ＢＳＧ」）、りんけい酸塩ガラス（「ＰＳＧ」）、ほうりんけい酸塩ガラス（ＢＰＳＧ）及びプラズマ窒化シリコン（Ｐ−ＳｉＮX）のような他の任意の適当な絶縁材を含むことができる。膜３０の目的は、銅の酸化を防止し且つ銅表面を化学的又は機械的損傷から保護することである。トレンチ上の薄い膜３０は、ＣＭＰ法を使用してＴａ系のバリア層２０を除去する間、銅のエロージョンに対する十分な抵抗性を提供する。
【００３３】
図６には、ＩＭＤの層１６の表面における薄い膜３０及びバリア層２０を部分的にＣＭＰ法により除去したときの断面図が図示されている。薄い膜層３０は、デュアル・ダマシン・プロファイル２６の上方の所定の位置に留まり、表面ディッシング又は表面エロージョン効果に耐えるのに十分に硬い表面を形成することを強調しなければならない。層１８、３０は、デュアル・ダマシン構造体の銅表面の拡散及び酸化を防止する複合層を形成する。
【００３４】
ＩＭＤの表面の上方のキャップ層を除去することなく、膜３０の表面のＣＭＰ（図５）がキャップ層１８内におよび且つキャップ層内で進行するならば、（残りの）バリア層がその機能を果たすから、酸化又は拡散防止層を堆積（形成）する必要がないことを認識すべきである。
【００３５】
図７には、本発明の第二の実施の形態が図示されている。図７の形態は、図１乃至図５に基づいて上述したものと基本的に同一のステップに従うことにより実現することができるが、その顕著な相違点は、その断面図を図７に図示したプロファイルを形成するとき、キャップ層が何ら堆積されない点である。図５の第一の実施の形態と図７の第二の実施の形態とを比較するならば、この点は直ちに明らかになるであろう。
【００３６】
図７のデュアル・ダマシン構造体を形成するために採用されるステップは次の通りである。
ＩＭＤ層４０を金属面１０上に堆積（形成）すること：
堆積（形成）したＩＭＤの層４０内にデュアル・ダマシン・プロファイルを形成すること：
バリア層４２をデュアル・ダマシン構造体内及びＩＭＤの層４０の表面上に堆積（形成）すること：
銅の層４４をバリア層４２上に一様に堆積（形成）すること：
余剰な銅をバリア層４２の上面まで下方に除去すること：
デュアル・ダマシン・プロファイル内に含まれた銅に凹所を形成し、これにより、デュアル・ダマシン・プロファイル内に銅の充填部４４を形成することである。
【００３７】
図７には、薄い膜の層３４をバリア層４２の表面上及びデュアル・ダマシン開口部の凹状の銅４４の表面上に堆積（形成）する状態が示してある。薄い膜層３０に関して（図５）記述した全ての説明は、図７の薄い膜層３４に対しても等しく当て嵌まる。トレンチの上の薄い膜３４は、ＣＭＰ法を使用してＴａ系バリア層４２を除去する間、銅のエロージョンに対する十分な抵抗性を提供する。
【００３８】
図８には、ＩＭＤ層４０の表面上の薄膜３４（図７）及びバリア金属４２をＣＭＰ法により研磨した後のデュアル・ダマシン構造体が断面図にて図示されている。デュアル・ダマシン・プロファイルの上方にある膜層３４は、表面のディッシング又は表面のエロージョン効果に耐えるのに十分に硬い表面を形成する。第二の実施の形態は、銅の酸化及び拡散を保護しないため（この効果は、第一の実施の形態にて、完全に除去されなかったキャップ層の残り分により提供される）、かかる層は、薄い膜３４の研磨が完了した後、構造体の上に堆積される。この後者の層は、図７に図示していない。層３４及びその後に堆積した層は、デュアル・ダマシン構造体の銅表面の拡散及び酸化を防止する複合層を形成する。
【００３９】
第三実施の形態の加工順序は、第一の実施の形態（図５）と次の点にて相違する、すなわち、薄い膜３０を、その堆積（形成）後、プラズマエッチング法を使用して除去し、これにより、ＣＭＰ法の工程が１つ少なくて済む（第一の実施の形態と比べて）一方にて、第一のＣＭＰ法の結果として、更に優れた全体的な平坦さを実現することができる点である。エッチングには、Ｃｌ及びＦプラズマエッチングの双方を使用することができる。Ｃｌプラズマエッチング法は、Ｓｉ3Ｎ4（薄い膜層内に含まれる）のエッチングの選択可能性を極めて大きくする。Ｔａ系材料を除去した後、キャップ層と比較したとき、Ｔａ系の材料（キャップ層内に含まれる）のエッチングの選択可能性を極めて大きくする。Ｔａ系材料を除去した後、キャップ層又はＩＭＤの何れかにおよぶエッチングを行うことができる。この過度のエッチングの程度は、デュアル・ダマシン構造体内の銅の上方における薄い膜３０の厚さによって決まる。
【００４０】
第四実施の形態の加工順序は、第二の実施の形態（図７）と次の点にて相違する、すなわち、薄い膜３４を、その堆積（形成）後、プラズマエッチング法を使用して除去し、これにより、ＣＭＰ法の工程が１つ少なくて済む（第二の実施の形態と比べて）一方にて、第一のＣＭＰ法の結果として、更に優れた全体的な平坦さを実現することができる点である。エッチングには、Ｃｌ及びＦプラズマエッチングの双方を使用することができる。Ｃｌプラズマエッチング法は、Ｓｉ3Ｎ4（薄い膜層内に含まれる）と比較したとき、Ｔａ系材料（キャップ層内に含まれる）のエッチングの選択可能性を極めて大きくする。Ｔａ系材料を除去した後、キャップ層又はＩＭＤの何れかにおよぶエッチングを行うことができる。この過度のエッチングの程度は、デュアル・ダマシン構造体内の銅の上方における薄い膜３４の厚さによって決まる。
【００４１】
本発明は、その特定の実施の形態に関して説明し且つ図示したが、これは、本発明をこれら図示した実施の形態にのみ限定することを意図するものではない。当業者は、本発明の精神から逸脱せずに、変形例及び改変例を具体化することができることが認識されよう。このため、特許請求の範囲及びその均等例の範囲に属する、かかる全ての変形例及び改変例を本発明の範囲に包含することを意図するものである。
【図面の簡単な説明】
【図１】キャップ層を含むデュアル・ダマシン・プロファイルの断面図である。
【図２】バリア層の堆積及び銅層のブラケット堆積した後のデュアル・ダマシン構造体の断面図である。
【図３】余剰な銅を除去した後のデュアル・ダマシン構造体の断面図である。
【図４】デュアル・ダマシン・プロファイル内の銅を窪ませた後のデュアル・ダマシン構造体の断面図である。
【図５】薄い膜層を堆積した後、本発明の第一及び第三の実施の形態によるデュアル・ダマシン構造体の断面図である。
【図６】薄い膜層を部分的に除去した後、本発明の第一及び第三の実施の形態によるデュアル・ダマシン構造体の断面図である。
【図７】薄い膜層を堆積した後、本発明の第二及び第四の実施の形態によるデュアル・ダマシン構造体の断面図である。
【図８】薄い膜層を部分的に除去した後、本発明の第二及び第四の実施の形態によるデュアル・ダマシン構造体の断面図である。
【符号の説明】
１０ 金属面 １２ ビア部分／ビア構造体
１４ 相互接続部分 １６ 金属間絶縁膜（ＩＭＤ）の層
１８ キャップ層 ２０ Ｔａ系バリア層
２２ 銅層 ２４ 銅
２６ 銅プロファイル ２８ デュアル・ダマシン構造体の凹所
３０、３４ 薄い膜層 ４０ ＩＭＤ層
４２ バリア層 ４４ 銅の層／銅の充填部
【発明の属する技術分野】
本発明は、集積回路装置の製造、より具体的には、銅の化学機械的研磨による平坦化（ＣＭＰ）法を行う間及び行った後の銅表面のディッシング（dishing）及びエロージョン（erosion）を少なくする方法に関する。
【０００２】
【従来の技術】
半導体デバイス及びデバイスの機能部分が絶え間なく極小化するのに伴って、これらのデバイスを相互に接続するために使用される金属インターフェース部の導電率は益々重要となっている。低抵抗率の材料を見出し且つ半導体デバイスを製造するとき、これらの材料を使用する技術に習熟することが重要視されているのはこの理由によるものである。
【０００３】
【発明が解決しようとする課題】
半導体産業が誕生したとき以降、金属を相互接続するために最も広く使用されている材料は、アルミニウムである。しかしながら、極小デバイスの場合、アルミニウムは、線幅に制限を課し、このため、ミクロン及びミクロン以下のデバイスを製造するとき、エレクトロマイグレーションは、アルミニウムを使用することに伴う大きな欠点の１つである。このため、銅、金及び銀のような金属は、低抵抗率であることに加えて、エレクトロマイグレーションに対する抵抗性に優れているから、これらの代替的な金属が盛んに研究されてきた。
【０００４】
検討した代替金属の更に重大な問題点は、半導体デバイスの他の部分にて望ましくない金属間合金及び/又は再結合センターを形成することである一方、これらの金属の一部は拡散率も高く、このため、その適用がより難しいことである。銅は、近年、その基本的な適用に関して、及び銅を使用する場合の望ましくない副次的な効果を解消する方法に関して、注目に値する研究対象とされた金属である。銅は、低コストで且つ加工が容易であるという利点を有するものの、比較的低温度にて銅の酸化が生ずるという重大な副次的効果による欠点がある。
【０００５】
標準的な相互接続線の製造方法を行う間、及び必要とされる相互接続線のパターンをエッチングする間、そのパターンを画成するために、フォトレジストが使用される。この線パターンのエッチングが完了した後、フォトレジストを除去しなければならないが、これは極めて酸化した環境内にて行われ、これにより、銅を酸化過程にさらすことになる。フォトレジストは、例えば、フォトレジストを容易に除去可能な灰に還元する酸素プラズマを使用して除去することができる。
【０００６】
金属相互接続部を形成するときに広く使用されている２つのアプローチは、ダマシン及びデュアル・ダマシン構造体を使用するものである。ダマシン法を適用することは、最も顕著には、銅を被覆するときに広く採用されつつある。その理由は、極めて小型の半ミクロン以下の超大規模集積デバイス内にダマシンプラグが深く貫入している場合、銅のドライエッチングが困難だからである。最近の適用例で、導電性の金属線として銅を使用して成功しているもののうち、注目に値するのは、ＣＭＯＳの６層銅金属デバイスの製造である。
【０００７】
ダマシン構造体を形成するとき、最初に、金属プラグが表面に形成される。この表面は、殆どの場合、半導体基板の表面である。層間絶縁膜（ＩＬＤ）の層は金属線のトレンチが形成される（例えば、反応性イオンエッチング技術を使用して）表面上に堆積される（例えば、絶縁材としてＳｉＯ2を使用するプラズマＣＶＤ技術を使用して）。
【０００８】
トレンチは、金属プラグの上方に位置し、金属にて充填される（例えば、ＣＶＤ法又はメタルフロー法の何れかを使用して）。この金属をＩＬＤ層の上面に平坦化するならば、ダマシン構造体が完成される。幾つかの初期のダマシン構造体では、平坦化の方法として反応性イオンエッチング（ＲＩＥ）を使用して製造していたが、今日では、専ら、化学機械的研磨による平坦化（ＣＭＰ）法が使用されている。
【０００９】
ダマシン法の応用技術は、デュアル・ダマシン法であり、この場合、絶縁、すなわち酸化シリコンのような絶縁性材料が、導電線及びビアに対する数千個もの開口部を備えたパターンとして形成され、これらのビアは、同時に金属にて充填される。ダマシンは、溝が絶縁層内に形成されて金属によって充填され、導電線を形成するようにする相互接続部を製造するための方法である。この場合、デュアル・ダマシンは、単一のダマシンの溝が形成されることに加えて、導電性のビア開口部が形成される多層レベルの相互接続法である。デュアル・ダマシン法の１つは、３つの連続的な堆積により形成された絶縁層を使用するもので、中央層がエッチング停止層として機能する。このエッチング停止層をＳｉＮとし、この３層の形態の上部層及び底部層をＳｉＯ2とすることができる。この絶縁性の３層は、ビアをレジストパターン化して３つの絶縁層を通じてエッチングすることにより、最初に、ビアを形成することを許容する。次に、導電性パターンを上部絶縁層に形成し、これにより、ＳｉＮの中央層が、導電性パターンのエッチングのための停止層を形成する。基板の表面に形成された３つの絶縁層を更に使用する別のアプローチは、最初に、導電性上部層の導電線に対するパターンを形成する。これにより、ＳｉＮ層が、同様にエッチング停止層として機能するようにする。次に、ビアパターンを導電線のパターンと整合させて、ＳｉＮのエッチング停止層及び第一の絶縁層を通じてビアをエッチングすることによりビアを形成することができる。更に別のアプローチは、２つのステップにて３つの絶縁層を堆積するものである。最初に、ＳｉＯ2の第一の層を堆積し、次に、ＳｉＮのエッチング停止層を堆積する。この時点にて、ビアパターンを露出させてエッチングすることができる。次に、ＳｉＯ2の上部絶縁層を堆積し、そして、導電線をパターン化してエッチングする。ＳｉＮ層は、ビア開口部が既にエッチングされている箇所を除いて、エッチングを停止させる。
【００１０】
導電性溝及びビアの双方に同時に金属を充填することを許容し、これにより、加工ステップを不要にする点にて、デュアル・ダマシンは、シングルダマシンに優る改良である。
【００１１】
銅は、ＲＩＥ（反応性イオンエッチング）により加工処理することが極めて難しいため、配線材料として銅が使用される場合、ＣＭＰ方法を使用する必要がある。埋め込んだ配線の形成方法に従って、引掻き傷を付けることなく高速度にて銅を研磨するためには、研磨スラリー中に含まれる、銅エッチング効果を発揮する成分の量を増すことにより、銅のエッチング速度を速くしなければならない。成分を多量に使用するならば、エッチングは等方性的に行なわれる。その結果、埋め込んだ銅はエッチングにより失われ、配線中にディッシングが生じる。
【００１２】
抵抗率が小さいこと、エレクトロマイグレーションに対する抵抗性が大きいこと、及びストレス・ボイドに対する抵抗性を有することのため、銅が好まれることがしばしばあることは上述した通りである。しかしながら、銅は、酸化シリコン及び酸素含有ポリマーのような一般的な絶縁性材料に対して拡散率が大きいという不利益な点を有する。その結果、例えば、ポリイミドを高温にて加工する間に、銅がポリイミド内に拡散する結果、銅がポリイミド内の酸素と結びつくことにより、銅及びポリイミドが著しく腐食することになる。その腐食の結果、接着力低下、層間剥離、ボイドが生じ、最終的に、構成要素が破局的に機能しなくなる。このため、銅の拡散を阻止する拡散バリアが必要とされることがしばしば生ずる。バリア層は、典型的に、チタンの１つ以上の要素の組み合わせ、タングステンと窒化チタン、又は窒化タングステン、タングステン、タンタル、ニオブ、モリブデンのような多岐に亙る要素を含むことができる。本発明は、タンタル（Ｔａ）系のバリア層を使用するが、タングステン又はチタン或いはその成分を含むバリア層のようなその他のタイプのバリア層を本発明の範囲内にて適用することもできる。
【００１３】
金属相互接続部に対し銅を使用する、すなわち、バリア層としてＴａ及び／又はＴａ化合物と組み合わせて銅を使用するデュアル・ダマシン構造体の場合にあっては、Ｔａ系材料に対して銅は選択性（分離度）に富むため、銅表面のＣＭＰ法の後、大きいトレンチのディッシング及び小さいデバイスの機能部分のエロージョンが過度のものとなる。この選択性（分離度）に富むことは、銅層の柔軟な表面（このため、速い研磨速度）と比較して、Ｔａ系材料の硬く且つ化学的に不活性な性質（このため、遅い研磨速度）に起因する。この銅（相互接続金属）とＴａ（バリア層）との間のこの差の結果、銅がＴａ又はＴａ系材料よりも速い速度にて除去され、これにより、銅の相互接続金属の表面上にディッシング及びエロージョンによる重大な作用を生じさせる。このように、信頼性が極めて高い銅製のＬＳＩ配線を形成することは難しい。
【００１４】
デバイスの寸法が小さくなるに伴い、ビアプラグ及び／又は導電性の金属線に対し使用されるアルミニウム被覆は、抵抗率が大きく且つエレクトロマイグレーションに対する抵抗性が小さいという問題を生ずる。銅の薄膜は、抵抗率が小さく且つエレクトロマイグレーションに対する抵抗性が大きいという効果をもたらす。このため、超大規模集積導体材料、特に、デバイスの寸法がミクロン以下の寸法に近付くのに伴い、これらの銅の薄膜は魅力的であるように思われる。しかしながら、銅の膜に対して開発されたドライエッチング法は成功せず、このことは、かかる用途に関して銅が広く検討されないことの１つの主な理由である。また、湿式エッチング及びスパッタエッチングは、銅ハロゲン化合物が非揮発性であるため、銅をパターン化することができない。
【００１５】
本発明は、相互接続金属にて使用される銅表面のディッシング及びエロージョン効果を少なくし、これにより、半導体デバイスにて使用される銅表面の平坦度及び表面の均一性を向上させることのできる方法を教示するものである。
【００１６】
米国特許第５，７４１，６２６号（ジェイン（Ｊａｉｎ））には、銅のデュアル・ダマシン法が記載されている。
米国特許第５，８１８，１１０号（クロニン（Ｃｒｏｎｉｎ））には、ＣＭＰ法の後、銅プラグの上に形成されたエッチングバリア層が開示されている。第５欄、３５行参照。
【００１７】
米国特許第５，８１４，５５７号（ベンカトラマン（Ｖｅｎｋａｔｒａｍａｎ）及びその他の者）には、デュアル・ダマシン法における銅プラグ上の金属層１６が開示されている。
【００１８】
米国特許第５，６７４，７８７号（ザオ（Ｚｈａｏ）及びその他の者）には、銅相互接続部の上のキャップ／バリア層２４が記載されている。
米国特許第５，７２３，３８７号（チェン（Ｃｈｅｎ））には、ＣＭＰ法の後の銅プラグ上におけるキャップ層が説明されている。
【００１９】
米国特許第５，７４４，３７６号（チャン（Ｃｈａｎ）及びその他の者）には、ＣＭＰ法の後の銅プラグ上におけるＳｉＮキャップ層が記載されている。
本発明の主要な目的は、デュアル・ダマシンの銅表面におけるディッシング及びエロージョンを少なくすることである。
【００２０】
本発明の別の目的は、デュアル・ダマシンの銅表面の平坦度及び均一さを向上させることである。
【００２１】
【課題を解決するための手段】
本発明の目的に従って、銅のデュアル・ダマシンの相互接続構造体を形成する新規な方法が提供される。層間絶縁膜（Inter Metal Dielectric ＩＭＤ）の層が構造体上に堆積（形成）される。
【００２２】
本発明の第一実施の形態に基づいて、キャップ層がＩＭＤ上に堆積（形成）され、デュアル・ダマシン構造体がキャップ層を介して形成されて、ＩＭＤ内に埋め込まれる。キャップ層を囲む表面を含むデュアル・ダマシン構造体上にバリア層がブランケット堆積（一様に堆積、形成）される。デュアル・ダマシン構造体用の銅が堆積（形成）されて研磨される。この研磨は、バリア層の表面まで行われ、その後にデュアル・ダマシン構造体の銅プロファイルの表面を湿式エッチング技術によって下げる（剥ぎ取る）。これにより、銅表面はバリア層の表面よりも下方となり、薄い膜が銅及びバリア層の上にブランケット堆積（一様に堆積、形成）される。薄い膜をＣＭＰ法により除去して、デュアル・ダマシン構造体の銅プロファイルの表面を形成し、この場合、銅の上方の面（堆積した薄い膜の残り分を含む）が銅表面のディッシング及びエロージョン効果を解消するのに十分に硬いようにする。
【００２３】
本発明の第二実施の形態は、上述したキャップ層を堆積（形成）しないが、以下のように本発明の第一実施の形態と同一のステップに従って行われ、同一の効果が得られる。ＩＭＤ層を基板上に堆積（形成）し、ＩＭＤ内にデュアル・ダマシン構造体を形成し、バリア層をデュアル・ダマシン上に堆積（形成）し、デュアル・ダマシン構造体に銅を堆積（形成）してバリア層の表面まで下方に研磨する。デュアル・ダマシン構造体の表面を下げて（剥ぎ取って）、バリア層の表面よりも下方となるようにし、薄い膜を銅及びバリア層上に堆積（形成）する。薄い膜を除去して、デュアル・ダマシン構造体の銅プロファイルの表面を形成し、銅の上方の表面（堆積した薄い膜の残り分を含む）が銅表面のディッシング及びエロージョン効果を解消するのに十分に硬いようにする。
【００２４】
本発明の第三実施の形態は、本発明の第一実施の形態と基本的に同一の手順に従い、薄い膜層を堆積（形成）することを含む。この膜は、本発明の第三実施の形態に基づいて、プラズマエッチングにより除去して、本発明の先の２つの実施形態の下で得られたものと同一の結果が得られるようにする。
【００２５】
本発明の第四実施の形態は、本発明の第二の実施の形態と基本的に同一の手順に従い、薄い膜層を堆積（形成）することを含む。本発明の第四実施の形態に基づくこの膜は、プラズマエッチングにより除去して、本発明の先の３つの実施の形態の下で得られたものと同一の効果が得られるようにする。
【００２６】
【発明の実施の形態】
次に、特に、図１を参照すると、金属面１０の頂部に形成されたデュアル・ダマシン構造体が断面図にて図示されている。該デュアル・ダマシン構造体は、下方の金属層１０と直接接触したビア部分１２と、該ビア構造体１２の上方になる相互接続線部分１４とから成っている。デュアル・ダマシン構造体は、層間絶縁膜（Inter Metal Dielectric ＩＭＤ）の層１６内に形成されている。デュアル・ダマシン構造体のプロファイルをＩＭＤ内に形成する前、キャップ層１８をＩＭＤの表面の上に堆積（形成）させる。このキャップ層がエッチング又はＣＭＰ法の何れかによりＩＭＤの表面から容易に除去可能であるとの理解に基づいて、キャップ層に対する条件は、基本的に、典型的な銅バリア層に対する条件と同一である。バリア層に対して使用可能である上述した材料のうち、窒化シリコン（Ｓｉ3Ｎ4）が当該適用例の条件を満たす。更なる必要条件は、例えば、約１００オングストローム乃至３０００オングストロームの範囲のような十分な厚さまでキャップ層を堆積（形成）することであり、このことは、その工程の後の時点でキャップ層内におよぶまで研磨することを許容し、キャップ層の一部が所定の位置に残ることになる。このキャップ層の残り分は、銅酸化／拡散保護層として機能し、これにより、別個の工程としてこのような機能を有する層を堆積しなくても済むようになる。キャップ層１８を堆積（形成）した後に、デュアル・ダマシン・プロファイルを、キャップ層１８を介して絶縁膜の層１６内に形成する。
【００２７】
図２には、ＩＭＤ開口部の上方のデュアル・ダマシンの側壁及びキャップ層の表面がＴａ系バリア層２０にて裏打ちされ、このバリア層２０の上に銅層２２が一様に堆積（形成）され、この銅層２２がデュアル・ダマシン構造体のプロファイルを充填し且つバリア層２０の表面を被覆する状態が示してある。また、タングステン又はタングステン化合物及びチタン又はチタン化合物のようなその他のバリア層を使用することもできる。本発明は、上述したように、タンタル（Ｔａ）系バリア層を使用することにのみ限定されるものではなく、タングステン又はチタン或いはその化合物を含むバリア層を適用することも可能である。
【００２８】
図３には、ＩＭＤ１６の表面の上方から余剰な銅の除去を完了した後の断面図が図示されており、この銅の除去はＣＭＰ法を使用して行うことができる。この工程の間、ＩＭＤ表面の上方で銅の下方となる、バリア層２０は停止層として機能することができる。この場合、銅２４は、典型的なデュアル・ダマシン構造体のプロファイルを有している。
【００２９】
図４には、デュアル・ダマシン開口部から銅（図３のプロファイル２４にて図示）を下げて又は部分的に剥ぎ取り、これにより、この開口部内に新たな銅プロファイル２６を形成した後の断面図が図示されている。例えば、ＣＨ3ＣＯＯＨ／ＮＨ4Ｆ又はＣＣｌ4／ＤＭＳＯをエッチング剤として使用するように、湿式化学的作用を利用してこの銅の剥ぎ取りを行うことができる。図４には、デュアル・ダマシン構造体のプロファイルに凹所２８が形成された状態が示してある。
【００３０】
図示した凹所２８の深さは、キャップ層１８の高さに等しく又はそれ以下でなければならず、この後者の高さは、約１００オングストローム乃至３０００オングストロームの範囲にある。このことは、キャップ層１８の過度の研磨に対する十分な余裕を持たせるためである。
【００３１】
本発明の第二及び第四の実施の形態の場合、キャップ層１８は全く堆積されないことを認識すべきである。これらの実施の形態の場合、形成された銅の凹状層及び周囲領域の断面は、キャップ層１８が全く図示されていない点を除いて、図４に図示したプロファイルのように見える。更に、銅のダマシン構造体の表面はＩＭＤの表面よりも下方に下降させているが、これは、本発明の第二及び第四の実施の形態を詳細に示すために使用される図面（図７及び図８）から明らかであろう。
【００３２】
図５には、Ｔａ系バリア層及びデュアル・ダマシン・プロファイルの凹所の上に薄い膜３０が一様に堆積（形成）された後の断面図が図示されている。この薄い膜３０は、Ｓｉ3Ｎ4、又はほうけい酸ガラス（「ＢＳＧ」）、りんけい酸塩ガラス（「ＰＳＧ」）、ほうりんけい酸塩ガラス（ＢＰＳＧ）及びプラズマ窒化シリコン（Ｐ−ＳｉＮX）のような他の任意の適当な絶縁材を含むことができる。膜３０の目的は、銅の酸化を防止し且つ銅表面を化学的又は機械的損傷から保護することである。トレンチ上の薄い膜３０は、ＣＭＰ法を使用してＴａ系のバリア層２０を除去する間、銅のエロージョンに対する十分な抵抗性を提供する。
【００３３】
図６には、ＩＭＤの層１６の表面における薄い膜３０及びバリア層２０を部分的にＣＭＰ法により除去したときの断面図が図示されている。薄い膜層３０は、デュアル・ダマシン・プロファイル２６の上方の所定の位置に留まり、表面ディッシング又は表面エロージョン効果に耐えるのに十分に硬い表面を形成することを強調しなければならない。層１８、３０は、デュアル・ダマシン構造体の銅表面の拡散及び酸化を防止する複合層を形成する。
【００３４】
ＩＭＤの表面の上方のキャップ層を除去することなく、膜３０の表面のＣＭＰ（図５）がキャップ層１８内におよび且つキャップ層内で進行するならば、（残りの）バリア層がその機能を果たすから、酸化又は拡散防止層を堆積（形成）する必要がないことを認識すべきである。
【００３５】
図７には、本発明の第二の実施の形態が図示されている。図７の形態は、図１乃至図５に基づいて上述したものと基本的に同一のステップに従うことにより実現することができるが、その顕著な相違点は、その断面図を図７に図示したプロファイルを形成するとき、キャップ層が何ら堆積されない点である。図５の第一の実施の形態と図７の第二の実施の形態とを比較するならば、この点は直ちに明らかになるであろう。
【００３６】
図７のデュアル・ダマシン構造体を形成するために採用されるステップは次の通りである。
ＩＭＤ層４０を金属面１０上に堆積（形成）すること：
堆積（形成）したＩＭＤの層４０内にデュアル・ダマシン・プロファイルを形成すること：
バリア層４２をデュアル・ダマシン構造体内及びＩＭＤの層４０の表面上に堆積（形成）すること：
銅の層４４をバリア層４２上に一様に堆積（形成）すること：
余剰な銅をバリア層４２の上面まで下方に除去すること：
デュアル・ダマシン・プロファイル内に含まれた銅に凹所を形成し、これにより、デュアル・ダマシン・プロファイル内に銅の充填部４４を形成することである。
【００３７】
図７には、薄い膜の層３４をバリア層４２の表面上及びデュアル・ダマシン開口部の凹状の銅４４の表面上に堆積（形成）する状態が示してある。薄い膜層３０に関して（図５）記述した全ての説明は、図７の薄い膜層３４に対しても等しく当て嵌まる。トレンチの上の薄い膜３４は、ＣＭＰ法を使用してＴａ系バリア層４２を除去する間、銅のエロージョンに対する十分な抵抗性を提供する。
【００３８】
図８には、ＩＭＤ層４０の表面上の薄膜３４（図７）及びバリア金属４２をＣＭＰ法により研磨した後のデュアル・ダマシン構造体が断面図にて図示されている。デュアル・ダマシン・プロファイルの上方にある膜層３４は、表面のディッシング又は表面のエロージョン効果に耐えるのに十分に硬い表面を形成する。第二の実施の形態は、銅の酸化及び拡散を保護しないため（この効果は、第一の実施の形態にて、完全に除去されなかったキャップ層の残り分により提供される）、かかる層は、薄い膜３４の研磨が完了した後、構造体の上に堆積される。この後者の層は、図７に図示していない。層３４及びその後に堆積した層は、デュアル・ダマシン構造体の銅表面の拡散及び酸化を防止する複合層を形成する。
【００３９】
第三実施の形態の加工順序は、第一の実施の形態（図５）と次の点にて相違する、すなわち、薄い膜３０を、その堆積（形成）後、プラズマエッチング法を使用して除去し、これにより、ＣＭＰ法の工程が１つ少なくて済む（第一の実施の形態と比べて）一方にて、第一のＣＭＰ法の結果として、更に優れた全体的な平坦さを実現することができる点である。エッチングには、Ｃｌ及びＦプラズマエッチングの双方を使用することができる。Ｃｌプラズマエッチング法は、Ｓｉ3Ｎ4（薄い膜層内に含まれる）のエッチングの選択可能性を極めて大きくする。Ｔａ系材料を除去した後、キャップ層と比較したとき、Ｔａ系の材料（キャップ層内に含まれる）のエッチングの選択可能性を極めて大きくする。Ｔａ系材料を除去した後、キャップ層又はＩＭＤの何れかにおよぶエッチングを行うことができる。この過度のエッチングの程度は、デュアル・ダマシン構造体内の銅の上方における薄い膜３０の厚さによって決まる。
【００４０】
第四実施の形態の加工順序は、第二の実施の形態（図７）と次の点にて相違する、すなわち、薄い膜３４を、その堆積（形成）後、プラズマエッチング法を使用して除去し、これにより、ＣＭＰ法の工程が１つ少なくて済む（第二の実施の形態と比べて）一方にて、第一のＣＭＰ法の結果として、更に優れた全体的な平坦さを実現することができる点である。エッチングには、Ｃｌ及びＦプラズマエッチングの双方を使用することができる。Ｃｌプラズマエッチング法は、Ｓｉ3Ｎ4（薄い膜層内に含まれる）と比較したとき、Ｔａ系材料（キャップ層内に含まれる）のエッチングの選択可能性を極めて大きくする。Ｔａ系材料を除去した後、キャップ層又はＩＭＤの何れかにおよぶエッチングを行うことができる。この過度のエッチングの程度は、デュアル・ダマシン構造体内の銅の上方における薄い膜３４の厚さによって決まる。
【００４１】
本発明は、その特定の実施の形態に関して説明し且つ図示したが、これは、本発明をこれら図示した実施の形態にのみ限定することを意図するものではない。当業者は、本発明の精神から逸脱せずに、変形例及び改変例を具体化することができることが認識されよう。このため、特許請求の範囲及びその均等例の範囲に属する、かかる全ての変形例及び改変例を本発明の範囲に包含することを意図するものである。
【図面の簡単な説明】
【図１】キャップ層を含むデュアル・ダマシン・プロファイルの断面図である。
【図２】バリア層の堆積及び銅層のブラケット堆積した後のデュアル・ダマシン構造体の断面図である。
【図３】余剰な銅を除去した後のデュアル・ダマシン構造体の断面図である。
【図４】デュアル・ダマシン・プロファイル内の銅を窪ませた後のデュアル・ダマシン構造体の断面図である。
【図５】薄い膜層を堆積した後、本発明の第一及び第三の実施の形態によるデュアル・ダマシン構造体の断面図である。
【図６】薄い膜層を部分的に除去した後、本発明の第一及び第三の実施の形態によるデュアル・ダマシン構造体の断面図である。
【図７】薄い膜層を堆積した後、本発明の第二及び第四の実施の形態によるデュアル・ダマシン構造体の断面図である。
【図８】薄い膜層を部分的に除去した後、本発明の第二及び第四の実施の形態によるデュアル・ダマシン構造体の断面図である。
【符号の説明】
１０ 金属面 １２ ビア部分／ビア構造体
１４ 相互接続部分 １６ 金属間絶縁膜（ＩＭＤ）の層
１８ キャップ層 ２０ Ｔａ系バリア層
２２ 銅層 ２４ 銅
２６ 銅プロファイル ２８ デュアル・ダマシン構造体の凹所
３０、３４ 薄い膜層 ４０ ＩＭＤ層
４２ バリア層 ４４ 銅の層／銅の充填部
Claims (7)
- 半導体装置を製造する方法において、
半導体基板を提供するステップと、
前記半導体基板上に第１と第２の絶縁膜層を形成するステップと、
前記基板の表面の上に、前記第１と第２の絶縁膜層を貫通し、側壁を有し、前記第１の絶縁膜層内に形成された下方のビア開口と前記第１及び第２の絶縁膜層内に形成された上方の相互接続線開口とを備えるデュアル・ダマシン開口を形成するステップと、
前記半導体基板の上方に、前記デュアル・ダマシン開口の内壁から前記デュアル・ダマシン開口の外側の前記第２の絶縁膜層に沿って延在するバリア層を形成するステップと、
前記バリア層の上に、前記デュアル・ダマシン開口を充填し、前記デュアル・ダマシン開口の外側の前記第２の絶縁膜層の上方に延在する金属層を形成するステップと、
前記第２の絶縁膜層の表面上の前記金属層を、他の部分の前記金属層を残しつつ、化学的機械的研磨（ＣＭＰ法）により除去するステップと、
前記化学的機械的研磨の後に残った前記デュアル・ダマシン開口内の前記金属層の表面に凹所を形成するステップと、
前記凹所が形成された前記デュアル・ダマシン開口内の前記金属層の上に、前記デュアル・ダマシン開口内の前記金属層表面のディッシング又はエロージョンを防止するのに十分に硬い表面を有する薄い膜を形成するステップと、
前記薄い膜に前記デュアル・ダマシン開口内の前記金属層表面のディッシング又はエロージョンを防止する機能を果たさせつつ、前記第２の絶縁膜層の上方の前記バリア層を除去するステップと
を備える半導体装置を製造する方法。 - 請求項１に記載の方法において、前記金属層が銅を含む、方法。
- 請求項２に記載の方法において、前記バリア層が、Ｔａ、Ｗ、Ｔｉ及びこれらの化合物材料の少なくとも１つからなる、方法。
- 請求項２に記載の方法において、前記デュアル・ダマシン開口内の前記金属層の表面に凹所を形成するステップは、前記デュアル・ダマシン開口内の銅を含む前記金属層の表面をエッチングし、該エッチングが、エッチング剤としてＣＨ３ＣＯＯＨ／ＮＦ３又はＣＣｌ４／ＤＭＳＯを使用する湿式化学エッチング、又はその他の適当な湿式エッチング技術及び工程パラメータを使用し、これにより、前記デュアル・ダマシン開口内の前記金属層の表面を測定可能な程度だけ下降させるものである、方法。
- 請求項１に記載の方法において、前記薄い膜を形成するステップは、酸化、化学的損傷及び機械的損傷から前記金属層の表面を保護することのできる、Ｓｉ ３ Ｎ ４ を含む膜を形成するものである、方法。
- 請求項２に記載の方法において、前記第２の絶縁膜層の上方の前記バリア層を除去するステップは、前記第２の絶縁膜層の上方の前記薄い膜及び前記バリア層を完全に除去する一方で、前記デュアル・ダマシン開口内の銅を含む前記金属層の上の前記薄い膜を残し、これにより、前記デュアル・ダマシン開口内の前記金属層の表面をディッシング及びエロージョンから保護する層が提供されるようにする化学的機械的研磨プロセスを含む、方法。
- 請求項２に記載の方法において、前記第２の絶縁膜層の上方の前記バリア層を除去するステップは、Ｃｌ又はＦプラズマをエッチング剤として使用するプラズマエッチングプロセスを含み、これにより、Ｓｉ ３ Ｎ ４ からなる前記薄い膜に対するＴａ、Ｗ、Ｔｉ及びこれらの化合物材料の少なくとも１つからなる前記バリア層のエッチング選択比を高めることができるようにした、方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/390783 | 1999-09-07 | ||
| US09/390,783 US6251786B1 (en) | 1999-09-07 | 1999-09-07 | Method to create a copper dual damascene structure with less dishing and erosion |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001176879A JP2001176879A (ja) | 2001-06-29 |
| JP2001176879A5 JP2001176879A5 (ja) | 2007-10-04 |
| JP4266502B2 true JP4266502B2 (ja) | 2009-05-20 |
Family
ID=23543923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000247159A Expired - Fee Related JP4266502B2 (ja) | 1999-09-07 | 2000-08-17 | 半導体基板の表面上における銅のデュアル・ダマシン構造体の表面を処理する方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6251786B1 (ja) |
| EP (1) | EP1083596B1 (ja) |
| JP (1) | JP4266502B2 (ja) |
| SG (1) | SG121686A1 (ja) |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20020006030A (ko) * | 2000-01-20 | 2002-01-18 | 롤페스 요하네스 게라투스 알베르투스 | 에칭 정지층 형성 방법 및 대머신 구조물 |
| US6368953B1 (en) | 2000-05-09 | 2002-04-09 | International Business Machines Corporation | Encapsulated metal structures for semiconductor devices and MIM capacitors including the same |
| KR100671610B1 (ko) | 2000-10-26 | 2007-01-18 | 주식회사 하이닉스반도체 | 반도체 소자의 금속 배선 형성 방법 |
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| JP4350337B2 (ja) | 2001-04-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
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| JP4088120B2 (ja) * | 2002-08-12 | 2008-05-21 | 株式会社ルネサステクノロジ | 半導体装置 |
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-
1999
- 1999-09-07 US US09/390,783 patent/US6251786B1/en not_active Expired - Lifetime
-
2000
- 2000-03-09 SG SG200001290A patent/SG121686A1/en unknown
- 2000-07-18 EP EP00640007A patent/EP1083596B1/en not_active Expired - Lifetime
- 2000-08-17 JP JP2000247159A patent/JP4266502B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1083596B1 (en) | 2012-08-22 |
| US6251786B1 (en) | 2001-06-26 |
| EP1083596A1 (en) | 2001-03-14 |
| SG121686A1 (en) | 2006-05-26 |
| JP2001176879A (ja) | 2001-06-29 |
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| A521 | Written amendment |
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| A871 | Explanation of circumstances concerning accelerated examination |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A602 | Written permission of extension of time |
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|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |