KR100671610B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100671610B1
KR100671610B1 KR1020000063161A KR20000063161A KR100671610B1 KR 100671610 B1 KR100671610 B1 KR 100671610B1 KR 1020000063161 A KR1020000063161 A KR 1020000063161A KR 20000063161 A KR20000063161 A KR 20000063161A KR 100671610 B1 KR100671610 B1 KR 100671610B1
Authority
KR
South Korea
Prior art keywords
film
forming
semiconductor device
treatment
plasma
Prior art date
Application number
KR1020000063161A
Other languages
English (en)
Other versions
KR20020032709A (ko
Inventor
표성규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020000063161A priority Critical patent/KR100671610B1/ko
Priority to GB0121858A priority patent/GB2371148B/en
Priority to TW090122383A priority patent/TW515044B/zh
Priority to DE10150160.9A priority patent/DE10150160B4/de
Priority to JP2001313549A priority patent/JP4217012B2/ja
Priority to US09/983,668 priority patent/US6551932B2/en
Priority to CNB011355972A priority patent/CN1204618C/zh
Publication of KR20020032709A publication Critical patent/KR20020032709A/ko
Application granted granted Critical
Publication of KR100671610B1 publication Critical patent/KR100671610B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76862—Bombardment with particles, e.g. treatment in noble gas plasmas; UV irradiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 확산 방지막상에 화학적 강화제 처리를 실시하고 플라즈마 처리를 실시한 후 구리 박막을 증착함으로써 초미세 구조의 매립 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법이 제시된다.
CECVD, 구리 박막, 플라즈마 처리, 초미세 구조 매립

Description

반도체 소자의 금속 배선 형성 방법{Method of forming a metal wiring in a semiconductor device}
도 1 및 도 2는 화학적 강화제 처리를 실시한 후 CECVD 방법으로 구리를 증착한 경우의 단면 사진.
도 3(a) 내지 도 3(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위해 도시한 소자의 단면도.
도 4(a) 및 도 4(b)는 화학적 강화제 처리를 실시한 후 플라즈마 처리를 실시하지 않은 경우와 실시한 경우의 초미세 구조의 매립 특성을 나타낸 단면 사진.
도 5(a) 및 도 5(b)는 화학적 강화제 처리를 실시한 후 플라즈마 처리를 실시한 경우 10:1의 애스펙티비를 갖는 0.16㎛ 크기의 콘택 매립 특성을 단면 방향에 따라 나타낸 사진.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : 층간 절연막
13 : 확산 방지막 14 : 화학적 강화제층
15 : 구리 박막
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 확산 장벽층상에 화학적 강화제 처리를 실시하고 플라즈마 처리를 실시한 후 구리 박막을 증착함으로써 초미세 구조의 매립 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
차세대 반도체 소자의 급격한 고성능화 추세로 인한 콘택 크기의 감소와 급격한 애스펙트비(aspect ratio)의 증가로 인하여 우수한 단차 피복성 및 콘택 매립이 요구된다.
이러한 차세대 반도체 소자의 금속 배선 물질로는 구리 박막이 많이 사용되는데, 구리 박막의 형성 방법을 개략적으로 설명하면 다음과 같다. 소정의 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 공정으로 층간 절연막을 패터닝하여 다마신 패턴을 형성한다. 다마신 패턴이 형성된 층간 절연막 상부에 확산 방지막을 형성하는데, PVD 방법을 이용하여 Ta, TaN을 형성한다. 그리고, 전기 도금법으로 구리 박막를 증착한다.
상기와 같이 전기 도금법으로 구리 박막을 증착할 경우 초미세 구조의 콘택에서는 증착되지 않기 때문에 CVD 방법을 이용한 구리 박막의 증착 방법에 대한 연구가 진행되고 있다. 그러나, CVD 방법을 이용한 구리 박막의 증착 방법 또한 낮은 증착 속도 및 높은 경비로 인하여 그 사용에 제약을 받고 있다. 이를 극복하기 위해 요오드 등의 화학적 강화제(chemical enhancer)를 이용한 CECVD 방법으로 구리 박막을 증착하여 CVD 방법에 의한 구리 박막의 증착 한계를 극복할 수 있는 가능성을 제안하고 있다.
그러나, CECVD 방법을 이용한 구리 박막의 증착 방법은 도 1 및 도 2에 도시된 바와 같이 초미세 구조의 매립시 불균일한 매립 특성을 보이고 있기 때문에 이 공정을 더욱 개선해야 한다. 즉, 도 1은 1∼30초 동안 화학적 강화제 처리를 실시하는 CECVD 방법으로 구리 박막을 증착한 경우의 예를 나타낸 것으로, 초미세 구조의 불균일한 매립 특성을 나타낸다. 그리고, 도 2는 30∼100초 동안 화학적 강화제 처리를 실시하는 CECVD 방법으로 구리 박막을 증착한 경우의 예를 나타낸 것으로, 화학적 강화제 처리 시간이 증가하더라도 초미세 구조의 불균일한 매립 특성은 개선되지 않음을 알 수 있다.
본 발명의 목적은 초미세 구조를 균일하게 매립시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 화학적 강화제 처리를 실시하는 CECVD 방법으로 구리 를 증착할 때 초미세 구조를 균일하게 매립시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 있다.
본 발명에서는 요오드등의 화학적 강화제 처리를 실시한 후 플라즈마 처리를 실시하여 구리 박막을 증착함으로써 초미세 구조를 균일하게 매립시킬 수 있도록 한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 하부 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 다마신 패턴을 형성하는 단계와, 상기 다마신 패턴이 형성된 전체 구조 상부에 확산 방지막을 형성하는 단계와, 상기 확산 방지막상에 화학적 강화제 처리를 실시하여 상기 확산 방지막 상부에 화학적 강화제층을 형성하는 단계와, 상기 화학적 강화제층을 형성한 후 플라즈마 처리를 실시하는 단계와, 상기 다마신 패턴이 매립되도록 전체 구조 상부에 구리 박막을 형성하는 단계와, 상기 층간 절연막의 상부 표면이 노출되도록 연마 공정을 실시하여 상기 다마신 패턴 내에만 구리 박막이 잔류되도록 하는 단계를 포함하며, 상기 플라즈마 처리 단계는 이중 주파수 플라즈마 처리 방법을 이용하여 -50 내지 300℃의 온도에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3(a) 내지 도 3(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법 을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 소정의 구조가 형성된 반도체 기판(11) 상부에 저유전율을 갖는 절연막을 이용하여 층간 절연막(12)을 형성한다. 싱글 다마신 또는 듀얼 다마신 공정을 실시하여 층간 절연막(12)에 다마신 패턴을 형성한다. 세정 공정을 실시한 후 다마신 패턴이 형성된 층간 절연막(12) 상부에 확산 방지막(13)을 형성한다. 세정 공정은 하부 구조가 텅스텐, 알루미늄등인 경우에는 RF 플라즈마를 이용하여 실시하고, 하부 구조가 구리인 경우에는 반응성(reactive) 세정 방법을 적용한다. 또한, 확산 방지막(13)은 TiN막, Ta막, TaN막, WN막, TiAlN막, TiSiN막 및 TaSiN막중 어느 하나의 막으로 형성한다. TiN막은 이온화(ionized) PVD 방법, CVD 방법 및 MOCVD 방법중 어느 하나의 방법으로 형성하고, Ta막 및 TaN막은 이온화 PVD 방법으로 형성하며, WN막은 CVD 방법으로 형성한다. 한편, TiAlN막, TiSiN막 및 TaSiN막은 PVD 방법 또는 CVD 방법으로 형성한다.
도 3(b)를 참조하면, 확산 방지막(13)상에 촉매등의 화학적 강화제 처리를 실시하여 화학적 강화제층(14)을 형성한다. 화학적 강화제 처리 공정을 실시하기 이전에 시드층을 형성하거나 플라즈마 처리를 실시할 수 있다. 화학적 강화제 처리는 요오드 함유 액체 화합물, Hhfac1/2H2O, Hhfac, TMVS, 순수 요오드 가스, 요오드 함유 가스, 수증기, 주기율표상의 7족 원소들인 F, Cl, Br, I, Ar 원소의 액체 및 가스, 그리고 그 화합물의 액체 및 가스 중 어느 하나를 이용하여 -20∼300℃의 온도에서 1초∼10분 동안 실시한다. 이때, 웨이퍼와 샤워 헤드는 5∼50㎜의 간격을 유지하도록 한다.
도 3(c)를 참조하면, 화학적 강화제 처리를 실시한 후 플라즈마 처리를 실시한다. 플라즈마 처리는 이중 주파수 플라즈마, 원격 플라즈마(remote plasma) 또는 플라즈마 식각(plasma etch) 방법으로 실시한다. 이중 주파수 플라즈마 처리는 -50∼300℃의 온도를 유지하는 상태에서 0∼1000W의 고주파와 0∼1000W의 저주파를 인가하여 1초∼10분 동안 실시한다. 한편, 원격 플라즈마를 사용하는 경우에는 반응성 처리(reactive treatment)를 이용하며, 플라즈마 식각을 사용하는 경우에는 단일 또는 이중 주파수 식각이 가능하다. 원격 플라즈마 또는 플라즈마 식각은 수소, 질소, 아르곤 및 헬륨중 어느 하나의 단일 가스를 이용하여 실시하거나 수소와 아르곤의 혼합 가스를 이용하여 실시하며, 단일 스텝으로 실시하거나 1∼10회의 다단계로 실시한다. 그리고, 원격 플라즈마 또는 플라즈마 식각시 공급 전력은 1∼1000W로 하고, 처리 시간은 1초∼10분으로 한다. 또한, 수소, 질소, 아르곤 및 헬륨중 어느 하나의 단일 가스를 이용하여 플라즈마 처리를 실시하는 경우 각 단일 가스의 유량은 5∼1000sccm으로 하고, 혼합 가스를 사용하는 경우에는 5∼95%의 수소와 5∼95%의 아르곤을 이용하여 실시한다. 한편, 단일 스텝을 이용하는 경우에는 단일 가스의 혼합 가스의 사용이 가능하며, 다단계 처리를 이용하는 경우에는 먼저 아르곤 단일 가스 또는 혼합 가스를 이용하여 처리한 후, 수소 가스를 이용하여 최종처리 하는 주기를 1∼10회 반복한다. 플라즈마 처리시 웨이퍼의 온도는 10∼350℃로 유지하고, 챔버 내의 압력은 0.3∼10Torr로 한다.
도 3(d)를 참조하면, 다마신 패턴이 매립되도록 전체 구조 상부에 구리 박막(15)을 형성한다. 구리 박막은 (hfac)Cu(3-Hexyne) 계열, (hfac)CuMHY 게열, (hfac)CuDMCOD 계열, (hfac)CuVTMOS 계열, (hfac)CuDMB 계열, (hfac)CuTMVS 계열 등의 hfac를 이용한 전구체 및 기타 모든 구리 전구체를 이용하여 형성하며, 다이렉트 리퀴드 인젝션(Direct Liquid Injection; DLI), 컨트롤 에바포레이션 믹서(Control Evaporation Mixer; CEM), 오리피스(Orifice), 스프레이 방식의 모든 기화기(vaporizer)를 이용한 MOCVD법으로 증착한다. 구리 박막(15) 대신에 알루미늄, 텅스텐등을 형성할 수 있다. 이때, 웨이퍼와 샤워 헤드는 5∼50㎜의 간격을 유지하도록 한다.
도 3(e)는 구리 박막(15), 화학적 강화제층(14) 및 확산 방지막(13)을 연마하여 구리 배선을 형성한 상태의 단면도이다.
상기의 공정에서 확산 방지막(13) 형성 공정, 화학적 강화제 처리 공정, 플라즈마 처리 공정 및 구리 박막(15) 형성 공정은 인시투 또는 익스시투로 실시할 수 있다.
도 4(a) 및 도 4(b)는 화학적 강화제 처리를 실시하고 플라즈마 처리를 실시하지 않은 경우와 실시한 경우의 초미세 구조의 매립 특성을 나타낸 것이다. 이때, 플라즈마 처리는 100∼220℃의 온도에서 0∼1000W의 고주파와 0∼1000W의 저주파를 인가하여 1∼100초동안 실시한 경우를 나타낸다.
도 5는 화학적 강화제 처리를 실시하고 플라즈마 처리를 실시한 경우 10:1의 애스펙트비를 갖는 0.16㎛ 크기의 콘택 매립 특성을 단면 방향에 따라 나타낸 것으로, 플라즈마 처리를 실시하여 완전한 매립 특성을 나타낸다. 이러한 예는 8:1의 애스펙트비를 갖는 0.1㎛ 크기의 콘택도 완전히 매립할 수 있다.
상술한 바와 같이 본 발명에 의하면 화학적 강화제 처리를 실시한 후 플라즈마 처리를 실시함으로써 초미세 구조의 매립 특성을 향상시킬 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (22)

  1. 소정의 하부 구조가 형성된 반도체 기판 상부에 층간 절연막을 형성하고 상기 층간 절연막에 다마신 패턴을 형성하는 단계와,
    상기 다마신 패턴이 형성된 전체 구조 상부에 확산 방지막을 형성하는 단계와,
    상기 확산 방지막상에 화학적 강화제 처리를 실시하여 상기 확산 방지막 상부에 화학적 강화제층을 형성하는 단계와,
    상기 화학적 강화제층을 형성한 후 플라즈마 처리를 실시하는 단계와,
    상기 다마신 패턴이 매립되도록 전체 구조 상부에 구리 박막을 형성하는 단계와,
    상기 층간 절연막의 상부 표면이 노출되도록 연마 공정을 실시하여 상기 다마신 패턴 내에만 구리 박막이 잔류되도록 하는 단계를 포함하며,
    상기 플라즈마 처리 단계는 이중 주파수 플라즈마 처리 방법을 이용하여 -50 내지 300℃의 온도에서 실시하는 반도체 소자의 금속 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 다마신 패턴을 형성한 후 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  3. 제 2 항에 있어서, 상기 세정 공정은 하지층이 텅스텐, 알루미늄 등으로 된 금속층인 경우에는 RF 플라즈마를 이용하여 실시하고, 하지층이 구리로 된 금속층인 경우에는 반응성 세정 방법을 적용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 확산 방지막은 TiN막을 이온화 PVD 방법, CVD 방법 및 MOCVD 방법 중 어느 하나의 방법으로 증착하여 형성하거나, Ta막 또는 TaN막을 이온화 PVD 방법 또는 CVD 방법으로 증착하여 형성하거나, WN막을 CVD 방법으로 증착하여 형성하거나, TiAlN막, TiSiN막 및 TaSiN막 중 어느 하나를 PVD 방법 또는 CVD 방법으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  5. 제 1 항에 있어서, 상기 화학적 강화제 처리 이전에 플라즈마 처리를 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  6. 제 1 항에 있어서, 상기 화학적 강화제는 요오드 함유 액체 화합물, Hhfac1/2H2O, Hhfac, TMVS, 순수 요오드, 요오드 함유 가스, 수증기, F, Cl, Br, I, At 등 7족 원소의 액체 및 가스, 그리고 그 화합물의 액체 및 가스 상태 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  7. 제 1 항에 있어서, 상기 화학적 강화제 처리는 1초 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 화학적 강화제 처리는 -20 내지 300℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  9. 제 8 항에 있어서, 상기 화학적 강화제 처리는 100 내지 220℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  10. 제 1 항 또는 제 5 항에 있어서, 상기 이중 주파수 플라즈마 처리 대신 원격 플라즈마 또는 플라즈마 식각 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  11. 제 10 항에 있어서, 상기 이중 주파수 플라즈마 처리는 0 내지 1000W의 고주파와 0 내지 1000W의 저주파를 1초 내지 10분 동안 인가하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  12. 제 10 항에 있어서, 상기 원격 플라즈마 처리 또는 플라즈마 식각 방법은 수소, 아르곤, 질소, 헬륨의 단일 가스를 이용하여 실시하거나 수소와 아르곤 혼합가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  13. 제 12 항에 있어서, 상기 수소, 질소, 아르곤 및 헬륨의 단일 가스는 각각 5 내지 1000sccm의 양으로 유입시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  14. 제 12 항에 있어서, 상기 혼합 가스는 5 내지 95%의 수소와 5 내지 95%의 아르곤의 혼합 가스인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  15. 제 10 항에 있어서, 상기 원격 플라즈마 처리 또는 플라즈마 식각 방법은 단일로 실시하거나 1 내지 10회의 다단계로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  16. 제 15 항에 있어서, 상기 단일 플라즈마 처리는 단일 가스 또는 혼합 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  17. 제 15 항에 있어서, 상기 다단계 플라즈마 처리는 아르곤 단일 가스 또는 혼합 가스를 이용하여 처리한 후, 수소 가스를 이용하여 최종 처리하는 주기를 1 내지 10회 반복 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  18. 제 10 항에 있어서, 상기 원격 플라즈마 처리 또는 플라즈마 식각 방법은 50 내지 700W의 전력을 인가하여 1초 내지 10분 동안 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  19. 제 10 항에 있어서, 상기 원격 플라즈마 처리 또는 플라즈마 식각 방법은 웨이퍼의 온도는 10 내지 350℃로 유지하고, 웨이퍼와 샤워 헤드의 간격은 5 내지 50㎜로 하며, 챔버 내의 압력은 0.3 내지 10Torr로 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  20. 제 1 항에 있어서, 상기 구리 박막은 (hfac)Cu(3-Hexyne) 계열, (hfac)CuMHY 게열, (hfac)CuDMCOD 계열, (hfac)CuVTMOS 계열, (hfac)CuDMB 계열, (hfac)CuTMVS 계열 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  21. 제 1 항에 있어서, 상기 구리 박막은 다이렉트 리퀴드 인젝션, 컨트롤 에바포레이션 믹서, 오리피스, 스프레이 방식의 기화기를 이용한 MOCVD법으로 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
  22. 제 1 항에 있어서, 상기 구리 박막 대신에 알루미늄막 또는 텅스텐막을 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
KR1020000063161A 2000-10-26 2000-10-26 반도체 소자의 금속 배선 형성 방법 KR100671610B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020000063161A KR100671610B1 (ko) 2000-10-26 2000-10-26 반도체 소자의 금속 배선 형성 방법
GB0121858A GB2371148B (en) 2000-10-26 2001-09-10 Method for forming a metal line of a semiconductor device
TW090122383A TW515044B (en) 2000-10-26 2001-09-10 Method for forming metal line of semiconductor device
DE10150160.9A DE10150160B4 (de) 2000-10-26 2001-10-11 Verfahren zum Herstellen einer Metallleitung eines Halbleiterbauteils
JP2001313549A JP4217012B2 (ja) 2000-10-26 2001-10-11 半導体素子の金属配線形成方法
US09/983,668 US6551932B2 (en) 2000-10-26 2001-10-25 Method for forming metal line in a semiconductor device
CNB011355972A CN1204618C (zh) 2000-10-26 2001-10-25 形成半导体器件的金属线的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000063161A KR100671610B1 (ko) 2000-10-26 2000-10-26 반도체 소자의 금속 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20020032709A KR20020032709A (ko) 2002-05-04
KR100671610B1 true KR100671610B1 (ko) 2007-01-18

Family

ID=19695550

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000063161A KR100671610B1 (ko) 2000-10-26 2000-10-26 반도체 소자의 금속 배선 형성 방법

Country Status (7)

Country Link
US (1) US6551932B2 (ko)
JP (1) JP4217012B2 (ko)
KR (1) KR100671610B1 (ko)
CN (1) CN1204618C (ko)
DE (1) DE10150160B4 (ko)
GB (1) GB2371148B (ko)
TW (1) TW515044B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100383759B1 (ko) * 2000-06-15 2003-05-14 주식회사 하이닉스반도체 반도체 소자의 구리 금속 배선 형성 방법
US7142882B2 (en) * 2001-03-09 2006-11-28 Schmidt Dominik J Single chip wireless communication integrated circuit
KR100487639B1 (ko) 2002-12-11 2005-05-03 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
CN1295776C (zh) * 2003-12-24 2007-01-17 上海宏力半导体制造有限公司 可分别对双镶嵌工艺的中介窗与沟槽进行表面处理的方法
US7387962B2 (en) * 2005-10-17 2008-06-17 Samsung Electronics Co., Ltd Physical vapor deposition methods for forming hydrogen-stuffed trench liners for copper-based metallization
KR100794661B1 (ko) * 2006-08-18 2008-01-14 삼성전자주식회사 기판 처리 장치 및 그 장치의 세정 방법
KR20100032644A (ko) * 2008-09-18 2010-03-26 삼성전자주식회사 선택적 플라즈마 처리를 이용한 반도체 소자의 금속배선 형성방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000022014A (ko) * 1998-09-11 2000-04-25 이지화 표면 촉매를 이용한 화학 증착방법
KR20010096408A (ko) * 2000-04-11 2001-11-07 이경수 금속 배선 형성방법
KR20010112889A (ko) * 2000-06-15 2001-12-22 박종섭 반도체 소자의 구리 금속 배선 형성 방법
KR20010114052A (ko) * 2000-06-20 2001-12-29 박종섭 반도체 소자의 금속 배선 형성방법
KR20020001143A (ko) * 2000-06-26 2002-01-09 박종섭 반도체 소자의 구리 금속배선 형성 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW365685B (en) * 1996-10-31 1999-08-01 Texas Instruments Inc Low-temperature processes for depositing barrier films containing tungsten and nitrogen
US5939334A (en) * 1997-05-22 1999-08-17 Sharp Laboratories Of America, Inc. System and method of selectively cleaning copper substrate surfaces, in-situ, to remove copper oxides
JPH11217671A (ja) * 1998-01-28 1999-08-10 Sony Corp 金属膜の化学的気相成長方法およびこれを用いた電子装置の製造方法
US6319728B1 (en) * 1998-06-05 2001-11-20 Applied Materials, Inc. Method for treating a deposited film for resistivity reduction
EP0971403A1 (en) * 1998-07-07 2000-01-12 Interuniversitair Microelektronica Centrum Vzw Method for forming copper-containing metal studs
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
JP2000087242A (ja) * 1998-09-15 2000-03-28 Sharp Corp 水を添加して銅の伝導率を向上させるＣｕ（ｈｆａｃ）ＴＭＶＳ前駆体
US6251759B1 (en) * 1998-10-03 2001-06-26 Applied Materials, Inc. Method and apparatus for depositing material upon a semiconductor wafer using a transition chamber of a multiple chamber semiconductor wafer processing system
JP3279532B2 (ja) * 1998-11-06 2002-04-30 日本電気株式会社 半導体装置の製造方法
US6211085B1 (en) 1999-02-18 2001-04-03 Taiwan Semiconductor Company Method of preparing CU interconnect lines
US6133144A (en) 1999-08-06 2000-10-17 Taiwan Semiconductor Manufacturing Company Self aligned dual damascene process and structure with low parasitic capacitance
US6180524B1 (en) * 1999-08-09 2001-01-30 Gary W. Ferrell Metal deposit process
US6110817A (en) * 1999-08-19 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improvement of electromigration of copper by carbon doping
US6265319B1 (en) 1999-09-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Dual damascene method employing spin-on polymer (SOP) etch stop layer
US6251786B1 (en) 1999-09-07 2001-06-26 Chartered Semiconductor Manufacturing Ltd. Method to create a copper dual damascene structure with less dishing and erosion
KR100465982B1 (ko) * 1999-12-15 2005-01-13 지니텍 주식회사 촉매와 화학적 기상 증착 방법을 이용하여 구리 배선과박막을 형성하는 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000022014A (ko) * 1998-09-11 2000-04-25 이지화 표면 촉매를 이용한 화학 증착방법
KR20010096408A (ko) * 2000-04-11 2001-11-07 이경수 금속 배선 형성방법
KR20010112889A (ko) * 2000-06-15 2001-12-22 박종섭 반도체 소자의 구리 금속 배선 형성 방법
KR20010114052A (ko) * 2000-06-20 2001-12-29 박종섭 반도체 소자의 금속 배선 형성방법
KR20020001143A (ko) * 2000-06-26 2002-01-09 박종섭 반도체 소자의 구리 금속배선 형성 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1020010114052 *

Also Published As

Publication number Publication date
GB0121858D0 (en) 2001-10-31
JP4217012B2 (ja) 2009-01-28
DE10150160A1 (de) 2002-05-08
GB2371148A (en) 2002-07-17
US6551932B2 (en) 2003-04-22
TW515044B (en) 2002-12-21
DE10150160B4 (de) 2016-11-24
US20020052110A1 (en) 2002-05-02
KR20020032709A (ko) 2002-05-04
GB2371148B (en) 2005-03-09
CN1204618C (zh) 2005-06-01
CN1351374A (zh) 2002-05-29
JP2002190524A (ja) 2002-07-05

Similar Documents

Publication Publication Date Title
KR100407678B1 (ko) 반도체 소자의 구리 금속배선 형성 방법
US7838441B2 (en) Deposition and densification process for titanium nitride barrier layers
US8026605B2 (en) Interconnect structure and method of manufacturing a damascene structure
US20020114886A1 (en) Method of tisin deposition using a chemical vapor deposition process
KR100407680B1 (ko) 반도체 소자의 금속 배선 형성방법
US6933021B2 (en) Method of TiSiN deposition using a chemical vapor deposition (CVD) process
KR100383759B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
KR100404941B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100671610B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100407679B1 (ko) 반도체 소자의 구리 금속 배선 형성방법
JP2002057125A (ja) 金属配線形成方法
KR100612543B1 (ko) 반도체 소자의 구리 금속배선 형성 방법
KR100612548B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100743770B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법
KR100612542B1 (ko) 반도체 소자의 구리배선 형성방법
KR100576046B1 (ko) 반도체 소자의 구리 금속 배선 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151221

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171220

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee