KR100569797B1 - 다층 배선 구조의 제조 방법 - Google Patents

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Abstract

듀얼 다마신 법에 의하여 홈과 접속공을 형성할 때, 접속공이 이른 바 보잉 형상으로 되기 쉽다는 문제가 있어 접속공의 형상을 양호하고 또한 안정적으로 형성하는 것이 곤란하였다. 이를 위하여, 하층 배선(14) 상을 덮는 층간 유전막(15)을 형성하는 공정과; 그 층간 유전막(15)에 하층 배선(14)에 도달하는 접속공(16)을 형성하는 공정과; 그 층간 유전막(15) 상에 접속공(16)을 충전하는 배선간 유전막(17)을 층간 유전막(15)의 에칭 레이트보다 빠른 에칭 레이트를 가지는 절연 재료로 형성하는 공정과; 배선간 유전막(17)에 요부(18)를 형성하는 동시에 그 요부(18)에 연속하여 접속공을 층간 유전막에 대하여 선택적으로 재차 개구하는 공정을 포함하는 다층 배선 구조의 제조 방법이 제공된다.
다층배선, 배선구조, 듀얼다마신, 다층, 배선, 접속공, 제조방법, 보잉, 절연막, 에칭, 유전막

Description

다층 배선 구조의 제조 방법{PROCESS FOR PRODUCING MULTI－LAYER WIRING STRUCTURE}
도 1 (A) 및 1 (B)는 종래의 다층 배선 구조의 제조 방법을 도시한 도식적인 단면도이다.
도 2 (A) 내지 2 (D)는 본 발명의 다층 배선 구조의 제조 방법에 관한 실시예의 일 예를 도시한 도식적인 단면도이다.
도 3 (A) 내지 3 (E) 및 도 4 (F) 내지 4 (H)는 본 발명의 다층 배선 구조의 제조 방법을 듀얼 다마신 구조의 제조 방법에 적용한 일 예를 도시한 도식적인 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
14：하층 배선, 15：층간 유전막, 16：접속공, 17：배선간 유전막, 18：요부
본 발명은 다층 배선 구조의 제조 방법에 관한 것으로, 상세하게는 이른 바 듀얼 다마신 법(dual damascene process)에 의한 접속공의 형상을 개선한 다층 배 선 구조의 제조 방법에 관한 것이다.
LSI 디바이스의 미세화, 고속화의 요구로 인하여 배선 저항의 저하, 층간(層間) 유전막의 저유전률화(低誘電率化)가 요망되고 있다. 이에 응하여, 종래의 알루미늄 합금 배선에 비하여 저항이 낮은 동(銅) 배선이나 종래의 산화 실리콘(SiO2) 막에 비하여 유전률이 낮은 각종 유기 절연막 재료 등이 실용화를 위하여 검토되고 있다.
동 배선을 형성하는 기술로는, 동 드라이 에칭이 일반적으로 용이하지 않으므로 이른 바 홈 배선에 의한 방법이 주목받고 있다. 그 홈 배선을 형성하는 기술로는 접속공에 배선 재료를 채운 후에 홈을 형성하고, 그 홈에 배선 재료를 채우는 방법(이른 바 싱글 다마신 법)에 제안되어 있고, 이외에 접속공과 홈 양쪽을 형성해 두고 그 접속공과 홈 양쪽에 동시에 배선 재료를 채우는 방법(이른 바 듀얼 다마신 법) 등이 제안되어 있다. 듀얼 다마신 법은 배선 재료의 충전이나 그후의 화학적 기계 연마(CMP：chemical mechanical polishing) 공정이 1회로 끝나므로 코스트 면에서 큰 이점을 가진다.
듀얼 다마신 법에서 접속공 및 홈을 형성하는 방법으로는 다양한 방법이 개시(開示)되어 있다. 전형적인 방법으로는 접속공을 형성한 후 홈을 형성하는 방법, 홈을 형성한 후 접속공을 형성하는 방법 등이 있다. 이러한 방법에서는 미리 개구된 접속공, 홈 등의 단차부(段差部) 상에 포토레지스트 패턴을 형성하므로 포토레지스트 패턴의 형상 불량이 문제가 된다. 이를 해결하는 한 방법으로, 미리 비어 홀(via hole)을 개구한 에칭 스톱 층을 충전해 두는 방법이 개시되어 있다. 이 방법의 일 예를 도 1 (A) 및 1 (B)에 따라 이하에 설명한다.
도 1 (A)에 도시한 바와 같이, 기판(110) 상의 하층 배선간(配線間)의 절연막이 되는 제1 절연막(111)에 하층 동 배선(112)을 형성한다. 이어서, 하층 동 배선(112) 및 제1 절연막(111) 상에 동으로 이루어진 확산 방지층(113)으로서 질화 실리콘 막을 성막한 후, 또 배선층 간의 절연막(114)이 되는 CVD－SiO2 막을 형성한다. 또한 에칭 스톱 층(115)으로서 질화 실리콘 막을 퇴적한다. 그후, 레지스트 도포 공정, 리소그래피 공정, 에칭 공정을 행하여 에칭 스톱 층(115)에 접속공(116)의 일부를 형성한다.
다음에, 도 1 (B)에 도시한 바와 같이, 상기 에칭 스톱 층(115) 상에 접속공(116)을 충전하는 상태로 상층 배선간의 절연막이 되는 제2 절연막(117)으로서 CVD－SiO2 막을 형성한다. 그후 레지스트 도포 공정, 리소그래피 공정을 행하여 홈을 형성하기 위한 개구부를 패터닝하여 래지스트 마스크(도시 생략)를 형성한다. 그 레지스트 마스크를 이용한 반응성 이온 에칭 공정에 의하여 제2 절연막(117)에 홈(118)을 형성한다. 또한 상기 에칭 스톱 층(115)을 에칭 마스크로 하여 연속적으로 에칭을 행하고, 절연막(114), 확산 방지막(113)에 하층 동 배선(112)에 도달하는 접속공(116)을 형성한다.
그러나, 상기 종래의 기술에서 도 1 (A) 및 1 (B)에 의하여 설명한 제조 방 법의 경우에도, 접속공은 깊이 방향으로 단면(斷面) 형상의 변화가 큰, 이른 바 보잉(bowing) 형상이 되기 쉽다는 문제가 생긴다. 이것은 홈의 개구 면적에 비하여 접속공의 개구 면적이 극단적으로 작아지므로, 홈의 에칭이 완료되고 접속공의 에칭으로 전환될 때, 플라즈마 중의 라디칼(radical)이 작은 면적의 접속공에 집중되어 과잉 에칭이 발생하기 때문이다. 또 홈의 에칭 속도에 의하여 웨이퍼 면 내의 불균일이 생기기 때문에 상기 보잉 형상이 생기는 것을 안정적으로 방지하는 것은 곤란하였다.
본 발명은 상기 과제를 해결하기 위하여 이루어진 다층 배선 구조의 제조 방법이며, 하층 배선 상을 덮는 층간 유전막을 형성하는 공정과; 그 층간 유전막에 하층 배선에 도달하는 접속공을 형성하는 공정과; 그 층간 유전막 상에 접속공을 충전하는 배선간 유전막을 상기 층간 유전막의 에칭 레이트(etching rate)보다 빠른 에칭 레이트를 가지는 절연 재료로 형성하는 공정과; 상기 배선간 유전막에 요부(凹部)를 형성하는 동시에 요부에 연속하여 접속공을 상기 층간 유전막에 대하여 선택적으로 재차 개구하는 공정을 포함하고 있다.
상기 다층 배선 구조의 제조 방법에서는 처음에는 층간 유전막에 접속공만을 형성하므로, 이 접속공은 깊이 방향으로 단면 형상의 변화가 큰 이른 바 보잉 형상으로는 되지 않고 이방성(異方性)이 우수한 단면 변화가 적은 형상으로 에칭된다. 그리고 배선간 유전막, 층간 유전막에 요부 및 접속공을 형성하는 과정에서, 요부의 에칭으로부터 접속공의 에칭으로 전환될 때, 플라즈마 중의 라디칼이 작은 면적 의 접속공 부분에 집중된다. 그러나, 접속공에 충전되어 있는 배선간 유전막은 층간 유전막보다 에칭 레이트가 빠르므로, 바꿔 말하면 배선간 유전막에 대한 층간 유전막의 에칭 선택비는 충분히 크므로, 접속공 내에 충전되어 있는 배선간 유전막만이 선택적으로 에칭된다. 그러므로, 접속공은 이른 바 보잉 형상으로 되지 않는다.
본 발명의 다층 배선 구조의 제조 방법에 관한 실시예의 일 예를 도 2 (A) 내지 2 (D)에 따라 설명한다.
도 2 (A)에 도시한 바와 같이, 기판(11) 상의 제1 절연막(12)에 홈(13)을 형성하고, 그 홈(13) 내에 형성된 하층 배선(14) 상을 덮는 상태로 층간 유전막(15)을 형성한다. 이 층간 유전막(15)은 하층 배선(14)과 그후에 형성되는 상층 배선과의 사이의 절연막이 된다.
이어서, 도 2 (B)에 도시한 바와 같이, 통상의 레지스트 도포 및 리소그래피 기술에 의하여 레지스트로 에칭 마스크(도시 생략)를 형성한 후, 이 에칭 마스크를 이용하여 예를 들면 반응성 이온 에칭(이하 RIE라고 함, reactive ion etching)을 행하고, 상기 층간 유전막(15)에 상기 하층 배선(14)에 도달하는 접속공(16)을 형성한다. 상기 에칭 후 레지스트 마스크는 제거한다.
다음에, 도 2 (C)에 도시한 바와 같이, 상기 층간 유전막(15) 상에 접속공(16)을 충전하는 배선간 유전막(17)을 상기 층간 유전막(15)의 에칭 레이트보다 빠른 에칭 레이트를 가지는 절연 재료로 형성한다.
이어서, 도 2 (D)에 도시한 바와 같이, 에칭에 의하여 상기 배선간 유전막(17)에 요부(예를 들면 홈)(18)를 형성하는 동시에 이 요부(18)에 연속하여 하층 배선(14)에 도달하는 접속공(16)을 상기 층간 유전막(15)에 대하여 선택적으로 재차 개구한다.
그후, 도시하지는 않았지만 상기 홈(18) 및 접속공(16)의 각 내면 및 층간 유전막(17) 상에 배리어 메탈(barrier metal)로서 질화 탄탈막을 예를 들면 50nm의 두께로 형성하고, 또한 동 도금의 시드(seed)가 되는 동막을 예를 들면 100nm의 두께로 형성한다. 이어서, 동 전해 도금법에 의하여 상기 홈(18)의 내부 및 접속공(16)의 내부에 동을 채우고, 그후 CMP 법에 의하여 층간 유전막(17) 상의 여분의 동 및 질화 탄탈막을 제거하여 홈(18)의 내부에 동으로 이루어지는 상층 배선을 형성하는 동시에 접속공(16)의 내부에 동으로 이루어지는 플러그(plug)를 형성한다.
그리고, 상기 배선간 유전막(12, 17)이 유기 절연 재료로 형성되어 있어 상기 홈(13) 및 요부(18)를 에칭에 의하여 형성하는 경우에는, 통상 에칭 내성(耐性)을 가지는 예를 들면 산화 실리콘계 재료로 이루어지는 이른 바 하드 마스크를 이용하여 에칭을 행한다.
상기 다층 배선 구조의 제조 방법에서는 초기 단계에는 층간 유전막(15)에 접속공(16)만을 형성하므로, 이 접속공(16)은 깊이 방향으로 단면 형상의 변화가 큰 이른 바 보잉 형상으로는 되지 않고 이방성이 우수한 단면 변화가 적은 형상으로 에칭된다. 그리고 배선간 유전막(17), 층간 유전막(15)에 요부(예를 들면 홈)(18) 및 접속공(16)을 형성하는 과정에서, 요부(18)의 에칭으로부터 접속공(16) 의 에칭으로 전환될 때, 플라즈마 중의 라디칼이 작은 면적의 접속공(16) 부분에 집중된다. 그러나, 접속공(16)에 충전되어 있는 배선간 유전막(17)은 층간 유전막(15)보다 에칭 레이트가 빠르므로, 바꿔 말하면 배선간 유전막(17)에 대한 층간 유전막(15)의 에칭 선택비는 충분히 크므로, 접속공(16) 내에 충전되어 있는 배선간 유전막(17)만이 선택적으로 에칭된다. 따라서, 접속공(16)은 이른 바 보잉 형상으로 되지 않고 이방성이 우수한 단면 변화가 적은 형상으로 형성된다.
따라서, 예를 들면 배선간 유전막(12, 17)에 저유전률을 가진 유기 절연막을 이용하고, 층간 유전막(15)에 배선간 유전막(17)보다 에칭 레이트가 느린, 예를 들면 저유전률 실리콘계 절연막을 이용함으로써, 요부(예를 들면 홈)(18) 및 접속공(16)을 안정되게 가공할 수 있다. 이에 따라서, 배선 지연을 억제하여 높은 수율(yield)의 듀얼 다마신 배선을 형성하는 것이 가능하게 된다.
다음에 상기 실시예에서 설명한 본 발명의 다층 배선 구조의 제조 방법을 듀얼 다마신 구조의 제조 방법에 적용한 일 예를 도 3 (A) 내지 3 (E) 및 도 4 (F) 내지 4 (H)의 제조 공정도에 의하여 설명한다. 도 3 (A) 내지 3 (E) 및 도 4 (F) 내지 4 (H)에서는 상기 도 2 (A) 내지 2 (D)에 의하여 설명한 구성 부품과 동일한 것에는 동일 부호를 부여한다.
도 3 (A)에 도시한 바와 같이, 반도체 기판(도시 생략) 상에 소정의 소자(도시 생략)를 형성한 후, 층간 유전막(31)을 예를 들면 SiO2 막으로 형성한 기판(11)을 준비한다. 그리고, 예를 들면 회전 도포법에 의하여 상기 층간 유전막(31) 상 에 저유전률을 가진 유기 절연막인 폴리알릴에테르 수지(polyallylether resin)를 500nm의 두께로 형성한 후, 그 도포막을 400℃로 큐어(cure)하여 하층 배선간의 층간 유전막이 되는 배선간 유전막(12)(이하 IMD라고 함, inter metal dielectric film)을 형성한다. 이어서 예를 들면 CVD 법에 의하여 저유전률 실리콘 산화물로서, 화학식 SiOx(CH3)y〔1≤x≤2, 0.2≤y≤2〕로 표시되는 물질을 주성분으로 하는 절연 재료를 100nm의 두께로 형성하여 하드 마스크(32)를 형성한다. 여기에서는 프로세스 가스로 H2O2(유량：100sccm)와 모노메틸실란(monomethylsilane)(유량：10sccm)을 이용하고; 기판 온도를 0℃; 성막 분위기의 압력을 13kPa로 설정하였다.
그후, 포토레지스트의 도포, 베이킹 등의 프로세스에 의하여 레지스트 막(33)을 형성한 후, 리소그래피 기술에 의하여 상기 레지스트 막(33)에 홈을 개구하기 위한 개구부(34)를 형성하여 레지스트 마스크(35)를 형성한다. 그 레지스트 마스크(35)를 이용한 에칭에 의하여 상기 하드 마스크(32)에 홈(13)의 일부를 형성한다.
이어서 상기 레지스트 마스크(35) 및 상기 하드 마스크(32)를 에칭 마스크로 이용하여 상기 IMD(12)를 RIE한다. 그 결과, 도 3 (B)에 도시한 바와 같이, 하드 마스크(32) 및 IMD(12)에 홈(13)을 형성한다. 이 RIE에서는 예를 들면 ECR(electron cycrotron resonance) 플라즈마 에칭 장치를 이용하고, 에칭 가스로는 질소(유량：40sccm)와 헬륨(유량：165sccm)을 이용하며; 에칭 분위기의 압력을 예를 들면 0.8Pa; 마이크로파 파워를 예를 들면 500W(2.45GHz); RF 파워를 예를 들면 100W; 기판 온도를 예를 들면 －50℃로 설정하였다. 그리고, 단위 ″sccm″은 표준 상태에서의 체적 유량(㎤/분)을 표시하며, 이하 동일하다.
그리고, 상기 RIE에서는 IMD(12)와 레지스트 막의 에칭 특성이 유사하므로 레지스트 마스크(35)는 단시간에 에칭되어 제거된다. 그러므로, 레지스트 마스크(35)가 제거된 부분에서는 하드 마스크(32)가 에칭 마스크로 기능한다.
다음에, 도 3 (C)에 도시한 바와 같이 예를 들면 DC 마그네트론 스퍼터링 법(magnetron sputtering method)에 의하여 상기 홈(13)의 내면 및 하드 마스크(32) 상에, 질화 탄탈막(36)을 예를 들면 50nm의 두께로 형성하고, 또한 동막을 예를 들면 100nm의 두께로 형성한다. 이 동막은 그후의 공정에서 행하는 동 도금의 시드가 된다. 상기 질화 탄탈막(36)의 성막 조건은 예를 들면, 프로세스 가스로 아르곤(유량：60sccm)과 질소(유량：40sccm)를 이용하고; 성막 분위기의 압력을 0.4Pa; 기판 온도를 200℃; DC 파워를 6kW로 설정하였다. 또 상기 동막의 성막 조건은 예를 들면, 프로세스 가스로 아르곤(유량：100sccm)을 이용하고; 성막 분위기의 압력을 0.4Pa; 기판 온도를 100℃, DC 파워를 12kW로 설정하였다.
이어서 동 전해 도금법에 의하여 상기 홈(13)의 내부에 동을 채우고, 그후CMP 법에 의하여 하드 마스크(32) 상에 여분의 동 및 질화 탄탈막(36)을 제거하여 홈(13)의 내부에 동으로 이루어지는 하층 배선(14)을 형성한다. 따라서, 하층 배선(14)의 표면과 하드 마스크(32)의 표면은 대략 동일 평면을 구성하며 평탄화되어 있다. 이 도면에서는 상기 시드로서 형성한 동막과 동 전해 도금법에 의하 여 형성한 동을 일체로 하여 하층 배선(14)으로 나타나 있다.
이어서, 도 3 (D)에 도시한 바와 같이, 하층 배선(14) 상 및 하드 마스크(32) 상에 동의 확산을 방지하는 배리어층(37)을 예를 들면 질화 실리콘 막으로 형성한다. 또한 상기 배리어층(37) 상에 상층 배선과 하층 배선 사이의 층간 유전막(이하 ILD라고 함, inter level dielectric film)(15)을, 예를 들면 SiOx(CH3)y을 주성분으로 하는 실리콘 산화물을 1㎛의 두께로 퇴적하여 형성한다. 이 ILD(15)의 제조 방법은 상기 하드 마스크(32)를 형성하는 것과 동일하다.
그후, 상기 레지스트 마스크(35)를 형성한 것과 동일하게 하여 접속공을 개구하기 위한 개구부를 가지는 레지스트 마스크(도시 생략)를 형성한다. 그 레지스트 마스크를 이용한 에칭에 의하여 상기 ILD(15)에 접속공(16)을 형성한다. 그후 상기 레지스트 마스크를 제거한다.
이어서, 도 3 (E)에 도시한 바와 같이, 상기 접속공(16)을 충전하는 동시에 상기 ILD(15) 상에 상층 배선간의 층간 유전막이 되는 배선간 유전막(17)(IMD)을 예를 들면 저유전률을 가진 유기 절연막인 폴리알릴에테르 수지로 형성한다. 이 제조 방법은 상기 IMD(12)를 형성하는 것과 동일하다. 그리고, IMD(17)로 접속공(16)을 완전하게 충전할 필요는 없지만 바람직하게는 충전하는 쪽이 좋다.
이어서, 도 4 (F)에 도시한 바와 같이, 예를 들면 CVD 법에 의하여 상기 IMD(17) 상에 예를 들면, SiOx(CH3)y를 주성분으로 하는 실리콘 산화물을 100nm의 두께로 형성하여 하드 마스크(38)를 형성한다. 그후, 상기 레지스트 마스크(35)를 형성한 것과 동일하게 하여, 홈을 개구하기 위한 개구부(39)를 가지는 레지스트 마스크(40)를 형성한다. 그 레지스트 마스크(40)를 이용한 에칭에 의하여 상기 하드 마스크(38)에 홈(18)의 일부를 형성한다.
이어서, 도 4 (G)에 도시한 바와 같이, 상기 레지스트 마스크(40)(도시 생략) 및 상기 하드 마스크(38)를 에칭 마스크로 이용하여 상기 IMD(17)를 RIE함으로써 IMD(17)에 홈(18)을 형성한다. 또한 RIE에 의하여 ILD(15)를 에칭 마스크로 하여 이 ILD(15)에 접속공(16)을 재차 개구한다. 상기 RIE에서는 예를 들면, ECR 플라즈마 에칭 장치를 이용하고, 에칭 가스로는 질소(유량：40sccm)와 헬륨(유량：165sccm)을 이용하며; 에칭 분위기의 압력을 0.8Pa; 마이크로파 파워를 500W(2.45GHz); RF 파워를 100W; 전극이 설치된 기판 온도를 －50℃로 설정하였다. 계속해서 질화 실리콘막으로 이루어지는 배리어층(37)도 에칭하여 하층 배선(14)에 도달하는 접속공(16)을 개구한다.
그후, 도 4 (H)에 도시한 바와 같이, 예를 들면 DC 마그네트론 스퍼터링 법에 의하여 상기 홈(18) 및 접속공(16)의 각 내면 및 하드 마스크(38) 상에, 배리어 메탈이 되는 질화 탄탈막(41)을 예를 들면 50nm의 두께로 형성하고, 또한 동막을 예를 들면 100nm의 두께로 형성한다. 이 동막은 이후의 공정에서 행하는 동 도금의 시드가 된다. 상기 질화 탄탈막(41)의 성막 조건은 상기 도 3 (C)에서 설명한 질화 탄탈막(36)의 성막 조건과 동일하고, 상기 동막의 성막 조건은 상기 도 3 (C)에서 설명한 동막의 성막 조건과 동일하다.
이어서, 동 전해 도금법에 의하여 상기 홈(18)의 내부 및 접속공(16)의 내부 에 동을 충전하고, 그후 CMP 법에 의하여 하드 마스크(38) 상의 여분의 동 및 질화 탄탈막(41)을 제거하여, 홈(18)의 내부에 동으로 이루어지는 상층 배선(19)을 형성하는 동시에 접속공(16)의 내부에 동으로 이루어지는 플러그(20)를 형성한다. 따라서, 상층 배선(19)의 표면과 하드 마스크(38)의 표면은 대략 동일 평면을 구성하며 평탄화되어 있다. 이 도면에서는 상기 시드로서 형성한 동막과 동 전해 도금법에 의하여 형성한 동을 일체로 하여 상층 배선(19), 플러그(20)로서 나타나 있다.
상기 제조 방법에서는 하층 배선(14) 상에 질화 실리콘막으로 이루어지는 배리어층(37)을 형성한 경우를 도시하였지만, 반드시 배리어층(37)이 필요한 것은 아니다. 예를 들면, 배선간 유전막(17)을 동이 잘 확산되지 않는 재료로 형성하는 경우, 배선 재료를 예를 들면 알루미늄계 재료로 형성하는 경우 등에서는 상기 배리어층(37)은 형성하지 않아도 된다.
상기 도 3 (A) 내지 3 (E) 및 도 4 (F) 내지 4 (H)에 의하여 설명한 듀얼 다마신 법에 본 발명을 적용한 제조 방법에서는 처음에 ILD(15)에 접속공(16)만을 형성하므로, 이 접속공(16)은 이방성이 우수한 단면 변화가 적은 형상으로 에칭된다. 그리고 IMD(17), ILD(15)에 요부(홈)(18) 및 접속공(16)을 개구하는 과정에서 요부(18)의 에칭으로부터 접속공(16)의 에칭으로 전환될 때 플라즈마 중의 라디칼이 작은 면적의 접속공(16) 부분에 집중되지만, 접속공(16)에 충전되어 있는 IMD(17)는 ILD(15)보다 에칭 레이트가 빠르다. 그러므로, 접속공(16) 내에 충전되어 있는 IMD(17)만이 선택적으로 에칭되므로 접속공(16)이 이른 바 보잉 형상으로 에칭되지 않는다. 따라서, 듀얼 다마신 법의 종래의 문제점이 해결된다.
상기 도 3 (A) 내지 3 (E) 및 도 4 (F) 내지 4 (H)에 의하여 설명한 제조 방법에서, 상기 하드 마스크(32) 및 ILD(15)로는 화학식 SiOx(CH3)y〔1≤x≤2, 0.2≤y≤2〕로 표시되는 물질을 주성분으로 하는 실리콘 산화물 뿐 아니라, 실라놀〔SiO(CH3)〕과 화학식 CHxFy〔0≤x≤2, 0≤y≤2〕로 표시되는 물질과의 공중합체를 주성분으로 하는 절연 재료를 이용할 수도 있다. 이 공중합체의 퇴적 방법은 예를 들면 회전 도포법에 의하여 기판 상에 도포하고 100℃에서 건조 처리를 행하고, 또 300℃에서 어닐링(annealing)을 행하여 형성한다. 또, 나노포러스 실리카(nanoporous silica)를 이용할 수도 있다. 이 나노포러스 실리카의 퇴적 방법은 예를 들면 회전 도포법에 의하여 기판 상에 도포하고 100℃에서 에이징(aging) 처리를 행하고, 이어서 100℃에서 건조 처리를 행한다. 또한 300℃에서 어닐링을 행하여 형성한다.
상기 IMD(12, 17)는 폴리알릴에테르계 수지로 형성하였지만, 저유전률을 가진 유기 절연막은 예를 들면 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오로스티렌(polypentafluorostylene), 폴리테트라플루오로스티렌계 수지, 불화 폴리이미드 수지, 폴리불화나프탈렌(polynaphthalene fluoride), 폴리사이드(polycide) 수지 등과 같은 다른 물질로 형성하는 것도 가능하다.
상기 배선 재료, 플러그 재료로는 동 이외에, 동－지르코늄 등의 동 합금, 알루미늄, 알루미늄－실리콘, 알루미늄－실리콘－동, 알루미늄－동 등의 알루미늄 합금 등의 도전 재료도 이용할 수 있다.
동의 배리어 메탈로는 질화 탄탈막 이외에, 탄탈막, 질화 티탄막, 텅스텐막, 질화 텅스텐막, 질화규화텅스텐막(tungsten nitride silicide) 등으로 형성하는 것도 가능하다.
상기 에칭 장치로는 ECR 플라즈마 에칭 장치를 이용하였지만, RIE를 실현하는 에칭 장치이면 어떤 형식의 에칭 장치라도 이용할 수 있다. 또 상기 각 에칭 조건은 단순히 일 예에 지나지 않으며, 필요한 목적을 달성하는 조건이면 변경 가능하다.
이상 설명한 바와 같이 본 발명에 의하면, 미리 층간 유전막에 접속공을 형성하므로 이 접속공은 깊이 방향으로 단면 변화가 적은 형상으로 형성할 수 있다. 그리고 층간 유전막 상에 형성된 접속공을 충전하는 배선간 유전막을 층간 유전막의 에칭 레이트보다 빠른 에칭 레이트를 가지는 절연 재료로 형성한 후, 배선간 유전막에 요부를 형성하는 동시에 접속공을 층간 유전막에 대하여 선택적으로 재차 개구하므로, 접속공 내에 충전되어 있는 배선간 유전막만을 선택적으로 에칭할 수 있어 깊이 방향으로 단면 변화가 적은 접속공을 형성할 수 있다. 따라서, 이른 바 듀얼 다마신 법에서, 접속공이 보잉 형상과 같은 형상 불량이 되지 않고 양호한 형상의 홈 및 접속공을 안정되게 가공할 수 있다. 따라서, 저유전률을 가지는 층간 유전막 재료에 홈 및 접속공을 안정되게 가공할 수 있다. 그 결과, 배선 지연을 억제하여 높은 수율의 듀얼 다마신 배선을 형성할 수 있다.

Claims (8)

  1. 하층 배선 상을 덮는 층간(層間) 유전막(inter level dielectric film)을 형성하는 공정과;
    상기 층간 유전막에 상기 하층 배선에 도달하는 접속공을 형성하는 공정과;
    상기 층간 유전막 상에 상기 접속공을 충전(充塡)하는 배선간(配線間) 유전막(inter metal dielectric film)을 상기 층간 유전막의 에칭 레이트(etching rate)보다 빠른 에칭 레이트를 가지는 절연 재료로 형성하는 공정과;
    상기 배선간 유전막에 요부(凹部)를 형성하는 동시에 상기 요부에 연속하여 상기 접속공을 상기 층간 유전막에 대하여 선택적으로 재차 개구하는 공정
    을 포함하는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  2. 제1항에 있어서, 상기 층간 유전막은 화학식 SiOx(CH3)y로 표시되는 물질, 실라놀(silanol)과 화학식 CHxFy로 표시되는 물질의 공중합체 또는 나노포러스 실리카(nanoporous silica)를 주성분으로 하는 절연 재료로 이루어지는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  3. 제1항에 있어서, 상기 배선간 유전막은 유기 절연 재료로 이루어지는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  4. 제2항에 있어서, 상기 배선간 유전막은 유기 절연 재료로 이루어지는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  5. 제1항에 있어서, 상기 요부(凹部) 및 상기 접속공의 각 내부에 도전(導電) 재료를 충전하고, 상기 접속공 내에 플러그(plug)를 형성하는 동시에 상기 요부 내에 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  6. 제2항에 있어서, 상기 요부 및 상기 접속공의 각 내부에 도전 재료를 충전하고, 상기 접속공 내에 플러그를 형성하는 동시에 상기 요부 내에 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  7. 제3항에 있어서, 상기 요부 및 상기 접속공의 각 내부에 도전 재료를 충전하고, 상기 접속공 내에 플러그를 형성하는 동시에 상기 요부 내에 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
  8. 제4항에 있어서, 상기 요부 및 상기 접속공의 각 내부에 도전 재료를 충전하고, 상기 접속공 내에 플러그를 형성하는 동시에 상기 요부 내에 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 다층 배선 구조의 제조 방법.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216264A (ja) * 1999-01-22 2000-08-04 Mitsubishi Electric Corp Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法
TW465179B (en) * 1999-05-27 2001-11-21 Murata Manufacturing Co Surface acoustic wave device and method of producing the same
US6383917B1 (en) 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
JP2002026121A (ja) * 2000-06-30 2002-01-25 Tokyo Electron Ltd 半導体装置およびその製造方法、絶縁膜の形成方法
KR100350811B1 (ko) * 2000-08-19 2002-09-05 삼성전자 주식회사 반도체 장치의 금속 비아 콘택 및 그 형성방법
KR100519373B1 (ko) * 2000-12-01 2005-10-07 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 및 그 층간 절연막을 형성하는방법
JP2002217287A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
TW544855B (en) 2001-06-25 2003-08-01 Nec Electronics Corp Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer
KR100443515B1 (ko) * 2001-12-24 2004-08-09 주식회사 하이닉스반도체 비아홀 형성 방법
JP4339152B2 (ja) * 2004-03-08 2009-10-07 富士通マイクロエレクトロニクス株式会社 配線構造の形成方法
JP2006013190A (ja) * 2004-06-28 2006-01-12 Rohm Co Ltd 半導体装置の製造方法
EP1630600A3 (en) * 2004-07-29 2006-03-22 Rohm and Haas Electronic Materials, L.L.C. Hot melt composition and method involving forming a masking pattern
JP4878434B2 (ja) * 2004-09-22 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006179515A (ja) * 2004-12-20 2006-07-06 Oki Electric Ind Co Ltd 半導体素子の製造方法、及びエッチング方法
KR100670667B1 (ko) * 2005-06-30 2007-01-17 주식회사 하이닉스반도체 반도체소자의 구리배선 및 그의 제조 방법
KR101416317B1 (ko) 2008-03-05 2014-07-08 삼성전자주식회사 반도체 소자의 배선층 형성 방법
US9991189B2 (en) 2016-07-29 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a dual material redistribution line
KR20210018650A (ko) 2019-08-07 2021-02-18 삼성전자주식회사 반도체 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5883002A (en) * 1996-08-29 1999-03-16 Winbond Electronics Corp. Method of forming contact profile by improving TEOS/BPSG selectivity for manufacturing a semiconductor device
TW428299B (en) * 1997-03-31 2001-04-01 United Microelectronics Corp Metal plug forming method
US6027994A (en) * 1998-06-22 2000-02-22 United Microelectronics Corp. Method to fabricate a dual metal-damascene structure in a substrate

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KR20000023165A (ko) 2000-04-25
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