TW202236520A - 半導體裝置的形成方法 - Google Patents

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田希文
廖韋豪
戴羽騰
姚欣潔
呂志偉
李忠儒
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台灣積體電路製造股份有限公司
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Abstract

形成互連結構的方法使用直接金屬蝕刻方式，以形成且填充金屬間隙。所述方法可包括直接蝕刻第一金屬層以形成多個金屬圖案。金屬圖案彼此可被多個凹槽間隔開。可形成介電間隔物，沿著每個凹槽的側壁延伸。可以導電材料填充所述凹槽，以形成多個第二金屬圖案。藉由直接蝕刻金屬膜，此技術允許降低線寬粗糙度。所揭露的結構可以具有增加的可靠度、較佳的電阻電容（RC）性能及降低的寄生電容的優點。

Description

半導體裝置的形成方法
本發明實施例是關於半導體裝置，特別是關於具有互連結構的半導體裝置及其製造方法。
半導體裝置用於各種電子產品，例如個人電腦、手機、數位相機及其他電子設備。隨著技術的進步，對更小且具有改善性能的半導體裝置的需求增加。隨著部件密度增加，後段製程（back end of line，BEOL）的多層互連結構的導線寬度及導線之間的間距也需要縮小。
通常使用鑲嵌製程形成多層金屬互連。一般而言，鑲嵌製程是單鑲嵌或雙鑲嵌的其中一種，其包括圖案化且蝕刻金屬溝槽及導孔以形成開口，並以金屬填充開口。然而，隨著關鍵尺寸及節距繼續微縮，在形成及填充金屬溝槽方面具有一些挑戰。
為了適應更微縮的後段製程，需要改善的金屬互連及其形成的方法。
本發明實施例提供一種半導體裝置的形成方法，包括： 蝕刻第一金屬層，以形成多個第一金屬圖案，所述第一金屬圖案彼此被多個凹槽的其中之一間隔開；形成介電間隔物，沿著每個凹槽的多個側壁延伸；以及以導電材料填充所述凹槽，以形成多個第二金屬圖案。
本發明實施例提供一種半導體裝置的形成方法，包括：蝕刻第一金屬層，以形成彼此橫向隔開的第一金屬圖案及第二金屬圖案，其中第一金屬圖案及第二金屬圖案在一水平面上；形成多個介電間隔物，沿著第一金屬圖案及第二金屬圖案的對應的多個側壁延伸，所述側壁朝向彼此；以及在第一水平層中形成夾在所述介電間隔物之間的一第三金屬圖案。
本發明實施例提供一種互連結構的形成方法，包括：沉積第一導電膜於第一介電層上；沉積第一硬遮罩層於第一導電膜上；移除部分的第一硬遮罩層及第一導電膜，以形成多個第一金屬圖案；形成多個間隔物，每個間隔物沿著所述第一金屬圖案中的對應一個的側壁延伸；沉積第二導電膜於所述間隔物之間，以形成多個第二金屬圖案；以及形成導孔，穿過第一介電層上的第二介電層；其中導孔電性耦合至所述第一金屬圖案的其中之一及所述第二金屬圖案的其中之一。
以下揭露提供了許多的實施例或範例，用於實施本發明實施例之不同元件。各元件及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參照的元件符號及/或字母。如此重複是為了簡明及清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
此外，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
隨著金屬互連的縮小，更小的節距及臨界尺寸容易形成劣化（degradation）及線寬粗糙度（line width roughness，LWR）、線邊緣粗糙度（line edge roughness，LER）或線擺動（line wiggle）。這可能是蝕刻至低k膜層中的影響，因為低k膜層（low-k film）的機械硬度差。由於低k膜層的機械硬度低，在金屬膜間隙填充期間可能會發生額外的線擺動。連同小的臨界尺寸，這種線擺動會在金屬線中造成短路及串音（cross talk）。
本揭露關於形成金屬互連的結構及方法，這可以降低線擺動。製程可以是自對準製程方法，關於形成及填充金屬間隙的直接金屬蝕刻方式。相較於低k膜層，金屬膜具有更高的機械硬度，可導致低的線寬粗糙度或線邊緣粗糙度。所揭露的製程及結構的額外優點可包括較大的臨界尺寸。此外，所揭露的製程可以透過金屬膜間隙填充來降低線寬粗糙度或線邊緣粗糙度。藉由減少金屬線之間的短路，所揭露的結構可以具有增加的可靠度、較佳的電阻電容（RC）性能及降低的寄生電容的優點。
舉例而言，本揭露提供透過直接金屬蝕刻來形成金屬互連的新穎結構及方法。所述方法可包括，例如，沉積一或多個金屬層以形成金屬線、蝕刻所述金屬層、形成間隔物、且沉積附加金屬層。所得結構可包括由一或多個金屬層形成的導電區域，非導電間隔物隔開所述一或多個金屬層與附加導電區域。
第1圖是根據一些實施例，繪示出示例半導體裝置的剖面圖。第一導電部件可以包含第一導電層204。第一導電層204可以是第一金屬層204。可選地（optionally），第一導電部件可以包含橫向設置在第一導電層204下的第二導電層202。第二導電層202可以是第二金屬層202。第一導電部件與第二導電部件702可以被間隔物502隔開。第一導電部件及第二導電部件702可以形成（n）層金屬線（（n） level metal line）。
在一些實施例中，第一導電層204、第二導電層202、及第二導電部件702可各自獨立地包括選自由Ta、TaN、TiN、Al、Cu、Co、Ru、Mo、及W所組成的群組的材料。第一導電層204及第二導電層202的厚度可以在約5 奈米至約300 奈米之間。第一導電部件的厚度可以在頂部逐漸變細。在一些實施例中，第一導電層204的底部可以大於第二導電層202的頂部。第一導電部件可具有偏離第一導電部件的底部的水平面的輪廓角，介於50度至90度之間。
在一些實施例中，間隔物502可包括選自由AlO、AlN、AlON、ZrO、TiO、TiSiO、ZrTiO、HfO、SiO 2、SiOC、SiC、SiCN、SiOCN、SiN、WOx、WN、WC及WCN所組成的群組的材料或前述的任意組合。間隔物502可以是介電質。間隔物502可以是低k（low-k）或超低k介電質。在一些實施例中，間距可以為約10 埃至約1000 埃。在一些實施例中，間隔物的關鍵尺寸可以在約5 奈米及約270 奈米或約5 奈米至約270 奈米之間。
可以沿著第一導電層204及第二導電層202的側壁保留間隔物502。所得間隔物502可以順應性地沿著其高度。所得間隔物502在頂部可以比在底部厚。間隔物502可以沿著第一導電層204及第二導電層202的側面成角度。間隔物502偏離間隔物502的底部的水平面的輪廓角介於50度至90度之間。
在一些實施例中，形成（n）層金屬線的一部分的第一導電部件被導電導孔連接至形成（n-1）層金屬線的第三導電部件。在一些實施例中，形成（n）層金屬線的一部分的第二導電部件被導電導孔連接至形成（n-1）層金屬線的第三導電部件。
第2圖是根據本揭露的各種方面，繪示出製造半導體裝置111的方法的流程圖。第3、4、5、6、7、8、9、10、11、12、13、14、15、及16圖是根據第2圖的方法150的實施例，分別繪示出半導體裝置111在各種製造階段的剖面圖。
參照第2及3圖，方法150進行到步驟100，其中取得半導體基板302。半導體基板302可以具有沉積在其上的裝置結構。半導體基板302可以具有層間介電質堆疊，沉積在裝置結構上。半導體基板302是在半導體積體電路中採用的基板，且積體電路可能已經形成於其中及/或其上或可以形成於其中及/或其上。文中的用語「半導體基板」是指包含半導體材料的任何構造，例如，具有磊晶層或不具有磊晶層的矽基板、包含埋置絕緣層的絕緣體上覆矽基板、或具有矽鍺層的基板。文中的用語「積體電路」是指具有多個單獨電路元件的電子電路，例如電晶體、二極體、電阻器、電容器、電感器及其他主動及被動半導體裝置。
介電層300可以是單層或多層結構。在一些實施例中，介電層300的厚度隨著所應用的技術變化，例如約1000 埃至約30000 埃的厚度。在一些實施例中，介電層300是氧化矽、碳摻雜的氧化矽、相對低介電常數（k值）的介電材料，具有小於約4.0的k值、或前述的組合。在一些實施例中，介電層300由包括低k介電材料、極低k介電材料、多孔低k介電材料及前述的組合的材料形成。用語「低k」定義介電材料的介電常數為3.0或更低。用語「極低k」是指介電常數為2.5或更低，較佳地是介於1.9及2.5之間。用語「多孔低k」是指介電材料的介電常數為2.0或更小，較佳地為1.5或更低。根據實施例可以採用多種低k材料，例如，旋塗無機介電質、旋塗有機介電質、多孔介電材料、有機聚合物、有機石英玻璃、氟矽酸鹽玻璃（FSG）（SiOF系列材料）、氫倍半矽氧烷（hydrogen silsesquioxane，HSQ）系列材料、甲基倍半矽氧烷（methyl silsesquioxane，MSQ）系列材料或多孔有機系列材料。在實施例中，介電層300為含氮層、含碳層或含碳且含氮層。在一實施例中，介電層300為含矽且含氮介電層。
參照第2及4圖，方法150進行至步驟102，其中沉積導電層202。導電層202可為金屬層202。在一些實施例中，導電層202還可包括選擇性阻障（selective barrier）。在一些實施例中，導電層202可包括選自由鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鋁（Al）、銅（Cu）、鈷（Co）、釕（Ru）、鉬（Mo）、鎢（W）及前述的組合所組成的群組的導電材料。導電層202的厚度可以為約10 埃至約1000 埃。導電層202的厚度可以為約5 奈米至約300 奈米。
在一些實施例中，導電層202的導電材料是透過電化學鍍（electro-chemical plating，ECP）製程、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）或其他眾所周知的沉積技術來沉積。在一些實施例中，使用旋塗技術沉積導電材料。在一些實施例中，沉積可以在約150 C°至約400 ℃下發生。在一些實施例中，可以進行沉積直到導電層202的厚度在約10 埃及約 1000埃或在約10 埃至約1000 埃之間。
參照第2及5圖，方法150進行至步驟104，其中沉積導電膜層204。為簡單起見，層302及300未在後續的圖中繪示出。導電膜層204可以是金屬層204。在一些實施例中，導電層204還可包括選擇性阻障。在一些實施例中，導電層204可包括選自由鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鋁（Al）、銅（Cu）、鈷（Co）、釕（Ru）、鉬（Mo）及鎢（W）所組成的群組的導電材料。金屬層204的厚度可以為約10 埃至約1000 埃。金屬層204的厚度可以為約5 奈米至約300 奈米。
在一些實施例中，導電材料是透過電化學鍍（electro-chemical plating，ECP）製程、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）或其他眾所周知的沉積技術來沉積。在一些實施例中，沉積可以在約150 C°至約400 ℃下發生。在一些實施例中，可以進行沉積直到層厚度在約10 埃及約 1000埃或在約10 埃至約1000 埃之間。
參考第2及6圖，方法150進行到步驟106，其中沉積蝕刻停止層（ESL）206。在一些實施例中，蝕刻停止層206可包括選自由鉭（Ta）、氮化鉭（TaN）、氮化鈦（TiN）、氧化鋯（ZrO）、氧化鈦矽（TiSiO）、氧化鋯鈦（ZrTiO）、氧化鉿（HfO）、碳化矽（SiC）、碳氧化矽（SiOC）、氮化矽（SiN）、碳氮化矽（SiCN）、氮氧化矽（SiON）、氮碳氧化矽（SiOCN）、氧化鎢（WOx）、氮化鎢（WN）、碳化鎢（WC）、氮化碳鎢（WCN）及鎢（W）所組成的群組的材料。蝕刻停止層206的厚度可以為約10 埃至約1000 埃。
在一些實施例中，蝕刻停止層206是透過物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）、或其他眾所周知的沉積技術來沉積。在一些實施例中，使用旋塗技術沉積蝕刻停止層206。在一些實施例中，沉積可以在約150 ℃至約400 ℃下發生。在一些實施例中，可以進行沉積直到層厚度在約10 埃及約 1000埃或在約10 埃至約1000 埃之間。
參照第2及7圖，方法150進行到步驟108，其中沉積硬遮罩層208。所述方法可包括在蝕刻停止層206正上方沉積硬遮罩層208。在一些實施例中，硬遮罩層208可包括選自由鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、氧化鋯（ZrO）、氧化鈦矽（TiSiO）、氧化鋯鈦（ZrTiO）、氧化鉿（HfO）、碳化矽（SiC）、碳氧化矽（SiOC）、氮化矽（SiN）、氮碳化矽（SiCN）、氮氧化矽（SiON）、碳氮氧化矽SiOCN、氧化鎢（WOx）、氮化鎢（WN）、碳化鎢（WC）、氮碳化鎢（WCN）及鎢（W）所組成的群組的材料。硬遮罩層208的厚度可以為約10 埃至約1000 埃。
在一些實施例中，透過物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）或其他眾所周知的沉積技術沉積硬遮罩層208。在一些實施例中，沉積可以在約150 ℃至約400 ℃下發生。在一些實施例中，可以進行沉積直到層厚度在約10 埃及約 1000埃或在約10 埃至約1000 埃之間。
參照第2及8圖，方法150進行到步驟110，其中沉積底部抗反射塗膜（bottom antireflective coating，BARC）層210。底部抗反射塗膜層210可以是有機化合物。在一些實施例中，底部抗反射塗膜層210是由物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）或其他眾所周知的沉積技術來沉積。在一些實施例中，使用旋塗技術沉積底部抗反射塗膜層210。
參照第2及9圖，方法150進行到步驟112，其中沉積可圖案化的膜層（例如，光阻（PR）層）212。在一些實施例中，光阻層是由物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、原子層沉積（ALD）或其他眾所周知的沉積技術來沉積。在一些實施例中，使用旋塗技術沉積光阻層。
再參照第2圖，替代地（alternately），方法150從步驟114開始，其中取得由前述步驟100-112形成的堆疊。可以在各種位置取得堆疊。舉例而言，可以用已沉積的導電膜層204取得堆疊。舉例而言，可以用已存在的導電膜層202、導電膜層204及蝕刻停止層206取得堆疊。舉例而言，可以用已存在的導電膜層202、導電膜層204、蝕刻停止層206及硬遮罩層208取得堆疊。
參照第2及10圖，方法150進行到步驟116，其中可以執行微影。阻抗遮罩（resist mask）（未示出）可以用於圖案化及蝕刻圖案，其定義金屬圖案1220的相應預期位置。因此，可圖案化膜層212可具有如第10圖所示的一或多個圖案（窗口或開口）1012。
參照第2及11圖，方法150進行至步驟118，其中可根據可圖案化膜層212的圖案（窗口或開口）1012（第10圖）移除硬遮罩層208。可以執行非等向性蝕刻製程移除部分硬遮罩層208，且蝕刻製程可在蝕刻停止層206終止（endpoint）。由此，硬遮罩層208可以具有一或多個圖案1020。非等向性蝕刻的示例可包括反應性離子蝕刻（RIE）。非等向性蝕刻的另一個示例可包括電感耦合電漿（inductively coupled plasma，ICP）或電容耦合電漿（capacitively coupled plasma，CCP）。蝕刻氣體可以選自由CH 4、CH 3F、CH 2F 2、CHF 3、C 4F 8、C 4F 6、CF 4、H 2、HBr、CO、CO 2、O 2、BCl 3、Cl 2、N 2、He、Ne、及Ar所組成的群組、其他本領域已知的蝕刻氣體。蝕刻可在等於或介於約0.2 milliTorr（mT）及約120mT之間的壓力下發生。蝕刻可以在約0 ℃至約100 ℃之間的溫度下發生。反應性離子蝕刻可以在約50 瓦及約3000 W的功率或50 瓦至約3000 瓦之間的功率下發生。反應性離子蝕刻可以在約0 伏特及約1200伏特的偏壓下或約0 伏特至約1200 伏特之間的偏壓下發生。
參照第2及12圖，方法150進行至步驟120，可根據硬遮罩層208的圖案1012（第11圖）移除部分的蝕刻停止層206、導電膜202、及導電膜204，以形成一或多個凹槽1212。移除部分的蝕刻停止層206、導電膜202及導電膜204可包括執行離子束蝕刻。蝕刻氣體可以選自由He、Ne、Ar、Kr及Xe所組成的群組。離子束蝕刻的入射角可以在約0度至約70度之間。離子束蝕刻的功率可以在約50伏特至約3000伏特之間。可以移除導電膜以在導電膜202/204堆疊的兩個金屬圖案之間形成凹槽1212。凹槽1212的頂部橫向上可以比凹槽1212的底部1250寬。因此，凹槽1212偏離凹槽1212的底部1250的水平面的輪廓角可以在的50度至及90度之間。
可以由反應性離子蝕刻移除第一導電層202及第二導電層204。可以使用的蝕刻機示例包括反應性離子蝕刻（RIE）、電感耦合電漿（ICP）或電容耦合電漿（CCP）蝕刻機。可以使用的示例蝕刻氣體包括CH 3OH、C 2H 5OH、CH 4、CH 3F、CH 2F 2、CHF 3、C 4F 8、C 4F 6、CF 4、H 2、HBr、CO、CO 2、O 2、BCl 3、Cl 2、N 2、He、Ne、及Ar、其他本領域已知的蝕刻氣體。蝕刻可在等於或介於約0.5 milliTorr（mT）及約100mT之間的壓力下發生。蝕刻可在等於或介於約10 mT及約50mT之間的壓力下發生。蝕刻可以在約15 ℃至約120 ℃之間的溫度下發生。反應性離子蝕刻可以在約150 瓦及約3000 W的功率或50 瓦至約3000 瓦之間的功率下發生。反應性離子蝕刻可以在約0 伏特及約2000 伏特的偏壓下或約0 伏特至約2000 伏特之間的偏壓下發生。
參照第2及13圖，方法150進行到步驟122，其中沉積間隔物502。間隔物502可以是順應層（conformal layer），使得間隔物502可以襯於凹槽1212（例如，覆蓋每個凹槽1212中的相應側壁1240及底表面1250）。在一些實施例中，間隔物502可包括選自由AlO、AlN、AlON、ZrO、TiO、TiSiO、ZrTiO、HfO、SiO 2、SiOC、SiC、SiCN、SiOCN、SiN、WOx、WN、WC、及WCN所組成的群組的材料。在一些實施例中，間隔物可以為約10 埃至約1000 埃。在一些實施例中，間隔物502的厚度可介於約5 奈米至約270 奈米。可以透過如物理氣相沉積（PVD）、化學氣相沉積（CVD）、原子層沉積（ALD）或旋塗沉積的方法沉積間隔物502。沉積可在約25 ℃及約400 ℃或介於約25 ℃至約400 ℃之間的溫度下發生。可沉積間隔物502至約10 埃及約1000 埃的厚度或介於約10 埃至約1000 埃之間的厚度。在一些實施例中，間隔物的厚度可為約5 奈米及約270 奈米或介於約5 奈米至約270 奈米。
參照第2及14圖，方法150進行到步驟124，其中可以留下接觸導電膜204的間隔物502的部分，而可移除在凹槽1212的底表面1250及剩餘的蝕刻停止層206的頂面上的間隔物502的部分。舉例而言，可沿著凹槽1212的側壁1240留下間隔物502，如第14圖所示。所得的間隔物502可以順應性沿著凹槽1212的高度。所得的間隔物在凹槽1212的頂部可以比在凹槽1212底部的1250厚。間隔物可以沿著凹槽1212的側面成角度。間隔物偏離凹槽1212的底部1250的水平面的輪廓角可介於50度至90度之間。
所得的結構可以是金屬圖案，其在小的關鍵尺寸具有減少的線寬粗糙度。介電間隔物502可以將導電膜202及導電膜204的金屬圖案與之後沉積的導電膜702隔開。之後沉積的導電膜702可沉積在凹槽1212中。在一些實施例中，可以移除在凹槽1212的底部1250的間隔物，以在導電膜702下方形成導孔。
可以藉由反應離子蝕刻機移除間隔物502的部分。所使用的蝕刻氣體可以選自由CH 4、CH 3F、CH 2F 2、CHF 3、C 4F 8、C 4F 6、CF 4、H 2、HBr、CO、CO 2、O 2、BCl 3、Cl 2、N 2、He、Ne、及Ar所組成的群組。氣壓可為約0 mT及約120 mT或介於約0 mT至約120mT之間。溫度可以在約0 ℃及約100 ℃或約0 ℃至約100 ℃之間。功率可為約50 瓦及約3000 W或50 瓦至約3000 瓦之間。偏壓可以為約0 伏特及約1200伏特或約0 伏特至約1200 伏特之間。
參照第2及15圖，方法150進行到步驟126，其中可以沉積導電材料層702。導電材料702可以是金屬層。導電材料702可包括選自由鉭（Ta）、氮化鉭（TaN）、鈦（Ti）、氮化鈦（TiN）、鋁（Al）、銅（Cu）、鈷（Co）、釕（Ru）、鉬（Mo）、鎢（W）所組成的群組的材料。導電層702的厚度可介於約10 埃至1000 埃之間。導電層702的厚度可介於約5 奈米至約300 奈米。
在一些實施例中，導電材料702是透過電化學鍍（ECP）製程、物理氣相沉積（PVD）、化學氣相沉積（CVD）、電漿輔助化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）沉積、原子層沉積（ALD）或其他眾所周知的沉積技術來形成。在一些實施例中，可以進行沉積直到層厚度在約10 埃及約 1000埃或在約10 埃至約1000 埃之間。
參照第2及16圖，方法150進行到步驟128，其中平坦化基板的表面。在一些實施例中，當移除導電材料的一部分時，使表面平坦化。在一些實施例中，移除製程是化學機械研磨（chemical mechanical polishing，CMP）製程。
參照第2及17圖，方法150可以用於形成任何金屬層於多層金屬互連中，例如第17圖所示。方法150可用於形成單一金屬層，或可用於形成多個金屬層。應注意的是，可以反覆執行方法150以形成半導體裝置的一或多個後續金屬互連層。可以重複方法150直到形成所欲層數的金屬互連。此外，方法150可用於形成多層裝置的一層，而使用雙鑲嵌技術或本領域已知的其他技術形成其他層。舉例而言，第17圖繪示出由導孔1704連接的使用方法150形成的第一金屬層1720及第三金屬層1724與使用雙鑲嵌技術形成的第二金屬層1722。在本發明所屬技術領域中具有通常知識者應理解，每個膜層可由方法150或替代技術形成且可根據所欲的晶片架構來選擇層數及形成方法。
本文揭露新穎的互連結構。互連結構可以具有第一導電部件。第一導電部件可以具有第一導電層204。導電層204可以是金屬層204。第一導電部件可以具有第二導電層202。導電層202可以是金屬層202。第一導電部件與第二導電部件702可以被間隔物502隔開，其中第一導電部件及第二導電部件702的其中之一經由穿過介電層1702的導電導孔1704電性連接至第三導電部件1706。
第一導電層204可包括選自由Ta、TaN、TiN、Al、Cu、Co、Ru、Mo、及W所組成的群組的材料。第一導電層204的厚度的可以是約10 埃至約1000 埃。第一導電層204的厚度可以在約5 奈米至約300 奈米之間。第二導電層202可包括選自由Ta、TaN、TiN、Al、Cu、Co、Ru、Mo、及W所組成的群組的材料。第二導電層202的厚度的可以是約10 埃至約1000 埃。第二導電層202的厚度可以在約5 奈米至約300 奈米之間。第二導電部件702可以是Ta、TaN、TiN、Al、Cu、Co、Ru、Mo、或W。第二導電部件702的厚度的可以是約10 埃至約1000 埃。第二導電部件702的厚度可是約5 奈米至約300 奈米。
本文揭露形成互連結構的方法。所述方法可包括直接蝕刻第一導電層204，以形成多個第一金屬圖案。多個金屬圖案彼此被多個凹槽1212的其中之一間隔開。
所述方法可包括形成沿著每個凹槽1212的側壁1240延伸的介電間隔物502。介電間隔物502的厚度可以小於約10000 埃。介電間隔物502的厚度可以小於約1000 埃。介電間隔物502的厚度可以小於約100 埃。介電間隔物502可以透過化學氣相沉積來形成。介電間隔物502的形成可透過沿著凹槽1212的側面及底部1250形成介電層。介電間隔物502的形成可透過從凹槽1212的底部1250移除所述介電層。介電間隔物502可包括選自由ZrO、TiO、TiSiO、ZrTiO、HfO、SiO 2、SiOC、SiC、SiCN、SiOCN、SiN、WOx、WN、WC及WCN所組成的群組的材料。在一些實施例中，間隔物502的厚度可以為約5 奈米至約270 奈米。
所述方法可包括以導電材料填充多個凹槽1212，以形成多個第二金屬圖案。以導電材料填充多個凹槽1212可以透過選自由化學氣相沉積及物理氣相沉積所組成的群組的一或多種方法。
第一金屬圖案的水平寬度可以大於第二金屬圖案的水平寬度。第一金屬圖案的水平寬度可以是第二金屬圖案的水平寬度的兩倍。第一金屬圖案的水平寬度可以小於第二金屬圖案的水平寬度。第一金屬圖案的水平寬度可以是第二金屬圖案的水平寬度的一半。第一金屬圖案的水平寬度可以與第二金屬圖案的水平寬度大致相同。
本文揭露一種方法，可包括直接蝕刻第一導電層204以形成第一金屬圖案及第二金屬圖案。第一金屬圖案及第二金屬圖案可以沿著第一水平層。所述方法可包括在第一金屬圖案及第二金屬圖案之間形成介電間隔物502。所述方法可包括形成將第一金屬圖案連接到第三金屬圖案的導孔1704。第三金屬圖案可以是沿著第二水平層。第一水平層及第二水平層可以被由介電層組成的第三水平層分離。
本文揭露形成互連結構的方法。所述方法可包括沉積第一導電膜204於介電層300上。所述方法可包括沉積硬遮罩層208於導電膜204上。所述方法可包括移除部分的硬遮罩層208及導電膜204。
所述方法可包括沉積導電膜202於介電層300上及導電膜204下。所述方法可包括直接在蝕刻停止層206上沉積硬遮罩層208。蝕刻停止層206可包括選自由Ta、TaN、TiN、ZrO、Ti、TiSiO、ZrTiO、HfO、SiC、SiOC、SiN、SiCN、SiON、SiOCN、WOx、WN、WC、WCN、及W所組成的群組的材料。蝕刻停止層206的厚度可以為約10 埃至約1000 埃。硬遮罩層208可以是Ta、TaN、TiN、ZrO、Ti、TiSiO、ZrTiO、HfO、SiC、SiOC、SiN、SiCN、SiON、SiOCN、WOx、WN、WC、WCN、或 W。硬遮罩層208的厚度可在約10 埃至約1000 埃之間。
所述方法可包括移除部分導電膜204。可以透過離子束蝕刻的方法移除部分導電膜204。蝕刻氣體可以是He、Ne、Ar、Kr或Xe。離子束蝕刻角度可以在約0度至約70度之間。離子束蝕刻功率可以在約50 伏特至3000  伏特之間。移除部分導電膜可以形成凹槽1212。
所述方法可包括沉積沿著導電膜204的第一側壁及第二側壁延伸的間隔物502。所述方法可包括在間隔物502之間沉積第二導電膜702。所述方法可包括形成穿過介電層1702的導孔1704。導孔1704可以連接到第一導電膜204。導孔1704可以連接到第二導電膜702。
所述方法可包括移除在凹槽的底部1250的間隔物502的部分。可以透過反應性離子蝕刻機移除間隔物502的部分。蝕刻氣體可以選自由CH 4、CH 3F、CH 2F 2、CHF 3、C 4F 8、C 4F 6、CF 4、H 2、HBr、CO、CO 2、O 2、BCl 3、Cl 2、N2、He、Ne、及Ar所組成的群組。氣壓為約0 mT至約120 mT。溫度為約0 ℃至約100 ℃。功率為約50 瓦至約3000 瓦。偏壓為約0伏特至約1200伏特。
本文揭露了一種新穎的半導體裝置111。裝置可包括含有第三導電部件的基板。裝置可包括位於基板之上的介電堆疊1702。裝置可包括第一導電部件204及第二導電部件702。第一導電部件204及第二導電部件702彼此可以在相同的橫向平面上。第一導電部件204及第二導電部件702可以被間隔物502彼此隔開。第一導電部件204、第二導電部件702及間隔物502可以在介電堆疊1702上方。第一導電部件204可以透過導電導孔1704連接到第三導電部件。第二導電部件702可以透過導電導孔1704連接到第三導電部件。間隔物502可包括選自由AlO、AlN、AlON、ZrO、TiO、TiSiO、ZrTiO、HfO、SiO 2、SiOC、SiC、SiCN、SiOCN、 SiN、WOx、WN、WC、及WCN所組成的群組的材料。間隔物502的厚度可介於約5奈米至270 奈米。
所述的方法及結構描述半導體裝置111的各種實施例。應注意的是，第2圖的方法並不是產生完整的半導體裝置。可以使用互補金屬氧化物半導體（CMOS）技術製程製造完整的半導體裝置111。因此，應理解的是，可以在第2圖的方法100至116之前、期間及之後提供附加的製程以及在文中簡要描述的一些其他的製程。此外，為了使本揭露更好理解，簡化了第1及3至16圖。舉例而言，雖然圖式繪示半導體裝置111，應理解的是，積體電路可包括許多其他裝置，包括電晶體、電阻器、電容器、電感器、保險絲（fuse）等等。
在本揭露的一方面，所揭露的方法可包括直接蝕刻第一金屬層以形成多個第一金屬圖案。所述第一金屬圖案彼此可被多個凹槽的其中之一間隔開。所述方法可包括形成介電間隔物，沿著每個凹槽的多個側壁延伸。所述方法可包括以導電材料填充所述凹槽，以形成多個第二金屬圖案。
在一些實施例中，使用離子束蝕刻機蝕刻第一金屬層。在一些實施例中，離子束蝕刻機使用選自由He、Ne、Ar、Kr、Xe及前述的組合所組成的群組的一蝕刻氣體。在一些實施例中，介電間隔物的厚度小於約100 埃。在一些實施例中，形成介電間隔物更包括：沿著每個凹槽的所述側壁及底面形成介電層；以及從每個凹槽的底面移除介電層。在一些實施例中，介電間隔物是選自由AlO、AlN、AlON、ZrO、TiO、TiSiO、ZrTiO、HfO、SiO 2、SiOC、SiC、SiCN、SiOCN、SiN、WOx、WN、WC、WCN、及前述的組合所組成的群組。在一些實施例中，以導電材料填充所述凹槽更包括：使用選自由化學氣相沉積及物理氣相沉積所組成的群組的技術沉積導電材料。在一些實施例中，每個第二金屬圖案的水平寬度是每個第一金屬圖案的水平寬度的兩到四倍。在一些實施例中，介電間隔物在對應的凹槽的上部的水平寬度小於介電間隔物在所述對應的凹槽的下部的水平寬度。
在本揭露的另一方面，所述方法可包括直接蝕刻第一金屬層以形成在第一水平層中的第一金屬圖案及第二金屬圖案，第一金屬圖案及第二金屬圖案彼此橫向隔開。所述方法可包括形成多個介電間隔物，沿著第一金屬圖案及第二金屬圖案的對應的多個側壁延伸。第一金屬圖案及第二金屬圖案的對應側壁朝向彼此。所述方法可包括形成夾在所述介電間隔物之間的第三金屬圖案。第三金屬圖案可在第一水平層中。
在一些實施例中，半導體裝置的形成方法更包括：形成導孔，連接第一金屬圖案至一第四導電區，其中第四導電區沿著第二水平層且第一水平層與第二水平層被由介電層組成的第三水平層隔開。
在本揭露的又一方面，所述方法可包括形成互連結構。所述方法可包括沉積第一導電膜於第一介電層上。所述方法可包括沉積第一硬遮罩層於第一導電膜上。所述方法可包括移除部分的第一硬遮罩層及第一導電膜，以形成多個第一金屬圖案。所述方法可包括形成多個間隔物。所述間隔物可沿著所述第一金屬圖案的其中之一的側壁延伸。所述方法可包括沉積第二導電膜於所述間隔物之間，以形成多個第二金屬圖案。
在一些實施例中，形成導孔，穿過第一介電層上的第二介電層，其中導孔電性耦合至所述第一金屬圖案的其中之一及所述第二金屬圖案的其中之一。在一些實施例中，互連結構的形成方法更包括：沉積第三導電膜於第一介電層上及第一導電膜下。在一些實施例中，互連結構的形成方法，更包括：沉積第二硬遮罩層於第一硬遮罩層的正上方。在一些實施例中，第一硬遮罩層及第二硬遮罩層是選自由Ta、TaN、TiN、ZrO、Ti、TiSiO、ZrTiO、HfO、SiC、SiOC、SiN、SiCN、SiON、SiOCN、WOx、WN、WC、WCN、W、及前述的組合所組成的群組，且第一硬遮罩層及第二硬遮罩層的厚度為10 埃至1000 埃。在一些實施例中，透過反應性離子蝕刻機移除部分的第一硬遮罩層及第一導電膜。在一些實施例中，反應性離子蝕刻機使用一蝕刻氣體，其包括選自由CH 4、CH 3F、CH 2F 2、CHF 3、C 4F 8、C 4F 6、CF 4、H 2、HBr、CO、CO 2、O 2、BCl 3、Cl 2、N 2、He、Ne、Ar及前述的組合所組成的群組的化學品。在一些實施例中，蝕刻氣體的氣壓為約0 millitorr至約120 millitorr，蝕刻氣體的溫度為約0 ℃至約100 ℃，反應性離子蝕刻機的功率為約50 瓦至約3000 瓦，且反應性離子蝕刻機的偏壓為約0 伏特至約1200 伏特。在一些實施例中，透過離子束蝕刻機移除部分的第一硬遮罩層及第一導電膜。在一些實施例中，離子束蝕刻機使用選自由He、Ne、Ar、Kr、及Xe所組成的群組的蝕刻氣體。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程及結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神及範圍之下，做各式各樣的改變、取代及替換。
100,102,104,106,108,110,112,114:步驟 116,118,120,122,124,126,128:步驟 111:半導體裝置 150:方法 202:第二導電層 204:第一導電層 206:蝕刻停止層 208:硬遮罩層 210:底部抗反射塗膜層 212:可圖案化膜層 300:介電層 302:半導體基板 502:間隔物 702:第二導電部件 1012:圖案 1212:凹槽 1220:金屬圖案 1240:側壁 1250:底表面 1702:介電層 1704:導孔 1720:第一金屬層 1722:第二金屬層 1724:第三金屬層
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1圖是根據一些實施例，繪示出示例半導體裝置111的一部分的剖面圖。 第2圖是根據一些實施例，繪示出由直接金屬蝕刻的雙重圖案化方式製造金屬線結構的方法。 第3、4、5、6、7、8、9、10、11、12、13、14、15、及16圖是根據一些實施例，繪示出由第2圖的方法製造的示例半導體裝置111在各種製造階段期間的剖面圖。 第17圖是根據一些實施例，繪示出多層半導體的示例的剖面圖，其中多層的至少其中之一是由第2圖的方法製造。
111:半導體裝置
202:第二導電層
204:第一導電層
300:介電層
302:半導體基板
502:間隔物
702:第二導電部件
1220:金屬圖案

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 蝕刻一第一金屬層，以形成多個第一金屬圖案，該些第一金屬圖案彼此被多個凹槽的其中之一間隔開； 形成一介電間隔物，沿著每個凹槽的多個側壁延伸；以及 以一導電材料填充該些凹槽，以形成多個第二金屬圖案。
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