KR101959669B1 - 전도성 피쳐를 형성하는 방법 - Google Patents

전도성 피쳐를 형성하는 방법 Download PDF

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Abstract

방법은, 패터닝된 마스크층을 전도체층 위에 형성하는 단계와, 패터닝된 마스크층과 전도체층 위에 제1 유전체층을 형성하는 단계와, 제1 유전체층을 선택적으로 에칭함으로써 패터닝된 마스크층의 상부면을 노출시키는 단계로서, 상기 제1 유전체층의 상부면은 상기 패터닝된 마스크층의 상단면보다 낮은 것인 상기 노출시키는 단계와, 패터닝된 마스크층을 제거하는 단계와, 테이퍼링된 프로파일을 가진 전도성 피쳐를 형성하기 위해 전도체층을 선택적으로 에칭하는 단계를 포함한다.

Description

전도성 피쳐를 형성하는 방법{METHOD OF FORMING CONDUCTIVE FEATURES}
반도체 집적 회로(integrated circuit, IC) 산업은 기하급수적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 여러 세대의 IC를 생산하였고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 기하학적 사이즈(즉, 제조 공정을 이용하여 생성될 수 있는 최소형의 구성요소(또는 라인))가 감소하면서 일반적으로 증가하고 있다. 이 스케일 축소 과정은 일반적으로, 생산 효율을 높이고 연관 비용을 낮춤으로써 혜택을 제공한다. 이러한 스케일 축소는 IC의 처리 및 제조의 복잡성을 상승시키며, 이러한 진보가 달성되기 위해서는 IC 처리 및 제조에서도 유사한 발전이 필요하다. 그러나, IC 디바이스에서 피쳐들을 접속시키는 전도성 피쳐를 형성함에 있어서 여전히 요구사항들이 존재한다.
본 개시의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피쳐를 실척으로 도시하지는 않는다. 사실상, 다양한 피쳐의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시의 일부 실시형태에 따른 반도체 디바이스의 오정렬 비아(misaligned via)의 예를 도시하는 도면이다.
도 2는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 전도성 피쳐를 형성하는 흐름도이다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g는 도 2의 방법에 따른 다양한 제조 스테이지에서 형성된 전도성 피쳐의 단면도이다.
도 4는 본 개시의 일부 실시형태에 따른 반도체 디바이스의 전도성 피쳐를 형성하는 흐름도이다.
도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h, 및 도 5i는 도 4의 방법에 따른 다양한 제조 스테이지에서 형성된 전도성 피쳐의 단면도이다.
도 6a와 도 6b 각각은 종래의 방법에 의해 그리고 본 발명의 실시형태에 따른, 도 2와 도 4에 관련하여 개시하는 방법에 의해 각각 형성된 반도체 디바이스의 2개의 전도성 피쳐를 비교하는 예를 제공하는 도면이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 위(over) 또는 상(on)의 제1 피쳐의 형성은 제1 및 제2 피쳐가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피쳐와 다른 요소(들) 또는 피쳐(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방위와 함께, 사용 또는 동작 시의 장치의 상이한 방위를 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방위로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다층 상호접속부는 IC를 형성하는 다양한 디바이스(트랜지스터, 레지스터, 커패시터 등)을 접속하는데 이용된다. 도 1은 예시적인 다층 상호접속 구조(100)를 도시하고 있다. 도 1에 도시하는 바와 같은, 통상의 다층 상호접속 구조에서는, 전도성 라인(102, 104)(예컨대, 구리 와이어)이 스택형 유전체층(108) 내에 놓이고, 비아(106)를 통해 하나의 층(예, 103)에서 다른 층(예, 105)으로 접속된다. 구리 와이어와 비아는 통상 단일 다마신 또는 이중 다마신 공정을 이용하여 제조될 수 있다. 이러한 공정에서는, 하부의 유전체층이 패터닝되어 트렌치를 형성한 다음에, 그 트렌치가 구리로 과잉 충전되고(overfilled), CMP(chemical-mechanical planarization)를 이용해 과잉 구리를 제거함으로써, 트렌치 내에 구리 와이어를 형성한다. 후속하여, 다른 유전체층이 하부 유전체층 위에 형성되고, 전술한 공정이 반복되어 비아 및 상위 레벨 구리 와이어를 형성한다. 다수의 유전체층은 리소그래피(또는 포토리소그래피) 공정으로 패터닝된다. 때때로, 리소그래피 공정 간의 오버레이 에러로 인해, 타겟 구리 와이어에 대해 비아 오정렬(예, 101)이 생길 수 있다. 비아(106) 등의 오정렬된 비아는, 근방의 구리 와이어와의 불의의 브릿지(단선)를 일으켜, IC 결함을 만들거나, 하부 유전층을 과도하게 에칭하게 하여 IC 신뢰성 문제를 일으킬 수 있다. 그러한 비아 와이어 오정렬 쟁점은 IC 소형화가 계속됨에 따라 더욱 문제가 된다.
본 개시는 비아의 오정렬을 방지하는 전도성 피쳐를 제공하는 신규한 방법을 제공한다. 예를 들어, 도 2는 반도체 기판 상에 비아 오정렬 방지를 돕는 그러한 전도성 피쳐를 형성하는 방법(200)를 도시한다. 도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 및 도 3g는 도 2의 방법(200)에 따라 제조된 디바이스(300)의 일 실시형태의 단면도이다. 도 3a 내지 도 3g 및 디바이스(300)는 대표적이며 예시일 뿐임을 이해해야 한다. 일 실시형태에 있어서, 반도체 디바이스(300)는 CMOS(complementary metal-oxide-semiconductor) 디바이스의 상호접속부(예, 전도성 라인)이다.
또한, 방법(200)은 CMOS 기술 공정 플로우의 특징을 갖는 단계들을 포함하며, 따라서 본 명세서에서 간단하게만 설명하는 것은 당연하다. 방법(200)의 이전, 이후 및/또는 도중에 추가 단계들이 수행될 수도 있다. 또한, 도 3a 내지 도 3g에 도시하는, 반도체 디바이스(300)의 부분들이 CMOS 기술 공정 플로우에 의해 제조될 수 있으며, 따라서 일부 공정들을 본 명세서에서 간단하게만 설명하는 것은 당연하다. 또한, 반도체 디바이스(300)는 추가 트랜지스터, 바이폴라 정션 트랜지스터, 레지스터, 커패시터, 다이오드, 퓨즈 등의 다양한 다른 디바이스 및 피쳐를 포함할 수 있지만, 본 개시의 발명 개념을 더욱 잘 이해하기 위해 단순화된다. 반도체 디바이스(300)는 상호 접속될 수 있는 복수의 반도체 디바이스(예, 트랜지스터)를 포함한다.
예를 들어, 디바이스(300)는 집적 회로, 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있으며, SRAM(static random access memory) 및/또는 기타 논리 회로와, 레지스터, 커패시터, 및 인덕터 등의 수동 소자와, P채널 전계 효과 트랜지스터(PFET), N채널 FET(NFET), MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 기타 메모리 셀, 및/또는 이들의 조합 등의 능동 소자를 포함할 수 있다.
방법(200)은 전도체층(304)와 패터닝된 마스크층(310)을 포함하는 기판(301)을 제공하는 블록 202에서 시작된다. 도 3a의 도시하는 실시형태에 있어서, 패터닝된 마스크층(310)은 전도체층(304) 위에 배치되는 복수의 패턴 피쳐를 포함할 수 있다. 일부 특정 실시형태에 있어서, 기판(301)은 전도체층 아래에 배치되는 에칭 정지(ETS)층(302) 및/또는 패터닝된 마스크층(310)과 전도체층(304) 사이에 배치되는 반사 방지 코팅(ARC, anti-reflective coating)층(306)을 더 포함할 수 있다.
더 구체적으로, 다양한 실시형태에 따르면, 전도체층(304)은 예컨대 구리(Cu), 알루미늄(Al), 텅스텐(W), 및/또는 코발트(Co) 등의 임의의 적절한 금속 재료로 이루어질 수 있다. 에칭 정지층(302)은 전도체층(304)의 재료보다 밀도가 높은 유전체 재료를 포함한다. 예를 들어, 에칭 정지층(302)은 SiCN, SiCO, SiO2, SiN, 및/또는 AlON으로 구성된 그룹에서 선택된 재료를 포함할 수 있고, 에칭 정지층(302)에는 다른 적절한 재료도 사용될 수 있는데, 이 역시 본 개시의 범위 내에 포함된다. 패터닝된 마스크층(310)의 패턴 피쳐는 포토레지스트 재료, 즉 간단히 레지스트 재료를 포함할 수 있다. 반사 방지 코팅층(306)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물로 구성된 그룹에서 선택된 재료로 형성될 수 있다.
다시 도 2와 도 3b를 참조하면, 방법(200)은 패터닝된 마스크층(310)과 반사 방지층(306) 위에 제1 유전체층(312)을 적층하는 블록 204에서 계속된다. 일 실시형태에 있어서, 제1 유전체층(312)은 스핀온 글래스(SOG) 재료, 스핀온 유전체(SOD) 재료, 수지 재료, 유기금속성 폴리머 재료, 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 비정질 실리콘, 탄소계 재료, 티탄 질화물(TiN), 티탄 산화물(TiO), 및/또는 탄탈 질화물(TaN)로 형성될 수 있다. 또한, 제1 유전체층(312)의 적층은 스핀온 코팅 접근법, 화학적 기상 증착(CVD) 접근법, 및/또는 원자층 적층(ALD, atomic layer deposition) 접근법을 포함할 수 있다.
이어서 방법(200)은 리세싱된 제1 유전체층(312')을 형성하도록 제1 유전체층(312)을 선택적으로 에칭하는 블록 206에서 계속된다. 그 결과, 패터닝된 마스크층(310)의 상부면이 노출된다. 도 3c의 도시하는 실시형태에 나타내는 바와 같이, 패터닝된 마스크층(310)의 상부면은 전도체층(304)을 향하는 패터닝된 마스크층(310)의 바닥면의 맞은편이다. 일부 특정 실시형태에 있어서, 제1 유전체층(312)의 선택적 에칭은 그 제1 유전체층(312)의 리세싱에 맞게 조절된 반응성 이온 에칭(RIE, reactive ion etching) 공정을 이용해 실시될 수 있고, 패터닝된 마스크층(310)은 그러한 RIE 공정시에 실질적으로 변화없이/그대로 남게 된다.
방법(200)은 패터닝된 마스크층(310)을 제거하는 블록 208에서 계속된다. 도 3d에 도시하는 바와 같이, 패터닝된 마스크층(310)의 제거 후에, 반사 방지층(306)의 상단면(예, 340)이 노출된다. 반사 방지층(306)의 이 노출면(340)은 패터닝된 마스크층(310)에 의해 제공되는 패턴 피쳐에 상응하는 패턴 피쳐를 포함한다. 즉, 패터닝된 피쳐에 의해 덮이는 반사 방지층(306)의 상단면의 일부가 이제 노출된다. 이에, 일 실시형태에서는 제1 유전체 재료(312/312')를 "리버스 톤 패터닝(reverse-tone patterning)" 재료라고도 칭할 수 있다. 일부 특정 실시형태에 있어서, 패터닝된 마스크층(310)의 제거는 건식 에칭, 습식 에칭, 및 해당 기술분야에 공지된 각종의 적절한 에칭 공정을 포함할 수 있다.
방법(200)은 도 3e에 도시하는 바와 같이 노출면(340)을 통해 반사 방지층(306), 전도체층(304), 및/또는 에칭 정지층(302)을 선택적으로 에칭하는 블록 210에서 계속된다. 도 3e의 도시하는 실시형태에 있어서, 에칭된 전도체층은 테이퍼링된 프로파일을 포함하는 전도성 피쳐(304')를 형성한다. 일례로, 테이터링된 프로파일은 전도성 피쳐(304')가 바닥부터(에칭 정지층(302)부터) 상단까지(반사 방지층(306)까지) 테이퍼링되기 때문에 실현될 수 있다. 더욱 구체적으로, 도 3e의 실시형태에 도시하는 바와 같이, 전도성 피쳐(304')는 폭 "W1"을 가진 하부와 폭 "W2"을 가진 상부를 포함하며, W1은 W2보다 크다. 전도체층(304)의 에칭은 건식 에칭, 플라즈마 기반의 건식 에칭, 및/또는 기타 에칭 공정을 포함할 수 있다. 일례로, 전도체층(304)의 에칭은 불소계 가스 재료, 염소계 가스 재료, 및/또는 메탄계 가스 재료 등의 화학물질이 유입되는 플라즈마 에칭 챔버 내에서 실시될 수 있다.
도 3f와 함께 계속 도 2를 참조하면, 방법(200)은 형성된 전도성 피쳐(304') 위에 제2 유전체층(314)을 적층하는 블록 212에서 계속된다. 일부 특정 실시형태에 있어서, 제2 유전체층(314)은 로우(low-k)(예, k < 3.0) 유전체 재료일 수 있으며, 이러한 로우k 유전체 재료는 스핀온 코팅 및/또는 CVD 공정을 이용해 적층될 수 있다. 제2 유전체층(314)은 각각의 형성된 전도성 피쳐를 격리/절연시키도록 구성될 수 있다. 방법(200)은 화학적 기계 연마(CMP) 공정을 수행하는 블록 214에서 계속된다. CMP 공정은 과잉 재료(예, 314)와 전도성 재료(예, 304/304')를 제거하여 디바이스(300)의 상단면을 평탄화함으로써, 전도성 피쳐(304')의 연마면과 제2 유전체층(314)의 연마면이 도 3g에 도시하는 바와 같이 동일 면 상에 있게 한다.
도 4는 반도체 기판 상에 비아 오정렬 방지를 돕는 전도성 피쳐를 형성하는 방법(400)을 도시한다. 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 5h 및 도 5i는 도 4의 방법(400)에 따라 제조된 디바이스(500)의 일 실시형태의 단면도이다. 도 5a 내지 도 5i 및 디바이스(500)는 대표적이며 예시일 뿐임을 이해해야 한다. 일 실시형태에 있어서, 반도체 디바이스(500)는 CMOS(complementary metal-oxide-semiconductor) 디바이스의 상호접속부(예, 전도성 라인)이다.
또한, 방법(400)은 CMOS 기술 공정 플로우의 특징을 갖는 단계들을 포함하며, 따라서 본 명세서에서 간단하게만 설명하는 것은 당연하다. 방법(400)의 이전, 이후 및/또는 도중에 추가 단계들이 수행될 수도 있다. 또한, 도 5a 내지 도 5i에 도시하는, 반도체 디바이스(500)의 부분들이 CMOS 기술 공정 플로우에 의해 제조될 수 있으며, 따라서 일부 공정들을 본 명세서에서 간단하게만 설명하는 것은 당연하다. 또한, 반도체 디바이스(500)는 추가 트랜지스터, 바이폴라 정션 트랜지스터, 레지스터, 커패시터, 다이오드, 퓨즈 등의 다양한 다른 디바이스 및 피쳐를 포함할 수 있지만, 본 개시의 발명 개념을 더욱 잘 이해하기 위해 단순화된다. 반도체 디바이스(500)는 상호 접속될 수 있는 복수의 반도체 디바이스(예, 트랜지스터)를 포함한다.
예를 들어, 디바이스(500)는 집적 회로, 또는 그 일부의 처리 중에 제조되는 중간 디바이스일 수 있으며, SRAM(static random access memory) 및/또는 기타 논리 회로와, 레지스터, 커패시터, 및 인덕터 등의 수동 소자와, P채널 전계 효과 트랜지스터(PFET), N채널 FET(NFET), MOSFET(metal-oxide semiconductor field effect transistor), CMOS(complementary metal-oxide semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 기타 메모리 셀, 및 이들의 조합 등의 능동 소자를 포함할 수 있다.
방법(400)은 전도체층(504)와 패터닝된 마스크층(508)을 포함하는 기판(501)을 제공하는 블록 202에서 시작된다. 도 5a의 도시하는 실시형태에 있어서, 패터닝된 마스크층(508)은 전도체층(504) 위에 배치되는 복수의 패턴 피쳐를 포함할 수 있다. 일부 특정 실시형태에 있어서, 기판(501)은 전도체층 아래에 배치되는 에칭 정지층(ESL)(502) 및/또는 패터닝된 마스크층(508)과 전도체층(504) 사이에 배치되는 반사 방지 코팅(ARC, anti-reflective coating)층(506)을 더 포함할 수 있다. 전도체층(504)은 예컨대 구리(Cu), 알루미늄(Al), 텅스텐(W), 및/또는 코발트(Co) 등의 임의의 적절한 금속 재료로 이루어질 수 있다. 에칭 정지층(502)은 전도체층(504)의 재료보다 밀도가 높은 유전체 재료를 포함한다. 예를 들어, 에칭 정지층(502)은 SiCN, SiCO, SiO2, SiN, 및 AlON으로 구성된 그룹에서 선택된 재료를 포함할 수 있고, 에칭 정지층(502)에는 다른 적절한 재료도 사용될 수 있는데, 이 역시 본 개시의 범위 내에 포함된다. 패터닝된 마스크층(508)의 패턴 피쳐는 포토레지스트 재료, 즉 간단히 레지스트 재료를 포함할 수 있다. 반사 방지 코팅층(506)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물로 구성된 그룹에서 선택된 재료로 형성될 수 있다.
방법(400)은 패터닝된 마스크층(508)과 반사 방지층(506) 위에 라이너층(510)을 적층하는 블록 402로 이행된다. 다양한 예시적인 실시형태에 따르면, 라이너층(510)의 적층은, 예컨대 CVD 방법, ALD 방법, 및/또는 스핀온 코팅 방법 등의 각종의 적절한 적층 방법의 이용을 포함한다. 더욱 구체적으로, 라이너층(510)은 방향성 자기 조립(directed self-assembly) 재료, 티탄 질화물(TiN), 티탄 산화물(TiO), 탄탈 질화물(TaN), 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 및 유기금속성 폴리머 재료로 구성된 그룹에서 선택되는 재료로 이루어진다. 특정 실시형태에 있어서, 라이너층의 두께는 약 1/4 피치 내지 약 1 피치 사이의 범위에 이를 수 있다. 일반적으로, 피치는 집적 회로의 2개의 피쳐(예, 상호접속 라인) 사이의 중심 대 중심 거리로서 정의되는 거리일 수 있다.
방법(400)은 라이너층(510) 위에 제1 유전체층(512)을 적층하는 블록 404에서 계속된다. 일 실시형태에 있어서, 제1 유전체층(512)은 스핀온 글래스(SOG) 재료, 스핀온 유전체(SOD) 재료, 수지 재료, 유기금속성 폴리머 재료, 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 비정질 실리콘, 탄소계 재료, 티탄 질화물(TiN), 티탄 산화물(TiO), 및/또는 탄탈 질화물(TaN)로 형성될 수 있다. 또한, 제1 유전체층(512)의 적층은 스핀온 코팅 방법, CVD 방법, 및/또는 ALD 방법을 포함할 수 있다.
방법(400)은 리세싱된 제1 유전체층(512')을 형성하도록 제1 유전체층(512)을 선택적으로 에칭하는 블록 406에서 계속된다. 그 결과, 라이너층(510)의 상부면이 노출된다. 도 5d의 도시하는 실시형태에 나타내는 바와 같이, 리세싱된 제1 유전체층(512')의 상부면은 본연의 라이너층(510)의 상부면보다 낮다. 일부 특정 실시형태에 있어서, 제1 유전체층(512)의 선택적 에칭은 그 제1 유전체층(512)의 리세싱에 맞게 조절된 반응성 이온 에칭(RIE) 공정 및/또는 플라즈마 에칭 공정을 이용해 실시될 수 있으며, 라이너층(510)은 그러한 RIE 공정시에 실질적으로 변화없이/그대로 남게 된다.
방법(400)은 라이너층(510)을 선택적으로 에칭하는 블록 408에서 계속된다. 도 5e에 도시하는 바와 같이, 본연의 라이너층(510)의 일부(예, 상단부)는 에칭되어 에칭된 라이너층(510')이 패터닝된 마스크층(508)의 상단면을 노출시키게 된다. 일 실시형태에 있어서, 라이너층(510)의 선택적 에칭은 라이너층(510)의 리세싱/에칭에 맞게 조절된 반응성 이온 에칭(RIE) 공정 및/또는 플라즈마 에칭 공정을 이용해 실시될 수 있으며, 패터닝된 마스크층(508)은 그러한 RIE 공정시에 실질적으로 변화없이/그대로 남게 된다.
방법(400)은 패터닝된 마스크층(508)을 제거하고 리세싱된 제 제1 유전체층(5122')을 제거하는 블록 410에서 계속된다. 도 5f에 도시하는 바와 같이, 패터닝된 마스크층(508) 및 리세싱된 제1 유전체층(512')의 제거 후에, 반사 방지층(506)의 상단면(예, 540)이 노출된다. 반사 방지층(506)의 이 노출면(540)은 패터닝된 마스크층(508)에 의해 제공되는 패턴 피쳐에 상응하는 패턴 피쳐를 포함한다. 즉, 패터닝된 피쳐에 의해 덮이는 반사 방지층(506)의 상단면의 일부가 이제 노출된다. 따라서, 라이너층(510'/510)은 이제, 결합층(coupled layer)(예, 전도체층(504))에 패턴을 전사하는데 이용되는, 하드 마스크, 또는 간단히 마스크로서 기능할 수 있다. 일부 특정 실시형태에 있어서, 패터닝된 마스크층(508)의 제거는 건식 에칭, 습식 에칭, 및 해당 기술분야에 공지된 각종의 적절한 에칭 공정을 포함할 수 있다.
이어서, 방법(400)은 도 5g에 도시하는 바와 같이 노출면(540)을 통해 반사 방지층(506), 전도체층(504), 및/또는 에칭 정지층(502)을 선택적으로 에칭하는 블록 412에서 계속된다. 도 5g의 도시하는 실시형태에 있어서, 에칭된 전도체층은 도 3e에 관해 설명한 테이퍼링된 프로파일과 유사한 테이퍼링된 프로파일을 포함하는 전도성 피쳐(504')를 형성한다. 즉, 전도성 피쳐(504')는 2개의 경사진 측벽을 포함하고, 전도성 피쳐(504')의 하부는 전도성 피쳐(504')의 상부보다 폭이 넓다. 전도체층(504)의 에칭은 건식 에칭, 플라즈마 기반의 건식 에칭, 및 해당 기술분야에서 공지된 각종의 적절한 금속 에칭 공정을 포함할 수 있다. 일례로, 전도체층(504)의 에칭은 불소계 가스 재료, 염소계 가스 재료, 및/또는 메탄계 가스 재료 등의 화학물질이 유입되는 플라즈마 에칭 챔버 내에서의 전도체층(504)의 에칭으로서 실시될 수 있다. 전도성 피쳐(504')가 형성된 후에, 방법(400)은 라이너층(510'/510)을 제거하는 블록 414를 포함할 수 있다. 일부 실시형태에 있어서, 라이너층의 제거는 건식 에칭, 습식 에칭 및/또는 기타 에칭 공정을 포함할 수 있다.
도 5h와 함께 도 4를 참조하면, 방법(400)은 형성된 전도성 피쳐(504') 위에 제2 유전체층(514)을 적층하는 블록 416에서 계속된다. 일부 특정 실시형태에 있어서, 제2 유전체층(514)은 로우(low-k)(예, k < 3.0) 유전체 재료일 수 있으며, 이러한 로우k 유전체 재료는 스핀온 코팅 및/또는 CVD 공정을 이용해 적층될 수 있다. 또한, 제2 유전체층(514)은 각각의 형성된 전도성 피쳐를 격리/절연시키도록 구성될 수 있다. 방법(400)은 화학적 기계 연마(CMP) 공정을 수행하는 블록 418에서 계속된다. CMP 공정은 과잉 재료(예, 514)와 전도성 재료(예, 504/504')를 제거하여 디바이스(500)의 상단면을 평탄화함으로써, 전도성 피쳐(504')의 연마면과 제2 유전체층(514)의 연마면이 도 5i에 도시하는 바와 같이 동일 면 상에 있게 한다.
이제 도 6a와 도 6b를 참조하면, 종래의 접근법(도 6a)에 의해 그리고 개시하는 접근법(도 6b)에 의해 각각 형성된 2개의 전도성 피쳐의 비교가 도시된다. 일부 실시형태에 있어서, 종래의 접근법으로 형성된 각각의 전도성 피쳐(603) 사이에는, 각각의 전도성 피쳐를 절연시키기 위해 로우k 유전체 재료(예, 601)가 적층될 수 있다. 일반적으로, 전도성 피쳐(603)를 형성하기 위해, 패터닝된 마스크층(예, 하드 마스크층)은, 로우k 재료(예, 603)의 나중 충전을 위해 에칭된 트렌치 또는 통로를 형성하는 에칭 공정을 통해, 패턴을 결합 전도체층에 직접 전사하는데 이용된다. 도 6a와 도 6b에 도시하는 바와 같이, 종래의 접근법을 이용함으로써, 전도성 피쳐(603)는 경사진 측벽을 포함하고, 이 측벽은 상단에서부터 바닥까지 테이퍼링된다(즉, 전도성 피쳐의 상부가 전도성 피쳐의 하부보다 폭이 넓다). 다시 말해, 전도성 피쳐(603)는 상단에서부터 바닥까지 점차적으로 감소하는 폭을 포함한다. 그렇게 감소한 폭은 여러가지 문제를 야기할 수 있다. 예를 들어, 다층 상호접속부는 IC를 형성하는 다양한 디바이스(트랜지스터, 레지스터, 커패시터 등)을 접속하는데 이용된다. 통상의 다층 상호접속 구조에서는, 전도성 라인(예, 전도성 피쳐(603)가 스택형 유전체층(예, 로우k 유전체 재료(601)) 내에 놓이고, 비아를 통해 하나의 층에서 다른 층으로 접속된다. 일반적으로, 전도성 라인 상에 비아를 형성하기 전에 화학적 기계 연마(CMP)를 이용할 수 있다. 전도성 라인이 603으로 나타내는 바와 같이 감소하는 폭(상부에서부터 바닥까지)을 포함하면, 비아의 오정렬이 발생할 수 있다(예, 630). 오정렬된 비아는 근방의 전도성 라인과의 불의의 브릿지(단선)를 일으켜, IC 결함을 생성하거나, 하부의 유전체층을 과도하게 에칭함으로써, IC 신뢰도 문제를 일으킬 수 있다.
따라서, 전술한 논의에 기초하여, 본 개시는 다양한 장점을 제공한다. 그러나, 모든 장점에 대해 본 명세서에서 다 설명한 것은 아니며, 다른 실시형태가 다른 장점을 제공할 수도 있으며, 모든 실시형태에서 특정 장점이 요구되지 않는 것은 당연하다.
이들 장점 중 하나는 본 개시가, 바닥에서부터 상단까지 테이퍼링된 전도성 피쳐를 제공하는 신규한 방법을 제공한다는 것이다. 다시 도 6a와 도 6b를 참조하면, 종래의 접근법(도 6a)에 의해 형성된 전도성 피쳐와 완전히 대조적으로, 본 발명에 따른 접근법(도 6b)에 의해 형성되는 전도성 피쳐(605)는 상단에서부터 바닥으로 점차 증가하는 폭을 포함한다. 전도성 피쳐의 이렇게 증가하는 폭(상단에서 바닥으로)은 비아의 오정렬이 발생하더라도 비아를 형성할 수 있는 추가 유연성을 바람직하게 제공한다. 전술한 바와 같이, CMP 공정은 전도성 피쳐의 표면을 연마/평탄화하는데 일반적으로 이용되고 대개 비아 형성 전에 적용된다. 이에, 전도성 피쳐가 상단에서부터 바닥으로 증가하는 폭을 포함한다면(예, 615), CMP 공정에 의해 연마된 후에도, 그러한 전도성 피쳐는 형성될 비아에 대해 더 많은 실면적(real estate)을 제공할 수 있다. 본 개시의 장점 중 다른 것은, 각각의 결합 전도성 피쳐를 절연시키도록 구성되는 본연의 로우k 유전체 재료를 포함할 수 있다. 통상, 로우k 유전체 재료는 에칭 단계(즉, 플라즈마 에칭)에 의해 야기되는 손상을 받을 수 있는데, 그 이유는 종래의 접근법에서는 그러한 로우k 유전체 재료가, 원하는 전도성 피쳐를 형성하기 위해 전도성 재료의 충전 전에 에칭 단계를 통해 형성되기 때문이다. 손상된 유전체 재료는 제조된 IC의 RC 성능에 불리하게 영향을 끼칠 수 있다. 그러나, 본 실시형태에 있어서, 로우k 유전체 재료(예, 314, 514, 607)는 전도성 피처가 형성된 후에 형성된다(적층된다). 따라서, 본 발명에 따른 방법에 의해 형성되는 로우k 유전체 재료는 에칭 공정에 의해 야기되는 손상을 받지 않을 수 있다.
본 개시는 전도성 피쳐를 형성하는 방법의 일 실시형태를 제공한다. 본 발명은 패터닝된 마스크층을 전도체층 위에 형성하는 단계와, 패터닝된 마스크층 위에 제1 유전체층을 형성하는 단계와, 패터닝된 마스크층의 일부를 노출시키기 위해 제1 유전체층의 일부를 제거하는 단계와, 패터닝된 마스크층의 상기 일부를 제거하는 단계와, 테이퍼링된 프로파일을 가진 전도성 피쳐를 형성하기 위해 전도체층의 부분을 제거하는 단계를 포함한다.
본 개시는 전도성 피쳐를 형성하는 방법의 다른 실시형태를 제공한다. 본 발명은 패터닝된 마스크층을 전도체층 위에 형성하는 단계와, 패터닝된 마스크층 위에 라이너층 형성하는 단계와, 라이너층 위에 제1 유전체층을 형성하는 단계와, 패터닝된 마스크층의 일부를 노출시키기 위해 라이너층과 제1 유전체층의 부분을 제거하는 단계와, 패터닝된 마스크층의 상기 일부를 제거하는 단계와, 테이퍼링된 프로파일을 가진 전도성 피쳐를 형성하기 위해 전도체층의 부분을 제거하는 단계를 포함한다.
본 개시는 전도성 피쳐를 형성하는 방법의 또 다른 실시형태를 제공한다. 본 발명은 패터닝된 마스크층을 전도체층 위에 형성하는 단계와, 패터닝된 마스크층과 전도체층 위에 제1 유전체층을 형성하는 단계와, 제1 유전체층을 선택적으로 에칭함으로써 패터닝된 마스크층의 상부면을 노출시키는 단계로서, 상기 제1 유전체층의 상부면은 상기 패터닝된 마스크층의 상단면보다 낮은 것인 상기 노출시키는 단계와, 패터닝된 마스크층을 제거하는 단계와, 테이퍼링된 프로파일을 가진 전도성 피쳐를 형성하기 위해 전도체층을 선택적으로 에칭하는 단계를 포함한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 전도성 피쳐를 형성하기 위한 방법에 있어서,
    패터닝된 마스크층 - 상기 패터닝된 마스크층은 레지스트 재료를 포함함 - 을 전도체층 위에 형성하는 단계와,
    상기 패터닝된 마스크층 위에 라이너층을 형성하는 단계와,
    상기 라이너층 위에 제1 유전체층을 형성하는 단계와,
    상기 패터닝된 마스크층의 일부를 노출시키기 위해 상기 제1 유전체층 및 상기 라이너층을 선택적으로 에칭하는 단계로서, 상기 에칭된 제1 유전체층의 상단면은 상기 에칭된 라이너층의 상단면보다 낮은 것인 상기 에칭하는 단계와,
    상기 패터닝된 마스크층의 상기 일부를 제거하는 단계와,
    상기 라이너층을 마스크로 사용하는 동안에, 테이퍼링된 프로파일을 갖는 전도성 피쳐를 형성하기 위해 상기 전도체층의 부분을 제거하는 단계와,
    상기 라이너층을 마스크로 사용한 후에, 상기 라이너층을 제거하는 단계
    를 포함하는 전도성 피쳐 형성 방법.
  2. 제1항에 있어서, 상기 전도성 피쳐는 제1 폭을 가진 상단부와 제2 폭을 가진 바닥부를 구비하고, 상기 제2 폭은 상기 제1 폭보다 큰 것인 전도성 피쳐 형성 방법.
  3. 제1항에 있어서, 형성된 전도성 피쳐 위에 제2 유전체층을 적층하는 단계를 더 포함하는 전도성 피쳐 형성 방법.
  4. 제3항에 있어서, 상기 제2 유전체층과 상기 형성된 전도성 피쳐에 대해 화학적 기계 연마(CMP, chemical mechanical polishing) 공정을 수행하는 단계를 더 포함하는 전도성 피쳐 형성 방법.
  5. 제3항에 있어서, 상기 제2 유전체층은 로우k(low-k) 유전체 재료층을 포함하는 것인 전도성 피쳐 형성 방법.
  6. 제1항에 있어서, 상기 제1 유전체층은, 스핀온 글래스(SOG, spin-on glass) 재료, 스핀온 유전체(SOD, spin-on dielectric) 재료, 수지 재료, 유기금속성 폴리머 재료, 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 비정질 실리콘, 탄소계 재료, 티탄 질화물(TiN), 티탄 산화물(TiO), 또는 탄탈 질화물(TaN) 중 적어도 하나로 형성되는 것인 전도성 피쳐 형성 방법.
  7. 제1항에 있어서, 기판은 상기 전도체층 아래에 배치되는 에칭 정지층(ESL, etching stop layer)을 포함하는 것인 전도성 피쳐 형성 방법.
  8. 제1항에 있어서, 상기 라이너층은 방향성 자기 조립(directed self-assembly) 재료, 티탄 질화물(TiN), 티탄 산화물(TiO), 탄탈 질화물(TaN), 실리콘 질화물(SiN), 실리콘 이산화물(SiO2), 및 유기금속성 폴리머 재료로 구성된 그룹에서 선택되는 재료로 형성되는 것인 전도성 피쳐 형성 방법.
  9. 삭제
  10. 전도성 피쳐를 형성하기 위한 방법에 있어서,
    패터닝된 마스크층 - 상기 패터닝된 마스크층은 레지스트 재료를 포함함 - 을 전도체층 위에 형성하는 단계와,
    상기 패터닝된 마스크층 및 상기 전도체층 위에 라이너층을 형성하는 단계와,
    상기 라이너층 위에 제1 유전체층을 형성하는 단계와,
    상기 제1 유전체층 및 상기 라이너층을 선택적으로 에칭함으로써, 상기 패터닝된 마스크층의 상부면을 노출시키는 단계로서, 상기 에칭된 제1 유전체층의 상부면은 상기 패터닝된 마스크층의 상단면 및 상기 에칭된 라이너층의 상단면보다 낮은 것인 상기 노출시키는 단계와,
    상기 패터닝된 마스크층을 제거하는 단계와,
    상기 제1 유전체층을 마스크로 사용하는 동안에, 테이퍼링된 프로파일을 갖는 전도성 피쳐를 형성하기 위해 상기 전도체층을 선택적으로 에칭하는 단계와,
    상기 라이너층을 마스크로 사용한 후에, 상기 라이너층을 제거하는 단계
    를 포함하는 전도성 피쳐 형성 방법.
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