CN115274616A - 通孔结构及其方法 - Google Patents

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Abstract

一种半导体器件包括：具有沟道区的衬底；位于沟道区上方的栅极堆叠件；覆盖栅极堆叠件的侧壁的密封间隔件，密封间隔件包括氮化硅；覆盖密封间隔件的侧壁的栅极间隔件，栅极间隔件包括氧化硅，栅极间隔件具有第一垂直部分和第一水平部分；以及覆盖栅极间隔件的侧壁的第一介电层，第一介电层包括氮化硅。本发明的实施例还涉及通孔结构及其方法。

Description

通孔结构及其方法
本申请是于2018年09月12日提交的申请号为201811062963.9的名称为“通孔结构及其方法”的发明专利申请的分案申请。
技术领域
本发明的实施例涉及通孔结构及其方法。
背景技术
半导体集成电路(IC)工业经历了指数增长。IC材料和设计方面的技术进步已经产生了多代IC，其中每一代都具有比上一代更小和更复杂的电路。在IC演进的过程中，功能密度(即，每芯片面积的互连器件的数量)已经增加，而几何尺寸(即，可以使用制造工艺创建的最小部件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性，并且为了实现这些改进，需要IC处理和制造中的类似发展。
随着集成电路的尺寸变小并且集成电路芯片上的密度增加，将集成电路布局为三维结构已经显示出显著地减小芯片上部件之间的通信路径长度，假设层之间的垂直距离远小于各层的芯片宽度。通孔广泛用于半导体制造中以在层之间提供垂直电连接。通孔的尺寸通常按比例缩小以匹配集成电路芯片上的其它组件和器件的按比例缩小。通孔的最小横截面积对于确保通孔对电流流动没有太多阻抗是重要的。使用通孔形成的传统方法，通孔的侧壁可以具有平滑的倾斜轮廓，使得通孔的横截面积在其底部最小。减小的横截面积将导致通过通孔的增加的电阻。此外，减小的横截面积可能导致通孔的底部临界尺寸缩小到不可接受的尺寸，这甚至可能导致开路。这些问题也会对生产产量造成灾难性影响。在其它互连结构中可以发现类似的问题，而不限于通孔，诸如在沟槽中形成的导电部件。因此，尽管通孔或沟槽形成的现有方法通常已经足以达到其预期目的，但它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；第一介电层，位于所述衬底上方；第二介电层，位于所述第一介电层上方，所述第一介电层和所述第二介电层具有不同的材料组分；以及通孔，延伸穿过所述第二介电层和所述第一介电层，所述通孔具有由所述第二介电层围绕的上部和由所述第一介电层围绕的下部，所述通孔的下部的底面面积大于所述通孔的上部的最小横截面积。
本发明的另一实施例提供了一种集成电路结构，包括：衬底；蚀刻停止层，位于所述衬底上方；低k介电层，位于所述蚀刻停止层上方；以及导电部件，延伸穿过所述低k介电层和所述蚀刻停止层，其中，所述导电部件具有位于所述低k介电层中的上部和位于所述蚀刻停止层中的下部，其中，所述下部具有位于所述蚀刻停止层的顶面下方的最大横截面积。
本发明的又一实施例提供了一种制造集成电路的方法，包括：在衬底上方沉积缓冲层；在所述缓冲层上方沉积介电层；去除所述介电层的部分以形成开口；通过所述开口蚀刻所述缓冲层，从而穿过所述缓冲层延伸所述开口并且暴露所述开口中的所述衬底的表面，其中，所述缓冲层的蚀刻包括各向同性蚀刻或横向蚀刻；以及用导电部件填充所述开口。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了形成在集成电路(IC)中的各个金属层的实施例。
图2A、图2B和图2C示出了根据本发明的一些实施例的具有扩大的底部底脚轮廓的通孔结构。
图3示出了根据本发明的各个方面的形成具有扩大的底部底脚轮廓的通孔的方法的流程图。
图4、图5、图6、图7、图8A、图8B、图8C、图9、图10、图11、图12和图13示出了根据本发明的一些实施例的根据图3的方法在制造工艺期间的半导体器件的一部分。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。另外，当以“约”、“近似”等描述数值或数值范围时，除非另有说明，否则该术语旨在涵盖在所描述的数值的+/-10％内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本发明通常涉及半导体器件及其形成方法。更具体地，本发明涉及提供具有扩大的底部底脚轮廓的通孔结构或沟槽结构及其方法。填充在导通孔或沟槽中的导电部件的扩大的底部底脚轮廓确保了导电部件不会显示出对电流流动的太大阻抗，并且还增强了导电部件与下面的具有较大底部接触面积的金属的接合。
本发明的实施例的通孔或沟槽在俯视图中可以具有任何合适的形状。在示例性俯视图中，沟槽可以具有大致矩形的形状，并且通孔可以具有大致椭圆形状，但是它们可以具有其它合适的形状，诸如圆形、菱形、L形或矩形形状。如本文所使用的，术语“通孔”广泛地用于包括通孔插塞、导线或迹线结构、接触插塞以及使用镶嵌和/或双镶嵌工艺形成的任何导电结构。
图1是包括形成在衬底层102上的诸如晶体管、电容器等的单独器件的示例性集成电路(IC)100。然后在衬底层102上形成一个或多个介电材料层110、120、130、140和150以提供各个器件之间的连接并且提供与外部器件的连接。介电材料层110包括嵌入在其中的导电部件111。在衬底层102的顶部上是层103，层103是位于导电部件111和衬底层102之间的层间介电(ILD)层。导电部件111通过穿过ILD层103的通孔160连接到衬底层102内的器件。类似地，额外的介电材料层120、130、140和150在彼此的顶部上形成并且分别由介电材料层104、105、106和107分隔开。介电材料层120、130、140和150分别包括导电部件121、131、141和151。介电材料层104、105、106、107分别包括电连接导电部件111、121、131、141和151的通孔162、164、166和168。导电部件111、121、131、141和151可以称为金属层Mx(x＝1、2、3、...)。介电材料层104、105、106、107、110、120、130、140和150也称为金属间介电(IMD)层。IMD层的数量仅用于说明的目的而不是限制。
衬底层102是可以形成晶体管的多个漏极和源极区域的底层。例如，衬底层102可以包括掺杂或未掺杂的块状硅，或者绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘层上的诸如硅的半导体材料层。例如，绝缘体层可以是掩埋氧化物(BOX)层或氧化硅层。绝缘体层设置在衬底上，典型地为硅或玻璃衬底。也可以使用其它衬底，诸如多层或梯度衬底。
衬底层102可以包括互连以执行一个或多个功能的电子器件，诸如各种N型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件、平面晶体管、诸如FinFET器件的多栅极晶体管、全环栅(GAA)器件、Omega-栅极(Ω栅极)器件或Pi栅极(Π栅极)器件、其它晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。浅沟槽隔离(STI)或其它隔离结构也可以形成在衬底层102中以隔离器件区域。可以通过使用光刻技术蚀刻衬底层102以形成凹陷来形成STI。然后用诸如氧化物层的介电材料填充凹槽。可以实施化学机械抛光(CMP)工艺以平坦化衬底层102的表面。
ILD层103形成在衬底层102上方。ILD层103可以包括低k介电材料(例如，k值小于约3.0)。例如，ILD层103可以包括氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂玻璃(SOG)、未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)。
如图1所示，IMD层110至150可以包括含有导电材料组分的导电部件，诸如高导电金属、低电阻金属、元素金属、过渡金属等。在实施例中，每个IMD层中的导电部件可以由铜形成，但是可以可选地使用诸如钨、铝、金等的其它材料。铜具有更理想的导热性并且可以以高纯度状态获得。在其中导电部件由铜形成的实施例中，可以通过电镀技术来沉积导电部件，但是可以可选地使用任何形成方法。
铜难以蚀刻并且实现精确的图案。当导电材料是铜时，可以通过镶嵌或双镶嵌工艺使用镀和蚀刻工艺来形成导电部件，其中在相应的介电层中蚀刻开口，并且随后用铜填充开口。镶嵌工艺意味着形成嵌入在另一层上和另一层中的图案化层，使得两层的顶面共面。IMD层直接沉积在衬底上，或者沉积在现有金属层的顶部上。一旦沉积IMD层，IMD的部分可被蚀刻掉以形成可连接IC的不同区域并且容纳导线的凹槽，诸如沟槽和导通孔。创建导线或通孔(但不是两者)的镶嵌工艺称为单镶嵌工艺。一次创建沟槽和通孔的镶嵌工艺称为双镶嵌工艺。镶嵌和双镶嵌工艺使用低电阻金属(诸如铜)来形成许多金属元件(例如，线、互连件等)，而不是常规使用的铝。
使用传统的形成导通孔的方法，通常实施ILD层的各向异性蚀刻以为导通孔轮廓提供平滑的斜面。尽管这种平滑的斜面对于其它处理原因可能是有利的，例如，通过使用物理气相沉积(PVD)等的阻挡层维持导通孔的上部的临界尺寸和/或更均匀地覆盖孔表面，等等，通孔的底部附近的横截面积的减小将导致通孔的电阻增加。结果，由于通孔侧壁的锥形轮廓，通孔的横截面积在连接到衬底层(在这种情况下是形成源极/漏极端子的衬底)处最小。接触件的接合面积对于控制接触件底部处的连接的电阻通常是至关重要的。当一个层级上的导体与下面层级上的导体不充分匹配时，连接点可能会变小，从而导致连接点处的电阻更高，或者甚至不能形成连接，从而导致开路并且影响晶圆验收测试(WAT)。作为比较，仍参照图1，不同导电部件111、121、131、141和151之间以及导电部件111和衬底层102之间的互连由诸如通孔160、162、164、166和168的通孔形成，基本类似于稍后在图2A中描述的通孔结构。这些通孔具有扩大的底部底脚轮廓并且允许金属层的互连件(或直接与衬底中的半导体器件)之间的电连接具有更好的接触和更小的电阻。
图2A示出了根据本发明的示例性实施例形成的具有通孔202的半导体器件200的一部分。在一个实施例中，下层204可以是其中形成有导电部件206(例如，铜线)的IMD层。在另一个实施例中，下层204可以基本上类似于图1中的半导体层102，并且导电部件206可以是晶体管的一部分，诸如栅极端子、源极端子或漏极端子。缓冲层208形成在下层204上。如稍后将更详细地示出的，在半导体制造期间，缓冲层208用作蚀刻停止层。因此，缓冲层208也可以称为蚀刻停止层208。在一个实施例中，缓冲层208可以是具有连续材料组分的单层，诸如氮化硅、氮氧化硅、碳化硅、氮化钛、其它合适的材料或其组合。在一些实施例中，缓冲层208包括含铝层，诸如氮化铝、氧化铝、其它合适的材料或其组合。在另一个实施例中，缓冲层208可以包括多个子层，诸如包括氮化铝层和氧化铝层的两个子层，或者包括氮化铝层和氧氮化铝(AlxOyNz)层的两个子层，或者包括氮化铝层、中间的氧掺杂碳化硅(ODC)层和氧化铝层的三个子层。在缓冲层208上方形成介电层210。介电层210可以是包括k值小于约3.0的介电材料的低k介电层，诸如SiO2、SOG、BPSG、TEOS、HDP氧化物、USG，掺杂氧化物、具有在约1.2至约3.0范围内的k的FSG、任何合适的低介电常数材料或其组合。
导通孔212形成在介电层210和缓冲层208中并且延伸穿过介电层210和缓冲层208。导通孔212暴露下层204的导电部件206。导通孔212包括由介电层210围绕的上部214和由缓冲层208围绕的下部216。在各个实施例中，下部216的高度与上部214的高度之间的比率在约5％至约10％的范围内，诸如在具体实施例中为约8％。作为实例，下部216可以具有从约1nm至约10nm的范围内的高度H1；并且导通孔212可以具有从约15nm至约200nm的范围内的高度H2。
上部214具有锥形轮廓，在其侧壁与缓冲层208的顶面218之间形成角度β。在一些实施例中，角度β在约75度至约85度的范围内。在一些实施例中，角度β大于85度或为约90度，使得侧壁可以被视为基本上垂直于缓冲层208的顶面218。下部214的侧壁中断上部214的平滑锥化并且向外延伸。导通孔212的下部216的至少部分的横截面积大于导通孔212的上部214的最小横截面积。在该实施例中，不连续点处的横截面是导通孔212具有最小横截面积的位置，表示为横截面220，横截面220也可以被认为是上部214与下部216交界处的位置。在图2A所示的实施例中，横截面220与缓冲层208的顶面218基本共面。
导通孔212的底部开口的宽度W1可以在约10nm至约100nm的范围内；横截面220的宽度W2可以在从约8nm到约90nm的范围内；导通孔212的顶部开口的宽度W3可以在约12nm至约250nm的范围内。在一个实施例中，W3:W2:W1之间的比率为约1.5:1:1.25。在另一个实施例中，W3:W2:W1之间的比率为约2.5:1:1.5。在具体实施例中，W1可以甚至大于W3，并且W3:W2:W1之间的比率可以为约1.2:1:1.3。
在一些实施例中，下部216具有圆角，使得下部216具有位于导通孔212的底部开口之上的横截面222处的最大横截面积。在一些实施例中，从横截面222到导通孔212的底部开口的距离H3为H1的约10％至约30％，诸如H1的约20％。在一个实例中，H3在约2nm至约5nm的范围内。在一些实施例中，横截面222的宽度W4比W1大约5％至约10％，例如比W1大约6％。在一个实例中，W4比W1大约1nm至约5nm。
在本实施例中，导电且基本共形的阻挡层230覆盖导通孔212中的介电层210和缓冲层208的基本上所有表面。阻挡层230可以包括任何合适的阻挡层材料，诸如Ti、Ta、TiN、TaN、其合金或其组合。尽管未示出，但是可以在阻挡层230和介电层210和/或缓冲层208之间形成任何数量的中间层。在阻挡层230上方的导通孔212中形成导电材料232。导电材料232可以是任何合适的导电材料，包括钨、铜、铝、钛、钽、金、其合金、其复合物或其组合。尽管未示出，但是可以在阻挡层230和导电材料232之间形成任何数量的中间层。
图2B和图2C示出了通孔202的各种其它实施例。如图2B所示，导通孔212的最小横截面积所在的横截面220位于缓冲层208的顶面218下方。因此，上部214的锥形斜面延伸到缓冲层208中。在一些实施例中，横截面220在顶面218下方的距离为H1的约10％至约60％，诸如H1的约30％。可以通过各向异性部分地蚀刻缓冲层208，然后进行各向同性蚀刻或横向蚀刻以扩大底部底脚轮廓来在缓冲层208中形成上部214的锥形斜面。在图2C中，下部216具有向外延伸的锥形斜面。下部216的最大横截面积位于导通孔212的底部开口处。在图2C所示的实施例中，横截面220可以基本与顶面218共面或在顶面218下方。
图3示出了根据本发明的用于形成半导体器件的方法300的流程图。方法300是一个实例，并且不旨在将本发明限制在权利要求中明确记载的范围之外。可以在方法300之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以替换。消除或重新定位所描述的一些操作。下面结合图4至图11描述方法300，图4至图11示出了根据方法300的一些实施例的各个制造步骤期间的器件400的截面图。
器件400可以是在集成电路(IC)或其部分的处理期间制造的中间器件，集成电路(IC)或其部分可以包括静态随机存取存储器(SRAM)和/或逻辑电路；诸如电阻器、电容器和电感器的无源组件；以及诸如p型FET(pFET)、n型FET(nFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)和互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其它存储器单元及其组合的有源组件。此外，为了简化和容易理解，提供本发明的各个实施例中的包括晶体管、栅极堆叠件、有源区、隔离结构和其它部件的各种部件，并且不一定将实施例限制于任何类型的器件、任何数量的器件、任何数量的区域或任何结构或区域的配置。
在操作302中，方法300(图3)提供器件400(图4)。器件400可以包括下层402和形成在其中的各个部件。在一个实施例中，下层402可以是IMD层，其基本上类似于图1中所示的IMD层110、120、130、140和150中的一个。可选地，下层402可以基本上类似于图1中的半导体层102，并且包括至少一个导电部件，诸如晶体管的一部分，如栅极端子、源极端子或漏极端子中的一个。在一个实施例中，下层402是硅衬底。下层402可以包括另一元素半导体，诸如锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。在又一替代方案中，下层402是绝缘体上半导体(SOI)。
蚀刻停止层406可以形成在下层402上。除了信号传导蚀刻工艺的终止点之外，蚀刻停止层406在蚀刻工艺期间保护任何下层。用于蚀刻停止层406的材料可以包括氮化铝、氧化铝、氮化硅、氮氧化硅、碳化硅、氮化钛、其它合适的材料或其组合。可选地，可以通过沉积和退火金属氧化物材料来形成蚀刻停止层406，该金属氧化物材料可以包括铪、氧化铪(HfO2)或铝。蚀刻停止层406可以包括多个层。在一些实施例中，蚀刻停止层406包括两个子层，诸如堆叠在氮化铝层上的氧化铝层，或者可选地，堆叠在氧化铝层上的氮化铝层。氧化铝层可以比氮化铝层厚，诸如厚约50％。在具体实例中，氮化铝层厚约2nm，氧化铝层厚约3nm。在所示实施例中，蚀刻停止层406具有三个子层，即子层406a、406b和406c。中间子层406b可以包括氧掺杂碳化硅(ODC)。子层406a可以是氧化铝层，并且子层406c可以是氮化铝层。可选地，子层406a可以是氮化铝层，并且子层406b可以是氧化铝层。蚀刻停止层406可以通过包括化学气相沉积(CVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDP-CVD)、物理气相沉积(PVD)、原子层沉积(ALD)和/或其它合适的沉积工艺的任何合适的工艺形成。蚀刻停止层406可以形成为约1nm至约10nm的厚度，诸如约5nm。
可以在蚀刻停止层406上形成低k介电层410。低k介电层410可以包括诸如氧化物、SiO2、硼磷硅酸盐玻璃(BPSG)、TEOS、旋涂玻璃(SOG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物或等离子体增强TEOS(PETEOS)的材料。低k介电材料可以包括基于SiOC的旋涂材料，其可以通过诸如旋涂的旋涂方法来施加或沉积。可选地，可以通过化学气相沉积(CVD)沉积低k介电材料。低k介电层410可以形成为从约15nm到约200nm的厚度，诸如约52nm。
在本实施例中，在低k介电层410之上形成也可称为抗反射涂(ARC)层414的无氮抗反射层(NFARL)414。ARC层414用于在光刻期间抑制下层(一个或多个)的辐射反射。可以通过包括CVD、LPCVD、HDP-CVD、PVD、ALD和/或其它合适的沉积工艺的任何合适的工艺将ARC层414形成为任何合适的厚度(例如，约30nm)。虽然未示出，但是可以在低k介电层410和ARC层414之间形成任何数量的中间层。
可以在ARC层414上形成硬掩模层418。在所示实施例中，硬掩模层418是金属硬掩模(MHM)层。MHM层418可以包括TiN材料。MHM层418可以包括其它材料，诸如Ti、Ta、W、TaN或WN。MHM层可以用于控制沟槽或通孔开口的尺寸。MHM层418可以形成为约18nm至约36nm的厚度。MHM层418可以通过包括CVD、LPCVD、HDP-CVD、PVD、ALD和/或其它合适的沉积工艺的任何合适的工艺形成。
在操作304中，方法300(图3)在硬掩模层418上方形成光刻胶层422并且图案化光刻胶层422(图5)。在实施例中，将光刻胶层422旋涂在硬掩模层418上，然后通过曝光、烘烤、显影和/或其它光刻工艺图案化光刻胶层422，以在光刻胶层422中提供开口450，开口450暴露硬掩模层418。在具体实施例中，示例性光刻胶包括对诸如UV光、深紫外(DUV)辐射和/或EUV辐射的辐射敏感的光敏材料。对器件400实施光刻曝光，将光刻胶层422的选定区域暴露于辐射。在曝光之后，将显影剂施加到光刻胶层422上。显影剂溶解或以其它方式去除光刻胶层422的曝光区域(在正性光刻胶显影工艺的情况下)或未曝光区域(在负性光刻胶显影工艺的情况下)。合适的正性显影剂包括TMAH(四甲基氢氧化铵)、KOH和NaOH，合适的负性显影剂包括溶剂，诸如乙酸正丁酯、乙醇、己烷、苯和甲苯。
在操作306中，方法300(图3)继续图案化硬掩模层418和ARC层414(图6)。可以通过诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、灰化和/或其它合适的蚀刻方法的蚀刻工艺去除暴露于开口450的硬掩模层418的部分。然后，将图案化的硬掩模层418用作蚀刻掩模来蚀刻ARC层414。在实施例中，使用RIE方法蚀刻ARC层414。开口450向下延伸以暴露低k介电层410。在一些其它实施例中，可以使用一个或多个光刻工艺(包括双重图案化或多重图案化工艺)图案化硬掩模层418和ARC层414。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在硬掩模层418上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可使用剩余的间隔件或心轴来图案化硬掩模层418以形成开口。可选地，在蚀刻ARC层414之后，可以去除光刻胶层422和硬掩模层418。
在操作308中，方法300(图3)蚀刻低k介电层410以形成导通孔450的上部(图7)。通过向下延伸限定在图案化的ARC层414中的开口，导通孔450的上部被蚀刻到低k介电层410。在各个实施例中，低k介电层410的蚀刻是各向异性蚀刻(例如干蚀刻或RIE蚀刻)以提供用于导通孔450的光滑的锥形斜面或基本垂直的侧壁。例如，各向异性蚀刻工艺可以采用含氧气体、含氟气体(例如，CF4、SF6、NF3、CH2F2、CHF3和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、含碘气体、其它合适的气体和/或等离子体和/或其组合。在一些实施例中，蚀刻工艺采用压力范围从约5毫托到约80毫托、温度范围从约20度到约100度、功率范围从约100W到约1500W以及偏置功率范围从约5W到约500W的设置。因此，用于蚀刻低k介电层410的蚀刻化学物或蚀刻工艺不会(或不显著)蚀刻蚀刻停止层406中的材料组分。在一些实施例中，蚀刻停止层406可以由操作308稍微蚀刻以确保完全蚀刻穿过介电层410。
在操作310中，方法300(图3)蚀刻蚀刻停止层406以形成导通孔450的下部(图8A、图8B和图8C)。参考图8A，通过向下延伸低k介电层410中的部分形成的导通孔450来蚀刻蚀刻停止层406。蚀刻可以是各向同性蚀刻或横向蚀刻，使得蚀刻停止层406中的导通孔450的下部的横截面积大于低k介电层410中的导通孔450的上部的最小横截面积。在所示实施例中，操作310包括通过定时控制的湿蚀刻工艺以扩大导通孔450的底部基脚轮廓。湿法蚀刻工艺可以包括具有不同蚀刻化学物的多个湿蚀刻步骤，每个湿蚀刻步骤针对蚀刻停止层406中的特定子层。用于蚀刻蚀刻停止层406的蚀刻化学物可以包括稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO3)和/或乙酸(CH3COOH)的溶液；或其它合适的湿蚀刻剂。作为另一实例，可以使用包括过氧化氢混合物(SPM)、臭氧化去离子水(DI-O3)、过氧化氨混合物(APM)或其组合的湿化学清洁溶液来蚀刻蚀刻停止层406。如图8A所示，其中导通孔450具有最小横截面积的横截面220可以与蚀刻停止层406的顶面基本共面。
如图8B和图8C所示，可选地，操作310可以包括针对蚀刻停止层406的一个或两个最顶子层的各向异性蚀刻，之后是各向同性或横向蚀刻以扩大导通孔450的底部底脚轮廓。由于各向异性蚀刻，低k介电层410中的锥形斜面轮廓连续地延伸到子层406a(图8B)或子层406a和406b(图8C)。其中导通孔450具有最小横截面积的横截面220可以低于图8A中所示的实施例。在图8B中，横截面220基本上与子层406b的顶面共面。在图8C中，横截面220基本上与子层406c的顶面共面。
在操作312中，方法300(图3)在导通孔450中形成通孔。现在参考图9(其遵循图8C所示的实施例)，在导通孔450内部形成阻挡层460。阻挡层460基本上覆盖暴露于通孔450中的低k介电层410和蚀刻停止层406。可以用CVD、PVD或ALD工艺沉积阻挡层460。在一些实施例中，可以通过使用与一个或多个蚀刻步骤结合的一个或多个PVD步骤来形成阻挡层460。阻挡层460可以包括任何合适的阻挡层材料，诸如Ti、Ta、TiN、TaN、其合金或其组合。随后可以在阻挡层460上沉积晶种层(未示出)。参考图10，在阻挡层460上方的导通孔450中形成导电材料470。导电材料470的形成可以包括使用镶嵌和/或双镶嵌工艺。该导电材料470可以是任何合适的导电材料，包括钨、铜、铝、掺杂多晶硅、钛、钽、金、其合金、其复合材料或其组合。接下来，如图11所示，可以使用化学机械抛光(CMP)和/或电化学机械抛光(ECMP)工艺来平坦化器件400，去除任何多余的导电材料470，去除阻挡层460的任何多余部分，并且去除ARC层414。如图11所示，所得到的结构包括通孔480，通孔480可以与图2A-图2C所示的通孔202基本相同。图12和图13示出了分别遵循图8A和8B所示并且在实施操作312之后的器件400的实施例。
虽然不意在进行限制，但是本发明的一个或多个实施例为半导体器件及其形成(包括通孔或沟槽结构)提供许多益处。例如，通孔结构的底部基脚轮廓已经被扩大，以在电流流过时降低通孔电阻。此外，由于底部接触面积增大，扩大的底部底脚轮廓有助于增加通孔接合的机械强度。另外，扩大的底部底脚轮廓有助于减少通孔和接合在通孔上的其它导电部件之间的不希望的开路。而且，所公开的方法可以容易地集成到现有的半导体制造工艺中。
在一个示例性方面中，本发明涉及一种器件。该器件包括衬底；位于衬底上方的第一介电层；位于第一介电层上方的第二介电层，第一和第二介电层具有不同的材料组分；以及延伸穿过第二介电层和第一介电层的通孔，通孔具有由第二介电层围绕的上部和由第一介电层围绕的下部，通孔的下部的底面面积大于通孔的上部的最小横截面积。在实施例中，第一介电层包括具有第一含铝材料的第一子层和具有第二含铝材料的第二子层，第一含铝材料和第二含铝材料不同。在实施例中，第一介电层还包括具有氧掺杂碳化硅的第三子层，并且其中第三子层插入在第一子层和第二子层之间。在实施例中，第一含铝材料包括氮化铝，并且第二含铝材料包括氧化铝。在实施例中，第一子层比第二子层更薄。在实施例中，第一子层与衬底物理接触。在实施例中，通孔的上部具有锥形侧壁。在实施例中，通孔的下部具有圆角。在实施例中，通孔具有位于第一介电层的顶面下方的最小横截面积。在实施例中，通孔的下部的至少部分具有比通孔的下部的底面面积更大的横截面积。在实施例中，通孔的下部的高度与通孔的上部的高度之间的比率在从约5％至约10％的范围内。在实施例中，通孔具有从约15nm至约200nm的范围内的高度。
在另一个示例性方面，本发明涉及集成电路结构。集成电路结构包括衬底；位于衬底上方的蚀刻停止层；位于蚀刻停止层上方的低k介电层；以及延伸穿过低k介电层和蚀刻停止层的导电部件，其中导电部件具有位于低k介电层中的上部和位于蚀刻停止层中的下部，其中下部具有位于蚀刻停止层的顶面下方的最大横截面积。在实施例中，导电部件的上部具有锥形侧壁，并且导电部件的下部具有圆角。在实施例中，衬底包括金属迹线，并且其中导电部件与金属迹线物理接触。在实施例中，衬底包括晶体管，并且其中导电部件与晶体管的源极端子、漏极端子和栅极端子中的一个物理接触。在实施例中，蚀刻停止层包括以下中的一种或多种：氮化铝、氧化铝和碳化硅。
在又一示例性方面中，本发明涉及一种制造集成电路的方法。该方法包括在衬底上方沉积缓冲层；在缓冲层上方沉积介电层；去除介电层的部分以形成开口；通过开口蚀刻缓冲层，从而穿过缓冲层延伸开口并且暴露开口中的衬底的表面，其中缓冲层的蚀刻包括各向同性蚀刻或横向蚀刻；以及用导电部件填充开口。在实施例中，在蚀刻缓冲层之后，开口的底部面积比由介电层围绕的开口的部分的横截面积更大。在实施例中，导电部件包括覆盖开口的侧壁的阻挡层和位于阻挡层上方的导电层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
衬底；
第一介电层，位于所述衬底上方；
第二介电层，位于所述第一介电层上方，所述第一介电层和所述第二介电层具有不同的材料组分；以及
通孔，延伸穿过所述第二介电层和所述第一介电层，所述通孔具有由所述第二介电层围绕并且设置在所述第一介电层和所述第二介电层之间的边界之上的上部和由所述第一介电层围绕并且设置在所述边界之下的下部，所述通孔的下部的底面面积大于所述通孔的上部的最小横截面积，其中，所述通孔包括与所述第一介电层和所述第二介电层物理接触的阻挡层，所述阻挡层连续延伸穿过所述第一介电层和所述第二介电层，
其中，所述下部与所述第一介电层物理接触，所述下部的最小横截面积位于所述第一介电层的顶面下方的位置处并且位于所述下部的最大横截面积所在位置上方，所述下部的最小横截面积小于所述下部的最大横截面积，并且其中，所述下部的最大横截面积位于所述通孔的底部开口处，其中，在靠近所述衬底的方向上，所述下部的相对侧壁之间的宽度从所述边界开始呈现先减小后增大的趋势，其中，所述通孔的底部的宽度小于所述通孔的顶部的宽度并且大于所述下部的最小横截面积处的横截面的宽度，并且所述通孔的顶部的宽度、所述下部的最小横截面积处的横截面的宽度与所述通孔的底部的宽度之间的比率为2.5:1:1.5，
其中，所述通孔的上部的最小横截面积小于所述通孔的上部的顶面面积并且大于所述下部的最小横截面积，
其中，在截面图中，所述通孔的下部的由所述第一介电层围绕并且靠近所述边界的一部分的相对侧壁之间的宽度均小于所述通孔的由所述第二介电层围绕的上部的相对侧壁之间的宽度。
2.根据权利要求1所述的半导体器件，其中，所述第一介电层在远离所述衬底的方向上依次包括第一子层和第二子层，所述第一介电层包括具有第一含铝材料的所述第一子层和具有第二含铝材料的所述第二子层，所述第一含铝材料和所述第二含铝材料不同。
3.根据权利要求2所述的半导体器件，其中，所述第一介电层还包括具有氧掺杂碳化硅的第三子层，并且其中，所述第三子层插入在所述第一子层和所述第二子层之间。
4.根据权利要求2所述的半导体器件，其中，所述第一含铝材料包括氮化铝，并且所述第二含铝材料包括氧化铝。
5.根据权利要求4所述的半导体器件，其中，所述第一子层比所述第二子层更薄。
6.根据权利要求4所述的半导体器件，其中，所述第一子层与所述衬底物理接触。
7.根据权利要求1所述的半导体器件，其中，所述通孔的上部具有锥形侧壁。
8.根据权利要求1所述的半导体器件，其中，所述通孔的下部具有圆角。
9.一种集成电路结构，包括：
衬底；
蚀刻停止层，位于所述衬底上方；
低k介电层，位于所述蚀刻停止层上方；以及
导电部件，延伸穿过所述低k介电层和所述蚀刻停止层，其中，所述导电部件具有位于所述低k介电层中并且设置在所述蚀刻停止层和所述低k介电层之间的边界之上的上部和位于所述蚀刻停止层中并且设置在所述边界之下的下部，其中，所述下部与所述蚀刻停止层物理接触，所述蚀刻停止层在远离所述衬底的方向上依次包括第一子层、第二子层和第三子层，其中，所述下部具有位于所述蚀刻停止层的顶面下方的最大横截面积，并且其中，所述下部的最小横截面积位于所述蚀刻停止层的顶面下方、位于所述蚀刻停止层的所述第一子层或所述第二子层的顶面的位置处并且位于所述最大横截面积所在位置的上方，所述下部的最小横截面积小于所述下部的最大横截面积，其中，所述导电部件的锥形斜面轮廓连续地延伸到所述第一子层或所述第二子层的顶面的位置处，其中，在靠近所述衬底的方向上，所述下部的相对侧壁之间的宽度从所述边界开始呈现先减小后增大的趋势，其中，所述导电部件的底部的宽度小于所述导电部件的顶部的宽度并且大于所述下部的最小横截面积处的横截面的宽度，并且所述导电部件的顶部的宽度、所述下部的最小横截面积处的横截面的宽度与所述导电部件的底部的宽度之间的比率为2.5:1:1.5，
其中，所述导电部件的上部的最小横截面积小于所述导电部件的上部的顶面面积并且大于所述下部的最小横截面积，
其中，在截面图中，所述导电部件的下部的由所述蚀刻停止层围绕并且靠近所述边界的一部分的相对侧壁之间的宽度均小于所述导电部件的由所述低k介电层围绕的上部的相对侧壁之间的宽度。
10.一种制造集成电路的方法，包括：
在衬底上方沉积缓冲层；
在所述缓冲层上方沉积介电层；
在所述介电层之上形成抗反射涂层；
在所述抗反射涂层上形成硬掩模层；
在所述硬掩模层上方形成光刻胶层并且图案化光刻胶层；
图案化所述硬掩模层和所述抗反射涂层；在图案化所述抗反射涂层之后，去除所述光刻胶层和所述硬掩模层；
在去除所述光刻胶层和所述硬掩模层之后，通过向下延伸限定在图案化的抗反射涂层中的开口，实施第一蚀刻工艺去除所述介电层的部分以形成开口；
实施第二蚀刻工艺通过所述开口蚀刻所述缓冲层，从而穿过所述缓冲层延伸所述开口并且暴露所述开口中的所述衬底的表面；以及
用导电部件填充所述开口，
其中，实施所述第一蚀刻工艺形成所述开口的朝向所述开口的中心向内成锥形的第一侧壁，并且实施所述第二蚀刻工艺形成从所述第一侧壁远离所述开口的中心向外成锥形的第二侧壁，并且其中，所述第一侧壁和所述第二侧壁在所述缓冲层的顶面下方相交，
其中，所述导电部件具有设置在所述介电层和所述缓冲层之间的边界之上的上部和设置在所述边界之下的下部，其中，在靠近所述衬底的方向上，所述下部的相对侧壁之间的宽度从所述边界开始呈现先减小后增大的趋势，其中，所述导电部件的底部的宽度小于所述导电部件的顶部的宽度并且大于所述下部的最小横截面积处的横截面的宽度，并且所述导电部件的顶部的宽度、所述下部的最小横截面积处的横截面的宽度与所述导电部件的底部的宽度之间的比率为2.5:1:1.5，
其中，所述缓冲层包括三个子层，所述第二蚀刻工艺包括针对所述缓冲层的一个或两个最顶子层的各向异性蚀刻以及扩大所述开口的底部底脚轮廓的各向同性蚀刻或横向蚀刻，所述第二蚀刻工艺包括具有不同蚀刻化学物的多个湿蚀刻步骤，每个湿蚀刻步骤针对所述缓冲层中的特定子层，
其中，在截面图中，所述导电部件的下部的由所述缓冲层围绕并且靠近所述边界的一部分的相对侧壁之间的宽度均小于所述导电部件的由所述介电层围绕的上部的相对侧壁之间的宽度。
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