JP2006269537A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置 Download PDFInfo
- Publication number
- JP2006269537A JP2006269537A JP2005082325A JP2005082325A JP2006269537A JP 2006269537 A JP2006269537 A JP 2006269537A JP 2005082325 A JP2005082325 A JP 2005082325A JP 2005082325 A JP2005082325 A JP 2005082325A JP 2006269537 A JP2006269537 A JP 2006269537A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- wiring
- opening
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】 基体上にSi犠牲膜420を堆積し、このSi犠牲膜に下層配線用の溝を形成した後、この配線溝に導電性材料を埋め込み下層配線260とする。この下層配線と前記Si犠牲膜上に多孔質low−k膜280とSi犠牲膜424を順次堆積した後、これらの膜を貫通する開口部と、Si犠牲膜424には上層配線用の溝とを形成し、前記開口部と配線溝に導電性材料を堆積させ上層配線262とする。この後Si犠牲膜420、424をエッチングで除去し、エアーギャップ311,313を形成する。
【選択図】図10
Description
基体上に第1の薄膜を形成する第1の薄膜形成工程と、
前記第1の薄膜に第1の開口部を形成する第1の開口部形成工程と、
前記第1の開口部に導電性材料を堆積させる第1の導電性材料堆積工程と、
前記導電性材料が前記第1の開口部に堆積した前記第1の薄膜上に多孔質材料からなる第2の薄膜を形成する第2の薄膜形成工程と、
前記第2の薄膜に前記第2の薄膜を貫通する第2の開口部を形成する第2の開口部形成工程と、
前記第2の開口部に導電性材料を堆積させる第2の導電性材料堆積工程と、
前記第2の導電性材料堆積工程の後に前記第2の薄膜における孔を介して前記第1の薄膜を除去する薄膜除去工程と、
を備えたことを特徴とする。
基体上に複数の配線が犠牲膜内に埋め込まれてなる第1の配線層を形成し、
前記第1の配線層上に前記配線に接続するヴィアプラグを有する第2の配線層を形成し、
前記第2の配線層を形成した後に前記第1の配線層の配線間の前記犠牲膜を除去して空洞を形成することを特徴とする。
隣接する配線間に空洞が形成された複数の配線と、
前記複数の配線の各配線の側面に配置され、少なくとも1部分で前記空洞側に突き出たつば部を有する補強膜と、
を備えたことを特徴とする。
下層配線層にエアーギャップを形成することで寄生容量の低減を行うデュアルダマシン構造の場合、特に、上層の寄生容量を低減するために、上層においてlow−k膜材料を用いて下層配線上の絶縁膜を形成し、この絶縁膜にヴィアホール加工を行うことが望まれるが、かかるlow−k膜材料への微細で高精度な加工は困難である。従来技術では、エアーギャップ化についても単層配線ごとにエアーギャップ化を行うため、上述したような下層配線との合わせズレ(Miss alignment)を許容できないなどの問題があり、有効的にAir Gap構造を利用できなかった。以下、実施の形態1では、下層配線パターンの形成にシリコーン(Si)を用いてパターン形成を行い、パターン形成後に、酸化処理(Si→SiO2化)を行うことで側壁を改質(酸化)する。そして、下層配線上の絶縁膜には、ポーラス(空孔)材料を適用することによってデュアルダマシン構造形成(金属配線)後に、その空孔を通して、下層Si層を除去する半導体装置の製造方法について説明する。従来の問題点となっていた合わせズレ部分については、接続孔(ヴィアホール)加工時点ではSiおよびSiの改質層が存在するため、突き抜けることはない。そして、配線構造を形成後にAir Gapを形成するため、デュアルダマシン構造でもAir Gap構造が適用可能となる。
図1において、本実施の形態では、SiO2膜を形成するSiO2膜形成工程(S102)と、下層配線層形成工程として、下層配線用の開口部の設けられるシリコーン(Si)犠牲膜の薄膜を形成するSi犠牲膜形成工程(S104)、カーボン(C)膜を形成するC膜形成工程(S106)、SOG(Spin on Glass)膜を形成するSOG膜形成工程(S108)、開口部を形成する開口部形成工程(S110)、改質膜を形成する熱処理工程(S112)、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル(BM)膜形成工程(S114)、シード膜形成工程(S116)、めっき工程及びアニール工程(S118)と、平坦化工程(S120)、コバルトタングステン(CoW)膜を形成するCoW膜形成工程(S122)と、ヴィアプラグ・上層配線層形成工程として、ヴィアプラグを絶縁する絶縁膜となる多孔質の絶縁性材料からなるp−lowk膜の薄膜を形成するp−lowk膜形成工程(S124)、上層配線用の開口部の設けられるSi犠牲膜の薄膜を形成するSi犠牲膜形成工程(S126)、カーボン(C)膜を形成するC膜形成工程(S128)、SOG膜を形成するSOG膜形成工程(S130)、開口部を形成する開口部形成工程(S132)、改質膜を形成する熱処理工程(S134)、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程(S136)、シード膜形成工程(S138)、めっき工程及びアニール工程(S140)と、平坦化工程(S142)、コバルトタングステン(CoW)膜を形成するCoW膜形成工程(S144)と、さらに上層の絶縁膜となる多孔質の絶縁性材料からなるp−lowk膜を形成するp−lowk膜形成工程(S146)と、Si犠牲膜を除去する薄膜除去工程或いは空洞形成工程としてのエッチング工程(S148)と、充填工程(S150)という一連の工程を実施する。
図2では、図1のSiO2膜形成工程(S102)からSOG膜形成工程(S108)までを示している。それ以降の工程は後述する。
図3では、図1の開口部形成工程(S110)を示している。それ以降の工程は後述する。
図4では、図1の熱処理工程(S112)からめっき工程及びアニール工程(S118)までを示している。それ以降の工程は後述する。
Si膜420表面およびSi膜420に形成された開口部の内壁面を改質してSiO2膜422の薄膜部を形成することにより、後述するように、改質膜であるSiO2膜422が配線の側面に位置することになる。配線の側面に改質膜が形成されることにより、配線の補強膜として、電気的特性(EM:エレクトロマイグレーション耐性/SM:ストレスマイグレーション耐性)と機械的強度を向上させることができる。ここで、SiO2膜422の膜厚は、配線の間隔の10%以下が望ましい。例えば、配線のピッチを100nm(配線の間隔を50nm)とすると、その内の10%以下、すなわち5nm以下が望ましい。機械的強度、電気的信頼性の観点からは厚い酸化膜のほうが望ましい。しかし、比誘電率kが1付近のAir Gapの適用による低誘電率化のためには、比誘電率kが4付近の酸化膜が存在することは、デバイス特性上不利となる。そこで、配線の間隔の10%以下とすることで、デバイス特性の劣化を許容することができる。
図5では、図1の平坦化工程(S120)からC膜形成工程(S128)までを示している。それ以降の工程は後述する。
図6では、図1のSOG膜形成工程(S130)から開口部形成工程(S132)の途中までを示している。それ以降の工程は後述する。
図7では、図1の開口部形成工程(S132)の途中までを示している。それ以降の工程は後述する。
図8では、図1の開口部形成工程(S132)から熱処理工程(S134)までを示している。それ以降の工程は後述する。
Si膜424表面及び開口部154の壁面を改質してSiO2膜426を形成することにより、後述するように、改質膜であるSiO2膜426が配線の側面に位置することになる。配線の側面に改質膜が形成されることにより、配線の補強膜として、電気的特性(EM:エレクトロマイグレーション耐性/SM:ストレスマイグレーション耐性)と機械的強度を向上させることができる。ここでは、SiO2膜422と同様、SiO2膜426の膜厚は、配線の間隔の10%以下が望ましい。例えば、配線のピッチを100nm(配線の間隔を50nm)とすると、その内の10%以下、すなわち5nm以下が望ましい。
図9では、図1のバリアメタル膜形成工程(S136)から平坦化工程(S142)までを示している。それ以降の工程は後述する。
図10では、図1のCoW膜形成工程(S144)からエッチング工程(S148)までを示している。
チャンバ300の内部にて、温度が60℃に制御された基板ホルダ310の上に基体100となる半導体基板を設置する。そして、バルブV2が閉じた状態で、バルブV1を開けて真空ポンプ330によりチャンバ300内が1.33×10−5Pa(1×10−7Torr)の圧力になるように真空引きする。一方、バルブV2が閉じた状態で、バルブV3を開けて容器に入った常温の固体のXeF2を昇華させたガスをバッファチャンバ302の容積分充満させる。そして、バルブV1とバルブV3とが閉じた状態で、バルブV2を開けてバッファチャンバ302内からXeF2ガスを差圧によりチャンバ300内に導入させる。そして、XeF2ガスをエッチングガスとしてSi膜420とSi膜424との除去を行なう。
真空ポンプ330によりチャンバ300内が1.33×10−5Pa(1×10−7Torr)の圧力になるように真空引きする間、バルブV2が閉じた状態で、バルブV1を開ける。一方、容器に入った固体のXeF2を昇華させたガスをバッファチャンバ302の容積分充満させる間、バルブV2が閉じた状態で、バルブV3を開ける。そして、バルブV1とバルブV3とを閉じて、バルブV2を開け、バッファチャンバ302内からXeF2ガスを差圧によりチャンバ300内に導入させる。チャンバ300内の圧力とバッファチャンバ302内の圧力とが同等になった状態で1サイクルを終了する。かかるサイクルを基板の大きさ、言い換えれば、エッチングされるSi膜420とSi膜424との体積に応じて複数回繰り返す。例えば、1Lのバッファチャンバ302と20Lのチャンバ300を用いて、直径300ミリのシリコーンウェハ上の2層を空洞にする場合、上述したフローを16サイクル行なう。
図13(a)では、エッチングガスとしてのXeF2が、多孔質材料のp−lowk膜の表面に吸着した様子を示している。XeF2が表面に吸着するとXe分子とF2分子とに分かれる。そして、図13(b)に示すように、F2分子中のFが、エッチングガスとして多孔質材料のp−lowk膜のポア(ポーラス)を透過して下部にある薄膜のSi犠牲膜に向かう。そして、図13(c)に示すように、エッチングガスは、Si犠牲膜表面に到達し、表面から周囲に広がってSi犠牲膜をエッチングする。エッチングされてガス化した分子(SiFx:例えば、SiF4)が、またp−lowk膜のポア(ポーラス)を透過して外部に除去される。ガス化した分子(SiFx)が外部に除去されることにより、その空間にエアーギャップを形成することができる。そして、改質膜であるSiO2膜を残して、図13(d)に示すように、Si犠牲膜全体をエッチングすることによりその空間にエアーギャップを形成することができる。
エッチングガスによりSi犠牲膜全体をエッチングした際に生じたガス化した分子は、p−lowk膜のポア(ポーラス)を透過して外部に除去されることから、ガス化した分子サイズより大きいポア径のp−lowk膜を成膜する。例えば、XeF2とSiが反応することによりSiF4が形成されることを想定すると、図14(a)に示すように、Si−Fの分子サイズが1.56Åとなり、SiF4の分子サイズは、収縮によりSi−Fの分子サイズの2倍の3.12Åよりは小さくなる。よって、図14(b)に示すように、p−lowk膜のポア径としては、3.12Å以上のポア径であればよい。また、p−lowk膜のポア(ポーラス)を行き来するため、外部に開口したオープンポアのp−lowk膜を形成することになる。したがって、p−lowk膜のポア径として、4Å以上が望ましい。
p−lowk膜を形成する場合、ポア径を一律に形成することは難しい。そこで、目標となるポア径(ここでは、4Å)のポア数が最大となるような分布にポアを形成することが望ましい。もちろん、機械的強度が許せば、目標サイズをもっと高めに設定しても構わない。ポア径は、例えば、ポア(空孔)を生成するための材料を添加することで制御するか、或いは分子量(分子の大きさ)により制御すればよい。
具体的には、ポア生成用の材料を添加する手法では、例えば、m−DEOS(methyl−di−ethoxy−silane)とATRP(alpha−terpinene)と酸素との混合ガスを用いて、CVD法によりp−lowk膜を成膜する。m−DEOSと酸素によりシリコーン骨格を形成することができる。また、ATRPによってポロジェン(porogen)を生成する。この段階ではまだポアが生成していないが、その後処理として、EB(電子ビーム)或いはUV(紫外線)キュアによってp−lowk膜内部のATRPが消失することでポアを生成させることができる。よって、ポロジェンの種類によりポア径を制御すればよい。また、プロセスガスの混合比率、EB/UV処理により空孔率を制御することができる。
或いは、分子量により制御する手法では、分子量(分子の半径)が異なる2種類以上の材料を混合し、塗布法により塗布した後、焼成することによりp−lowk膜を成膜する。よって、塗布材料を選択することによりポア径を制御すればよい。
真空ポンプ530により13.3Pa(100mTorr)〜26.6Pa(200mTorr)のチャンバ内圧力になるように真空引きされたチャンバ500の内部にて、基板ホルダ510の上に基体100となる半導体基板を設置する。そして、基体100からは見かけ上見えない位置にある放電管502で生成されたプラズマによりエッチングガスである例えばCF4を乖離させ、方向性を持たない活性種のフッ素ラジカル(F*)を生成する。かかるF*を用いてSi犠牲膜をエッチングする。上述したような基体100からは見かけ上見えない位置にある放電管502で乖離されたエッチングガスを用いたエッチング処理であるダウンフロー処理を適用することにより、F*を用いてSi犠牲膜をエッチングすることができ、方向性を持ったイオンによるp−lowk膜への衝突を抑制することができる。特に、13.3Pa(100mTorr)〜26.6Pa(200mTorr)のチャンバ内圧力になるようにすることにより、存在するイオンを中和できる程度の平均自由行程とすることができる。イオンによるp−lowk膜への衝突を抑制することができるので、運動エネルギーをもったイオンによるp−lowk膜のエッチングを抑制することができる。
本実施の形態に好適なエッチングガスのうち、放電による乖離を必要とするエッチングガスとして、CF4、SF6、Cl2、HClなどを挙げたが、図17に示すように、CF4とSF6は、F*を、Cl2とHClは、塩素ラジカル(Cl*)を用いてSi犠牲膜をエッチングする。
図18(a)において、従来技術として、下層配線に空洞を形成した後に、さらに多層配線を形成する手法では、上層用の絶縁膜にヴィアホールを形成する際合わせズレが生じると、既に下層配線層に形成されたエアーギャップまでヴィアホールが突き抜け、貫通してしまう。それに対し、図18(b)に示すように、本実施の形態による手法では、上層用の絶縁膜にヴィアホールを形成する際、下層配線層にSi犠牲膜が存在するため、ヴィアホールが突き抜けることを防止することができる。そして、上層配線を形成した後に、空洞を形成するため、多層配線層のエアーギャップ構造を形成することができる。
実施の形態1では、配線の補強膜として、Si犠牲膜の改質層であるSiO2膜422、SiO2膜423、そしてSiO2膜426を用いたが、さらに、SiCを用いても好適である。
図19は、実施の形態2における半導体装置の製造工程の一部を表す工程断面図である。
図19(a)において、SiC膜形成工程として、図4(a)において説明したSi犠牲膜の改質層であるSiO2膜422表面上、及び開口部内壁に、CVD法によりSiC膜470を形成する。ここでは、CVD法によって成膜しているが、その他の方法を用いても構わない。上述したように、補強膜の膜厚は、配線の間隔の10%以下が望ましい。よって、SiO2膜422とSiC膜470との合計膜厚が、配線の間隔の10%以下が望ましい。例えば、配線のピッチを100nm(配線の間隔を50nm)とすると、その内の10%以下、すなわち合計膜厚は5nm以下が望ましい。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素(fluorocarbon)、パリレン(parylene)、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。
150,152,154 開口部
210,422,423,426 SiO2膜
280,282 p−lowk膜
240,242 バリアメタル膜
250,252 シード膜
260,262 Cu膜
311,313 エアーギャップ
420,424 Si膜
Claims (5)
- 基体上に第1の薄膜を形成する第1の薄膜形成工程と、
前記第1の薄膜に第1の開口部を形成する第1の開口部形成工程と、
前記第1の開口部に導電性材料を堆積させる第1の導電性材料堆積工程と、
前記導電性材料が前記第1の開口部に堆積した前記第1の薄膜上に多孔質材料からなる第2の薄膜を形成する第2の薄膜形成工程と、
前記第2の薄膜に前記第2の薄膜を貫通する第2の開口部を形成する第2の開口部形成工程と、
前記第2の開口部に導電性材料を堆積させる第2の導電性材料堆積工程と、
前記第2の導電性材料堆積工程の後に前記第2の薄膜における孔を介して前記第1の薄膜を除去する薄膜除去工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第2の開口部を、前記第1の開口部に堆積した前記導電性材料に接続するように形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1の薄膜の材料としてシリコーンを用い、前記シリコーンをドライエッチングすることによって前記第1の薄膜を除去することを特徴とする請求項1記載の半導体装置の製造方法。
- 基体上に複数の配線が犠牲膜内に埋め込まれてなる第1の配線層を形成し、
前記第1の配線層上に前記配線に接続するヴィアプラグを有する第2の配線層を形成し、
前記第2の配線層を形成した後に前記第1の配線層の配線間の前記犠牲膜を除去して空洞を形成することを特徴とする半導体装置の製造方法。 - 隣接する配線間に空洞が形成された複数の配線と、
前記複数の配線の各配線の側面に配置され、少なくとも1部分で前記空洞側に突き出たつば部を有する補強膜と、
を備えたことを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005082325A JP4679193B2 (ja) | 2005-03-22 | 2005-03-22 | 半導体装置の製造方法及び半導体装置 |
US11/346,310 US7439185B2 (en) | 2005-03-22 | 2006-02-03 | Method for fabricating semiconductor device and semiconductor device |
TW095107027A TWI316731B (en) | 2005-03-22 | 2006-03-02 | Method for fabricating semiconductor device and semiconductor device |
US12/232,453 US7884474B2 (en) | 2005-03-22 | 2008-09-17 | Method for fabricating semiconductor device and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005082325A JP4679193B2 (ja) | 2005-03-22 | 2005-03-22 | 半導体装置の製造方法及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006269537A true JP2006269537A (ja) | 2006-10-05 |
JP4679193B2 JP4679193B2 (ja) | 2011-04-27 |
Family
ID=37035769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005082325A Expired - Fee Related JP4679193B2 (ja) | 2005-03-22 | 2005-03-22 | 半導体装置の製造方法及び半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US7439185B2 (ja) |
JP (1) | JP4679193B2 (ja) |
TW (1) | TWI316731B (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311777A (ja) * | 2006-04-18 | 2007-11-29 | Air Products & Chemicals Inc | 制御された気孔を形成するための材料及び方法 |
DE112006003560T5 (de) | 2005-12-26 | 2008-10-30 | Thk Co., Ltd. | Bewegungsführungsvorrichtung und Zusatzteil für Bewegungsführungsvorrichtung |
JP2012038961A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
JP2012144588A (ja) * | 2011-01-07 | 2012-08-02 | Univ Of Tokyo | 多孔質膜、多孔質構造体、それらの製造方法及びセンサ |
US8513809B2 (en) | 2010-05-12 | 2013-08-20 | Elpida Memory, Inc. | Semiconductor device |
KR20150116517A (ko) * | 2014-04-07 | 2015-10-16 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10416192B2 (en) | 2003-02-04 | 2019-09-17 | Microfabrica Inc. | Cantilever microprobes for contacting electronic components |
US9244101B2 (en) * | 2003-02-04 | 2016-01-26 | University Of Southern California | Electrochemical fabrication process for forming multilayer multimaterial microprobe structures |
US9671429B2 (en) | 2003-05-07 | 2017-06-06 | University Of Southern California | Multi-layer, multi-material micro-scale and millimeter-scale devices with enhanced electrical and/or mechanical properties |
US10641792B2 (en) | 2003-12-31 | 2020-05-05 | University Of Southern California | Multi-layer, multi-material micro-scale and millimeter-scale devices with enhanced electrical and/or mechanical properties |
JP2007035996A (ja) * | 2005-07-28 | 2007-02-08 | Toshiba Corp | 半導体装置およびその製造方法 |
JP4788415B2 (ja) * | 2006-03-15 | 2011-10-05 | ソニー株式会社 | 半導体装置の製造方法 |
US20080079159A1 (en) * | 2006-10-02 | 2008-04-03 | Texas Instruments Incorporated | Focused stress relief using reinforcing elements |
US20100001409A1 (en) * | 2006-11-09 | 2010-01-07 | Nxp, B.V. | Semiconductor device and method of manufacturing thereof |
US7776729B2 (en) * | 2006-11-30 | 2010-08-17 | Intel Corporation | Transistor, method of manufacturing same, etchant for use during manufacture of same, and system containing same |
US7767578B2 (en) * | 2007-01-11 | 2010-08-03 | United Microelectronics Corp. | Damascene interconnection structure and dual damascene process thereof |
FR2913816B1 (fr) * | 2007-03-16 | 2009-06-05 | Commissariat Energie Atomique | Procede de fabrication d'une structure d'interconnexions a cavites pour circuit integre |
US20080284039A1 (en) * | 2007-05-18 | 2008-11-20 | International Business Machines Corporation | Interconnect structures with ternary patterned features generated from two lithographic processes |
JP5089244B2 (ja) * | 2007-05-22 | 2012-12-05 | ローム株式会社 | 半導体装置 |
KR101356695B1 (ko) * | 2007-08-06 | 2014-01-29 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
US7456030B1 (en) * | 2007-10-11 | 2008-11-25 | National Semiconductor Corporation | Electroforming technique for the formation of high frequency performance ferromagnetic films |
US20090121356A1 (en) * | 2007-11-12 | 2009-05-14 | Rohm Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
US7846841B2 (en) * | 2008-09-30 | 2010-12-07 | Tokyo Electron Limited | Method for forming cobalt nitride cap layers |
US7718527B2 (en) * | 2008-10-01 | 2010-05-18 | Tokyo Electron Limited | Method for forming cobalt tungsten cap layers |
JP5574679B2 (ja) * | 2009-11-17 | 2014-08-20 | 株式会社東芝 | 半導体装置の製造方法 |
US8456009B2 (en) * | 2010-02-18 | 2013-06-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having an air-gap region and a method of manufacturing the same |
JP2012009490A (ja) * | 2010-06-22 | 2012-01-12 | Toshiba Corp | 半導体装置およびその製造方法 |
JP5708071B2 (ja) * | 2011-03-11 | 2015-04-30 | 富士通株式会社 | レジストパターン改善化材料、レジストパターンの形成方法、及び半導体装置の製造方法 |
US9034664B2 (en) * | 2012-05-16 | 2015-05-19 | International Business Machines Corporation | Method to resolve hollow metal defects in interconnects |
US9111939B2 (en) * | 2012-07-27 | 2015-08-18 | Intel Corporation | Metallization of fluorocarbon-based dielectric for interconnects |
CN104465506B (zh) * | 2014-12-24 | 2018-01-26 | 上海集成电路研发中心有限公司 | 铜互连中空气隙的形成方法 |
US10276428B2 (en) * | 2017-08-28 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor package and method of fabricating semiconductor package |
US11262383B1 (en) | 2018-09-26 | 2022-03-01 | Microfabrica Inc. | Probes having improved mechanical and/or electrical properties for making contact between electronic circuit elements and methods for making |
US10699945B2 (en) * | 2018-10-04 | 2020-06-30 | International Business Machines Corporation | Back end of line integration for interconnects |
CN111383989B (zh) * | 2018-12-27 | 2023-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
JP6622940B1 (ja) * | 2019-07-02 | 2019-12-18 | 株式会社日立パワーソリューションズ | 両面実装基板、両面実装基板の製造方法、および半導体レーザ |
US11710657B2 (en) | 2020-09-29 | 2023-07-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Middle-of-line interconnect structure having air gap and method of fabrication thereof |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10294316A (ja) * | 1997-04-18 | 1998-11-04 | Nec Corp | 半導体装置及びその製造方法 |
JPH10335592A (ja) * | 1997-06-05 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
JP2003060032A (ja) * | 2001-08-17 | 2003-02-28 | Matsushita Electric Ind Co Ltd | 半導体装置および製造方法 |
JP2003163264A (ja) * | 2001-09-28 | 2003-06-06 | Sharp Corp | エアギャップの銅のインタコネクト |
JP2004153280A (ja) * | 2002-10-31 | 2004-05-27 | Asm Japan Kk | エアギャップを有する多孔構造を有する半導体素子及びその製造方法 |
JP2004266244A (ja) * | 2002-09-13 | 2004-09-24 | Rohm & Haas Electronic Materials Llc | エアギャップ形成 |
WO2004105122A1 (en) * | 2003-05-26 | 2004-12-02 | Koninklijke Philips Electronics N.V. | Method of manufacturing a substrate, having a porous dielectric layer and air gaps, and a substrate |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3887035B2 (ja) | 1995-12-28 | 2007-02-28 | 株式会社東芝 | 半導体装置の製造方法 |
US5880018A (en) | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
US6204165B1 (en) | 1999-06-24 | 2001-03-20 | International Business Machines Corporation | Practical air dielectric interconnections by post-processing standard CMOS wafers |
TW439182B (en) | 1999-08-30 | 2001-06-07 | United Microelectronics Corp | Manufacturing method of dielectric layer with a low dielectric constant |
US6214719B1 (en) | 1999-09-30 | 2001-04-10 | Novellus Systems, Inc. | Method of implementing air-gap technology for low capacitance ILD in the damascene scheme |
TW439147B (en) | 1999-12-20 | 2001-06-07 | United Microelectronics Corp | Manufacturing method to form air gap using hardmask to improve isolation effect |
TW432544B (en) | 1999-12-24 | 2001-05-01 | United Microelectronics Corp | Method for decreasing the parasitic capacitance |
US6815329B2 (en) * | 2000-02-08 | 2004-11-09 | International Business Machines Corporation | Multilayer interconnect structure containing air gaps and method for making |
US6329279B1 (en) | 2000-03-20 | 2001-12-11 | United Microelectronics Corp. | Method of fabricating metal interconnect structure having outer air spacer |
US6524948B2 (en) | 2000-10-13 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
JP3654830B2 (ja) | 2000-11-17 | 2005-06-02 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US20020098673A1 (en) * | 2001-01-19 | 2002-07-25 | Ming-Shi Yeh | Method for fabricating metal interconnects |
US6498112B1 (en) * | 2001-07-13 | 2002-12-24 | Advanced Micro Devices, Inc. | Graded oxide caps on low dielectric constant (low K) chemical vapor deposition (CVD) films |
US6790770B2 (en) * | 2001-11-08 | 2004-09-14 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for preventing photoresist poisoning |
US6764810B2 (en) * | 2002-04-25 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for dual-damascene formation using a via plug |
US6780753B2 (en) | 2002-05-31 | 2004-08-24 | Applied Materials Inc. | Airgap for semiconductor devices |
US6756321B2 (en) * | 2002-10-05 | 2004-06-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant |
US6861332B2 (en) | 2002-11-21 | 2005-03-01 | Intel Corporation | Air gap interconnect method |
US6930034B2 (en) | 2002-12-27 | 2005-08-16 | International Business Machines Corporation | Robust ultra-low k interconnect structures using bridge-then-metallization fabrication sequence |
US7396757B2 (en) * | 2006-07-11 | 2008-07-08 | International Business Machines Corporation | Interconnect structure with dielectric air gaps |
US20100001409A1 (en) * | 2006-11-09 | 2010-01-07 | Nxp, B.V. | Semiconductor device and method of manufacturing thereof |
JP2009194286A (ja) * | 2008-02-18 | 2009-08-27 | Panasonic Corp | 半導体装置及びその製造方法 |
-
2005
- 2005-03-22 JP JP2005082325A patent/JP4679193B2/ja not_active Expired - Fee Related
-
2006
- 2006-02-03 US US11/346,310 patent/US7439185B2/en not_active Expired - Fee Related
- 2006-03-02 TW TW095107027A patent/TWI316731B/zh not_active IP Right Cessation
-
2008
- 2008-09-17 US US12/232,453 patent/US7884474B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10294316A (ja) * | 1997-04-18 | 1998-11-04 | Nec Corp | 半導体装置及びその製造方法 |
JPH10335592A (ja) * | 1997-06-05 | 1998-12-18 | Sony Corp | 半導体装置の製造方法 |
JP2003060032A (ja) * | 2001-08-17 | 2003-02-28 | Matsushita Electric Ind Co Ltd | 半導体装置および製造方法 |
JP2003163264A (ja) * | 2001-09-28 | 2003-06-06 | Sharp Corp | エアギャップの銅のインタコネクト |
JP2004266244A (ja) * | 2002-09-13 | 2004-09-24 | Rohm & Haas Electronic Materials Llc | エアギャップ形成 |
JP2004153280A (ja) * | 2002-10-31 | 2004-05-27 | Asm Japan Kk | エアギャップを有する多孔構造を有する半導体素子及びその製造方法 |
WO2004105122A1 (en) * | 2003-05-26 | 2004-12-02 | Koninklijke Philips Electronics N.V. | Method of manufacturing a substrate, having a porous dielectric layer and air gaps, and a substrate |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112006003560T5 (de) | 2005-12-26 | 2008-10-30 | Thk Co., Ltd. | Bewegungsführungsvorrichtung und Zusatzteil für Bewegungsführungsvorrichtung |
JP2007311777A (ja) * | 2006-04-18 | 2007-11-29 | Air Products & Chemicals Inc | 制御された気孔を形成するための材料及び方法 |
US8513809B2 (en) | 2010-05-12 | 2013-08-20 | Elpida Memory, Inc. | Semiconductor device |
JP2012038961A (ja) * | 2010-08-09 | 2012-02-23 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
JP2012144588A (ja) * | 2011-01-07 | 2012-08-02 | Univ Of Tokyo | 多孔質膜、多孔質構造体、それらの製造方法及びセンサ |
KR20150116517A (ko) * | 2014-04-07 | 2015-10-16 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
KR102190654B1 (ko) * | 2014-04-07 | 2020-12-15 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
TW200710926A (en) | 2007-03-16 |
US20090065946A1 (en) | 2009-03-12 |
US7439185B2 (en) | 2008-10-21 |
TWI316731B (en) | 2009-11-01 |
JP4679193B2 (ja) | 2011-04-27 |
US20060216920A1 (en) | 2006-09-28 |
US7884474B2 (en) | 2011-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4679193B2 (ja) | 半導体装置の製造方法及び半導体装置 | |
US9754882B2 (en) | Interconnect structure having air gap and method of forming the same | |
TWI326903B (en) | Method of manufacturing semiconductor device | |
US7304386B2 (en) | Semiconductor device having a multilayer wiring structure | |
US20190287914A1 (en) | Semiconductor structure | |
JP2006041519A (ja) | デュアルダマシン配線の製造方法 | |
JP2009194072A (ja) | 半導体装置の製造方法 | |
JP2008147562A (ja) | 半導体装置の製造方法及び半導体装置 | |
WO2007091574A1 (ja) | 多層配線構造および多層配線の製造方法 | |
JP2008288234A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2008153480A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2007294625A (ja) | 半導体装置の製造方法 | |
JP2007165428A (ja) | 半導体装置の製造方法 | |
WO2004010495A1 (ja) | 半導体装置の製造方法 | |
JP5823359B2 (ja) | 半導体装置の製造方法 | |
KR101077711B1 (ko) | 반도체 디바이스 제조 방법 | |
US8053359B2 (en) | Semiconductor device having a second level of metallization formed over a first level with minimal damage to the first level and method | |
US20170148675A1 (en) | Structure and process for w contacts | |
US20220102143A1 (en) | Metal Hard Masks for Reducing Line Bending | |
JP2008263097A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2005340460A (ja) | 半導体装置の形成方法 | |
JP2010165760A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2005340601A (ja) | 半導体装置の製造方法及び半導体装置 | |
US20230178379A1 (en) | Film deposition for patterning process | |
JP2009117673A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091020 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100809 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110111 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110201 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |