KR101077711B1 - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

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Abstract

기판 위에 유전막을 형성하는 단계와, 상기 유전막 위에 금속 함유막을 형성하는 단계와, 상기 금속 함유막 위에, 실리콘 및 탄소를 포함하는 실리콘 탄소 함유막과, 질소 및 탄소를 포함하는 질소 탄소 함유막 중 적어도 하나의 탄소 함유막을 형성하는 단계와, 상기 탄소 함유막을 선택적으로 에칭하는 단계와, 상기 금속 함유막을 선택적으로 에칭하여 에칭에 의해서 형성되는 상기 탄소 함유막의 개구부를 전사(transfer)하는 단계와, 상기 개구부 이외의 상기 탄소 함유막의 표면이 노출된 상태에서, 상기 탄소 함유막과 상기 금속 함유막을 마스크로서 이용하여 상기 유전막을 에칭하는 단계를 포함하는 반도체 디바이스 제조 방법.
반도체 디바이스, 탄소 함유막, 금속 함유막, 에칭, 개구부

Description

반도체 디바이스 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR DEVICE}
관련 출원에의 상호 참조
본 출원은 일본에서 2007년 12월 28일 출원됐으며, 전체 내용이 본 명세서에서 참조로 인용되는 앞선 일본특허출원 제2007-339321호에 기초하며, 그 우선권의 이익을 주장한다.
본 발명은 반도체 디바이스의 제조 방법에 관한 것으로, 예컨대 다마신(damascene) 배선을 형성하는 제조 방법에 관한 것이다.
최근에, 반도체 집적 회로(LSI)의 보다 높은 집적도와, 보다 높은 성능으로 인하여, 새로운 미세처리 기술이 개발되어 오고 있다. 특히, 보다 빠른 LSI 속도를 획득하기 위하여, 최근에 알루미늄(Al) 합금의 통상적인 배선 재료를 더 낮은 저항을 가지는 구리(Cu) 또는 Cu 합금(이후에는, 함께 Cu라고 부름)으로 대체하는 경향이 증가하고 있다. Al 합금 배선을 형성하는 데에 빈번히 이용되는 건식 에칭법을 미세처리를 위하여 Cu에 적용하기 어렵기 때문에, Cu에 대해서는 홈(groove) 처리가 제공된 유전막 상에 Cu막이 피착되고, 그 후에 CMP(chemical-mechanical polishing)에 의해서 Cu막이 홈 내부에 매립된(embedded) 부분을 제외하고는 Cu막이 제거되어 매립된 배선을 형성하는, 소위 다마신 프로세스가 주로 채용된다. 이러한 Cu막은 스퍼터링 프로세스에 의해서 얇은 시드층(seed layer)이 형성된 이후에 전기 도금법에 의해서 통상적으로 약 수백 nm의 두께로 적층막으로서 형성된다. 또한, 다층 Cu 배선이 형성되는 때에, 특히 이중 다마신 구조로 불리는 배선 형성법이 이용될 수 있다. 이러한 방법을 이용하여, 유전막이 하부층 배선 상에 피착되고, 상부층 배선을 위하여 사전결정된 비아 홀(via hole) 및 트렌치(trench)(배선 홈)가 형성되고, 그 후에, 배선 재료가 될 Cu가 비아 홀 및 트렌치 내에 동시에 매립되고, 또한, 상부층 내의 불필요한 Cu가 평탄화를 위하여 CMP에 의해서 제거되어 매립된 배선을 형성한다.
최근에는, 낮은 비유전율을 가지는 저유전율 재료막(low-k film)의 이용이 내부 레벨 유전체로서 검토된다. 즉, 비유전율 k가 약 4.2인 실리콘 산화막(SiO2) 대신에 비유전율 k가 3 이하인 저유전율 재료막(low-k film)을 이용함으로써 배선 사이의 기생 용량을 감소시키려는 시도가 이루어진다. Cu가 저유전율 막으로 확산하는 것을 방지하기 위하여, 예컨대 탄탈 질화물(TiN) 등의 장벽 금속막이 벽면상에, 그리고 홈의 바닥에 먼저 형성되고, 그 후에 Cu가 매립된다.
여기서, 레지스트 재료가 에칭하기에는 낮은 저항을 가지기 때문에, 레지스트 패턴을 이용하여 저유전율 막을 에칭하는 데에는 레지스트막을 더 두껍게 하는 것이 필요하다. 레지스트막을 더 두껍게 하면 해상력(resolving power)을 낮추게 되어, 치수 정확도가 더 낮게 된다. 또한, 저유전율 막을 에칭하는 데에 레지스트 패턴이 이용되는 경우에는, 건식 에칭, 애싱(ashing), 세정(cleansing) 등으로부터의 작업 손상에 기인하여 탄소(C)가 저유전율 막으로부터 새어나와서 낮은 유전율 막의 절연을 저하시키고, 공극(void)이 발생하는 문제점이 존재한다. 레벨간 유전체에서의 공극의 발생 또는 절연의 저하에 기인하여 비유전율 k가 상승하는 경우에는, 배선들 사이의 절연 특성이 저하되어, 충분한 전기적 특성이 얻어질 수 없다. 따라서, 작업 손상의 영향을 감소시키는 프로세스의 확립이 새로운 과제가 된다. 이러한 관점으로부터, 저유전율 막 상에 하드 마스크 재료를 형성하고, 레지스트 패턴을 이용하여 얇게 형성된 하드 마스크 재료를 에칭함으로써 하드 마스크에 의해서 저유전율 막을 에칭하는 기술이 검토된다. 따라서, 레지스트막이 더 얇게 될 수 있다. 결과적으로, 레지스트 패턴의 치수 정확도가 향상될 수 있다. 또한, 저유전율 막의 에칭 이후의 애싱이 불필요하게 되고, 그리하여 애싱 동안의 플라즈마에의 노출이 제거되어 절연에서의 저하를 제어하는 효과가 동반하여 기대될 수 있다. 그러나, 유전막 재료로부터 하드 마스크가 형성되는 경우에는, 하드 마스크의 치수가 변형되고, 저유전율 막에 대한 작은 선택비에 기인하여 에칭 동안에 점차적으로 깎이기 때문에 에칭된 저유전율 막의 치수 정확도를 더 낮추는 문제점이 발생한다. 따라서, 하드 마스크로서, 저유전율 막에 대한 큰 선택비를 가지는 금속 재료의 채용에 의한 치수 정확도의 유지가 검토된다(예컨대, "'O. Hinsinger et al.', IEDM Techinical Digest, p. 321, 2004", "'R. Fox et al.', IEDM Technical Digest, Session 4.2, 2005." 또는 "'V. Arnal et al.', 2006 IEEE International Interconnect Technology Conference, p. 213"를 참조하라).
그러나, 금속 재료를 하드 마스크로서 이용하여 저유전율 막이 에칭되는 때에, 작업 손상에 기인하여 저유전율 막의 유전체 파괴 강도가 저하되는 문제점이 발생한다. 따라서, 단순히 금속 재료를 하드 마스크로서 이용하는 것에 의해서는 충분한 전기적 특성이 획득될 수 없으며, 따라서, 추가적인 향상이 요구된다.
본 발명의 일 특징에 따르면, 기판 위에 유전막을 형성하는 단계와, 유전막 위에 금속 함유막을 형성하는 단계와, 실리콘 및 탄소를 함유하는 실리콘 탄소 함유막과 질소 및 탄소를 함유하는 질소 탄소 함유막 중 적어도 하나의 탄소 함유막을 금속 함유막 위에 형성하는 단계와, 탄소 함유막 위에 레지스트 패턴을 형성하는 단계와, 레지스트 패턴을 마스크로서 사용하여 탄소 함유막을 선택적으로 에칭하는 단계와, 레지스트 패턴을 마스크로서 사용하여 금속 함유막을 선택적으로 에칭하여 에칭에 의해서 형성된 탄소 함유막의 개구부를 전사(transfer)하는 단계와, 개구부 이외의 탄소 함유막의 표면이 노출되도록 탄소 함유막을 남겨둔 상태로 레지스트 패턴을 제거하는 단계와, 개구부 이외의 탄소 함유막의 표면이 노출되는 상태에서 탄소 함유막 및 금속 함유막을 마스크로서 사용하여 유전막을 에칭하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다.
본 발명의 다른 특징에 따르면, 반도체 디바이스의 제조 방법은 기판 위에 유전막을 형성하는 단계와, 유전막 위에 금속 함유막을 형성하는 단계와, 금속 함유막 위에 에칭에 대한 저항이 유전막의 저항보다 강한 탄소 함유막을 형성하는 단계와, 탄소 함유막을 선택적으로 에칭하는 단계와, 금속 함유막을 선택적으로 에칭하여 에칭에 의해서 형성된 탄소 함유막의 개구부를 전사하는 단계와, 개구부 이외의 탄소 함유막의 표면이 노출된 상태에서 탄소 함유막 및 금속 함유막을 마스크로서 사용하여 유전막을 에칭하는 단계를 포함한다.
아래에 기술되는 실시예에서, 금속 재료를 하드 마스크로서 이용하여 유전막이 에칭되는 때에 유전막의 작업 손상을 제어하는 반도체 디바이스 제조 방법이 기술될 것이다.
실시예 1
실시예 1에서, 레지스트 패턴을 이용하여 탄소 함유막까지 에칭이 수행되는 예가 기술될 것이다. 실시예 1은 도면을 이용하여 아래에 기술될 것이다.
도 1은 실시예 1에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 흐름도이다. 도 1에서, 실시예 1에 따른 반도체 디바이스의 제조 방법은 에칭 정지막 형성 프로세스(S102), 저유전율 막 형성 프로세스(S104), 캡(cap)막 형성 프로세스(S106), 금속 함유막 형성 프로세스(S108), 탄소(C) 함유막 형성 프로세스(S110), 반사 방지막 형성 프로세스(S112), 레지스트 피복 프로세스(S114), 레지스트 패턴 형성 프로세스(S116), C 함유막 에칭 프로세스(S118), 애싱 프로세스(S124), 금속 함유막 에칭 프로세스(S126), 유전막 에칭 프로세스(S128), C 함유막 에칭 프로세스(S130), 장벽 금속(barrier metal, BM)막 형성 프로세스(S132), 시드막 형성 프로세스(S134), 도금 및 어닐링 프로세스(S136), 구리(Cu) 폴리싱 프로세스(S138), 및 BM 및 금속 함유막 폴리싱 프로세스(S140)를 포함하는 일련의 프로세스를 수행한다.
도 2a 내지 도 2d는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 2a 내지 도 2d는 도 1의 에칭 정지막 형성 프로세스(S102) 내지 금속 함유막 형성 프로세스(S108)를 도시한다.
도 2a에서, 에칭 정지막 형성 프로세스(S102)로서, CVD(chemical vapor deposition)법에 의해서, 예컨대 25nm의 두께로 에칭 정지막(210)이 기판(200) 상에 형성된다. 예컨대, 실리콘 카본나이트라이드(SiCN), 실리콘 카바이드(SiC) 또는 실리콘나이트라이드(SiN)가 에칭 정지막으로서 적절한 재료이다. 또는, 예컨대 20nm 두께의 비공성(non-porous) SiCO막(고밀도 SiCO막)과, 예컨대 5nm 두께의 SiCN막의 적층막 또한 에칭 정지막으로서 적절하다. 이러한 형성 방법은 CVD법에 한정되지 않으며, 에칭 정지막을 형성하는 데에 다른 방법이 이용될 수도 있을 것이다. 예컨대, 직경 300mm의 실리콘 웨이퍼가 기판(200)으로서 이용된다. 여기서, 디바이스 부분의 도시가 생각되어 있다. 또한, 금속 배선 및 컨택트 플러그와 같은 다양한 반도체 소자(도시되지 않음), 또는 구조를 가지는 층들이 기판(200) 상에 형성될 수 있을 것이다. 또한, 다른 층들이 형성될 수 있을 것이다.
도 2b에서, 저유전율 막 형성 프로세스(S104)로서, 다공성(porous) 저유전율 재료를 이용하는 저유전율 막(220)이, 예컨대 100nm의 두께로 에칭 정지막(210) 상에 형성된다. 저유전율 막(220)을 형성함으로써, 비유전율 k가 3.5보다 작은 레벨간 유전체가 획득될 수 있다. 여기서, 예컨대, CVD법을 이용함으로써 다공성 SiOC막이 비유전율 k가 2.5보다 작은 저유전율 재료로부터 형성된다. 이러한 형성 방법은 CVD법에 한정되지 않으며, 예컨대, 용액을 스핀 피복(spin-coating)하고 열처리를 제공함으로써 박막이 형성되는 SOD(spin on dielectric coating)법이 적절하게 이용될 수도 있을 것이다. 예컨대, 다공성 MSQ(methyl silsesquioxane)가 SOD법에 의해서 형성되는 저유전율 막(220)의 재료로서 이용될 수 있다. MSQ에 추가하여, 예컨대, 다공성 실리카(silica)막과 같은 다공성막과, 폴리아릴렌 에테르(polyarylene ether), 폴리벤조 옥사졸(polybenzo oxazole) 및 폴리벤조 시클로부틴(polybenzo cyclobutene)과 같은 주성분으로서 유기 레진(organic resin)을 가지는 수소 실세스퀴옥산(hydrogen silsesquioxane), 폴리실록산(polysiloxane) 및 폴리메틸 실록산(polymethyl siloxane)과 같은 실록산 백본 구조(siloxane backbone structure)를 가지는 막을 포함하는 그룹으로부터 선택된 적어도 하나의 막을 이용함으로써 저유전율 막(220)이 형성될 수 있을 것이다. 이러한 저유전율 막(220)의 재료를 이용하여, 비유전율이 2.5보다 작은 저유전율이 획득될 수 있다. SOD 방법이 이용되는 때에, 예컨대, 스피너(spinner)에 의해서 막이 형성될 수 있으며, 형성된 웨이퍼는 질소 분위기에서, 고온 플레이트(hot plate) 상에서 베이킹(baking)되며, 그 후에, 최종적으로 웨이퍼가 고온 플레이트 상의 질소 분위기에서의 베이킹 온도보다 높은 온도에서 경화(cure)되어, 저유전율 막(220)을 형성한다. 저유전율 재료 및 형성 조건을 적절하게 조절함으로써, 사전결정된 특성값을 가지는 다공성 유전막이 획득될 수 있다.
도 2c에서, 캡막 형성 프로세스(S106)로서, CVD법을 이용함으로써 저유전율 막(220) 상에, 예컨대, 60nm의 두께의 캡막(222)이 형성된다. 실리콘 산화물(SiO2) 또는 비공성 SiOC가 캡막(222)의 재료로서 적절하다.
여기서, 주 컴포넌트가 될 100nm의 저유전율 막(220)과 60nm의 캡막(222)이 레벨간 유전체로서 형성되지만, 레벨간 유전체는 이것에 한정되지 않는다. 예컨대, 보다 미시적으로, 60nm의 MSQ의 저유전율 막(220) 및 20nm의 비공성 SiOC의 캡막(222) 또한 레벨간 유전체로서 적절하다.
도 2d에서, 금속 함유막 형성 프로세스(S108)로서, 금속 함유 재료를 이용하는 금속 함유막(230)이 캡막(222) 상에 형성된다. 탄탈 질화물(TaN)막의 박막이, PVD(physical vapor deposition)법 중 하나인 스퍼터링 프로세스를 이용하여 스퍼터링 장치 내에서, 예컨대 30nm 두께로 피착되어 금속 함유막(230)을 형성한다. 금속 함유막(230)의 피착법은 PVD법에 한정되지 않으며, ALD(atomic layer deposition)법 (또는 ALCVD(atomic layer chemical vapor deposition)법) 또는 CVD법이 이용될 수도 있다. PVD법이 이용되는 때보다 포함 인자(coverage factor)가 개선될 수 있다. TaN에 추가하여, Ta, Ti, Ru, W, Zr, Al, Nb와 같은 금속과, TiN 및 WN을 포함하는 이들 금속의 질화물과, 이들 금속을 포함하는 기타 재료, 및 이들 재료의 조합이 금속 함유막(230)의 재료로서 이용될 수 있다. 특히, 후술되는 장벽 금속막의 재료와 동일한 재료가 금속 함유막(230)의 재료로서 바람직하게 이용된다.
도 3a 내지 도 3c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 3a 내지 도 3c는 도 1의 C 함유막 형성 프로세 스(S110) 내지 레지스트 피복 프로세스(S114)를 도시한다.
도 3a에서, C 함유막 형성 프로세스(S110)로서, 실리콘(Si) 및 탄소(C)를 포함하는 실리콘 탄소 함유막과, 질소(N) 및 탄소(C)를 포함하는 질소 탄소 함유막의 C 함유 재료 중 적어도 하나를 이용하는 C 함유막(232)이 형성된다. 예컨대, CVD법을 이용하여 금속 함유막(230) 상에, 예컨대, 30nm의 두께의 실리콘 카바이드(SiC)막이 형성된다. SiC에 추가하여, 실리콘 및 탄소를 포함하는 막의 재료의 예로서, 고밀도 SiCO 또는 SiCN이 C 함유막(232)의 재료로서 적절하다. 탄소 질화물(CN)이 질소 및 탄소를 포함하는 막의 재료의 예로서 적절하다. 즉, 레지스트 재료와는 상이하며 에칭에 대한 저항이 캡막(222) 또는 저유전율 막(220)보다 강한 C 함유 재료가 금속 함유막(230)의 재료로서 이용될 수 있다. C에 부가하여, Si 또는 N이 C 함유막(232) 내에 포함되어, 에칭에 대한 저항이 캡막(222) 또는 저유전율 막(220)의 에칭에 대한 저항보다 더 강해질 수 있다.
도 3b에서, 반사 방지막 형성 프로세스(S112)로서, 반사 방지막(234)이 C 함유막(232) 상에 형성된다.
도 3c에서, 레지스트 피복 프로세스(S114)로서, 반사 방지막(234)이 레지스트 재료로 피복되어 레지스트막(236)을 형성한다. 본 실시예에서, 캡막(222) 및 저유전율 막(220)과 같은 레벨간 유전체가 C 함유막(232) 및 금속 함유막(230)을 하드 마스크(hard mask)로서 이용하여 에칭되기 때문에, 레벨간 유전체가 레지스트 패턴을 마스크로서 이용하여 에칭되는 경우와 비교하여 레지스트막(236)이 더 얇게 될 수 있다.
도 4a 내지 도 4c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 4a 내지 도 4c는 도 1의 레지스트 패턴 형성 프로세스(S116) 내지 애싱 프로세스(S124)를 도시한다.
도 4a에서, 레지스트 패턴 형성 프로세스(S116)로서, 반사 방지막(234) 상에 레지스트 패턴을 형성하고, 노출(exposure) 프로세스와 같은 리소그래피 프로세스를 거침으로써 개구부(160)가 선택적으로 형성된다. 레지스트 패턴을 마스크로서 이용하여 레벨간 유전체가 에칭되는 경우와 비교할 때에 레지스트막(236)이 더 얇게 될 수 있기 때문에, 개구부(160)의 치수 정확도가 동반하여 개선될 수 있다. 따라서, 패턴 형성의 해상도가 개선될 수 있다.
도 4b에서, C 함유막 에칭 프로세스(S118)로서, 레지스트 패턴을 마스크로서 이용하는 이방성 에칭법에 의해서 노출된 반사 방지막(234) 및 그 아래의 C 함유막(232)을 선택적으로 에칭함으로써 개구부(150)가 형성된다. 여기서, 금속 함유막(230)이 에칭 스토퍼(etching stopper)로서 이용될 수 있다. 예컨대, C4F8 기체와 같은 불소 기체가 에칭 스토퍼로서 적절하게 이용될 수 있다. 제거를 위하여 이방성 에칭법을 이용함으로써, 개구부(150)가 기판(200)의 표면에 실질적으로 수직하여 형성될 수 있다. 일 예로서, 예컨대, 개구부(150)가 반응성 이온 에칭법을 이용하여 형성될 수 있을 것이다.
도 4c에서, 애싱 프로세스(S124)로서, C 함유막(232) 상에 남은 레지스트막(236)이 애싱에 의해서 제거된다. 이 시점에, 반사 방지막(234)도 함께 제거될 수 있다. 예컨대, C 함유막 에칭 프로세스(S118)에서 이용되는 상이한 반응 용기 내에서 애싱이 수행된다. 반사 방지막(234) 아래에 위치한 C 함유막(232)은, 전술한 바와 같이, 애싱 프로세스에 의해서 애싱되지 않는, SiC, 고밀도 SiCO, SiCN 및 CN과 같이 C에 부가하여 Si 또는 N이 추가된 재료를 이용한다. 따라서, 후술하는 바와 같이, 저유전율 막(220)을 보호하는 C 함유 반응 산물이 생성될 수 있도록 하는 C 함유막(232)은 기판의 상부면에 배열될 수 있다. 저유전율 막(220)이 에칭되기 전에 레지스트 패턴과 반사 방지막(234)을 제거함으로써, 저유전율 막(220)이 에칭될 때에 마스크 물질로서 동작하는 막의 전체 두께가 더 얇아져서, 저유전율 막(220)이 에칭될 때에 치수 정확도가 개선될 수 있다.
도 5a 내지 도 5c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 5a 내지 도 5c는 도 1의 금속 함유막 에칭 프로세스(S126) 내지 C 함유막 에칭 프로세스(S130)를 도시한다.
도 5a에서, 금속 함유막 에칭 프로세스(S216)로서, C 함유막(232)을 하드 마스크로서 이용하는 이방성 에칭법에 의해서, 노출된 금속 함유막(230)을 선택적으로 에칭함으로써 개구부(152)가 형성된다. 예컨대, C 함유막 에칭 프로세스(S118) 또는 애싱 프로세스(S124)에서 사용된 것과는 상이한 반응 용기 내에서 에칭이 수행된다. 여기서, 캡막(222)이 에칭 스토퍼로서 이용될 수 있다. 예컨대, 염소 기체, Cl2가 에칭 기체로서 적절하게 이용될 수 있다. 또한, 여기에서, 전술한 바와 같이, 제거를 위하여 이방성 에칭법을 이용함으로써, 개구부(152)가 기판(200)의 표면에 실질적으로 수직하게 형성될 수 있다. 예컨대, 개구부(152)는 반응성 이온 에칭법에 의해서 형성될 수 있을 것이다.
도 5b에서, 유전막 에칭 프로세스(S128)로서, 노출된 캡막(222)을 선택적으로 에칭함으로써 개구부(154)가 형성되고, 그 아래의 저유전율 막(220)이, 개구부(150)와는 상이한 C 함유막(232)의 표면이 노출된 상태에서 C 함유막(232) 및 금속 함유막(230)을 하드 마스크로서 이용하는 이방성 에칭법에 의해서 형성될 수 있다. 여기서, 반사 방지막(234)이 제거되었기 때문에, 기판(200) 상에 형성된 다양한 막들이 상부면에 배치된다. Si 또는 N이 추가된 C 함유막(232)이 상부면에 위치하여, 캡막(222) 및 저유전율 막(220)이 에칭되는 때에, C 함유 반응성 산물이 C 함유막(232)으로부터 생성되어, 휘어짐(bowing)에 의해서 야기되는 치수의 변동이 억제될 수 있다. 예컨대, 기판은 에칭을 위하여 C 함유막 에칭 프로세스(S118)에서 이용된 반응성 용기로 다시 가져오게 된다. 여기서, 에칭 정지막(210)이 에칭 스토퍼로서 이용될 수 있다. 불소 기체, 예컨대 C4F8 기체가 에칭 기체로서 적절하게 이용될 수 있다. 또한, 여기에서, 전술한 바와 같이, 제거를 위하여 이방성 에칭법을 이용함으로써, 개구부(154)는 기판(200)의 표면에 실질적으로 수직하게 형성될 수 있다. 예컨대, 개구부(154)는 반응성 이온 에칭법에 의해서 형성될 수 있을 것이다.
도 5c에서, C 함유막 에칭 프로세스(S130)로서, 금속 함유막(230) 상에 남은 C 함유막(232)이 에칭에 의해서 제거된다. 이때에, 에칭 정지막(210) 또한 함께 에칭되어, C 함유막(232)과 에칭 정지막(210)을 함께 제거할 수 있다. 에칭 정지막(210)은, 전술한 바와 같이, SiCN, SiC, SiN 또는 고밀도 SiCO를 재료로 이용하고, 전술한 바와 같이, SiC, 고밀도 SiCO, SiCN 또는 CN을 재료로 이용한다. 전술한 바와 같이, 에칭 정지막(210)이 C 함유막(232)과 동일한 재료, 또는 C 함유막(232)에 대한 에칭 선택비가 작은 재료를 이용하기 때문에, C 함유막이 에칭되는 때에 에칭 정지막(210)이 함께 에칭되어 에칭 정지막(210)이 C 함유막(232)과 함께 제거될 수 있다.
도 6a 내지 도 6c는 도 1의 흐름도에 때응하여 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 6a 내지 도 6c는 도 1의 BM막 형성 프로세스(S132) 내지 도금 및 어닐링 프로세스(S136)를 도시한다.
도 6a에서, BM막 형성 프로세스(S132)로서, 도전성 재료의 일 예로서 장벽 금속 재료를 이용하는 장벽 금속막(240)이 에칭에 의해서 형성된 개구부(152, 154)의 내면 상에, 그리고, 금속 함유막(230)의 표면상에 형성된다. TaN막이 스퍼터링 프로세스를 이용하여 스퍼터링 장치 내에서, 예컨대 5nm의 두께로 피착되어, 장벽 금속막(240)을 형성한다. 장벽 금속 재료의 피착법은 PVD법에 한정되지 않으며, ALD(atomic layer deposition)법 또는 CVD법이 이용될 수도 있다. 포함 범위는 PVD법이 이용되는 경우보다 낫도록 될 수 있다. TaN, Ta, Ti, W, TiN, WN 또는 Ta 및 TaN과 같은 이들의 조합의 적층막이 장벽 금속막의 재료로서 이용될 수 있다. 또는, 금속함유막(230)처럼, Ru, Zr, Al 및 Nb와 같은 금속, 또는 이들 금속의 질화물이 이용될 수도 있다. 여기서, 저유전율 막(220)이 에칭된 때에, C 함유막(232)의 금속 함유막(230) 및 마스크로서 이용되는 금속 함유막(230) 만이 남은 상태에서, 금속 함유막(230)과 동일한 재료를 이용하는 장벽 금속막(240)이 금속 함유막(230) 상에, 그리고 저유전율 막(220)의 개구부(154)의 내면 상 등에 형성된다.
도 6b에서, 시드막 형성 프로세스(S134)로서, 다음 프로세스인 전기 도금 프로세스에서 캐소드 전극(cathode electrode)이 될 Cu 박막이, 장벽 금속막(240)이 형성되는 개구부(152, 154)의 내벽 상에, 그리고 기판(200)의 표면상에 스퍼터링 프로세스와 같은 PVD법에 의해서 시드막(250)으로서 피착된다.
도 6c에서, 도금 및 어닐링 프로세스(S136)로서, 도전성 재료의 일 예로서의 Cu막(260)이 개구부(152, 154) 및 기판(200)의 표면상에 피착되며, 시드막(250)이 전기도금과 같은 전기화학적 성장법에 의한 캐소드 전극으로서 시드막(250)으로 형성된다. 여기서, 예컨대, Cu막(260)은 약 200nm의 두께로 피착되며, 그 후에, 파착이후에, 예컨대 250℃에서 30분 동안 어닐링이 수행된다.
도 7a 및 도 7b는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 7a 및 도 7b는 도 1의 Cu 폴리싱 프로세스(S138) 및 BM 및 금속 함유막 폴리싱 프로세스(S140)를 도시한다.
도 7a에서, Cu 폴리싱 프로세스(S138)로서, 기판(200)의 표면이 CMP법에 의해서 폴리싱되어, 개구부를 배제하는 표면상에 피착된 배선층이 될 시드막(250)을 포함하는 Cu(260)막이 제거된다. 이러한 방법으로 도전성 재료를 폴리싱함에 의해서, 도전성 재료가 선택적으로 남게 된다. 그 내면 상에 장벽 금속막(240)이 형성 된 개구부(152, 154) 내에 도전성 재료가 선택적으로 남게 된다.
도 7b에서, BM 및 금속 함유막 폴리싱 프로세스(S140)로서, 도전성 재료가 개구부(152, 154) 내에 선택적으로 남겨진 이후에, 전술한 바와 같이, 기판(200)의 표면이 CMP법에 의해서 폴리싱되어, 장벽 금속막(240) 및 개구부를 제외한 표면 상에 피착된 금속 함유막(230)을 폴리싱에 의해서 제거한다. 장벽 금속막(240) 및 금속 함유막(230)은 동일한 재료로 형성되기 때문에, 장벽 금속막(240) 및 금속 함유막(230)은 함께 폴리싱될 수 있다. 그 결과, 도 7b에 도시된 바와 같이 기판(200)이 평탄화될 수 있다. 전술한 프로세스에 의해서, Cu 배선이 형성될 수 있다. 여기서, 예컨대, 60nm의 두께를 가지는 캡막(222)이 30nm의 두께까지 폴리싱된다. 그러나, 캡막(222)은 폴리싱에 한정되지 않으며, 폴리싱 프로세스에서 캡막이 폴리싱될 필요가 없도록, 캡막(222)은 미리 완성되었을 때에 두께까지 형성될 수 있을 것이다.
여기서, 개구부(152) 내에 피착된 Cu막(260)은 장벽 금속막(240)이 폴리싱된 때에도 폴리싱되어, 슬러리(slurry)와 같이 폴리싱에 이용된 폴리싱 액체와, 폴리싱 이후에 세정을 위하여 이용되는 세정 액체가 조정되어, 장벽 금속 재료와 C라는 상이한 금속들 간에 발생된 전위차에 의해서 야기되는 부식이 발생되지 않는다. 반면에, 금속 함유막(230)이 장벽 금속 재료와는 상이한 재료로부터 형성되는 경우에는, 부식을 방지하기 위하여 3개의 상이한 재료들 간에 폴리싱 액체와 세정 액세를 조절할 필요가 생긴다. 3개의 상이한 재료들 간의 조절은 매우 어렵다. 따라서, 본 실시예에서는, 장벽 금속막(240) 및 금속 함유막(230)이 동일한 재료로부터 형성되어, 2개의 상이한 재료들 간의 조절을 감소시키며, 이것이 더 실행하기 용이하다.
도 8a 및 도 8b는 금속 마스크를 이용하여 유전막이 에칭되는 때에 C 함유막의 존재/부재에 따라 달라지는 결과의 차이를 예시하는 도면이다.
비교예로서, C 함유막이 표면 상에 존재하지 않을 때에 캡막(122) 및 저유전율 막(120)이 금속 함유막(130)을 하드 마스크로 이용하여 에칭된다. 이 경우에, 도 8a에 도시된 바와 같이, 에칭 등의 동안에 플라즈마 노출의 영향에 기인하여 저유전율 막(120) 내에 작업 손상이 발생한다. 따라서, 탄소(C)가 저유전율 막(120)의 내벽으로부터 탈출하고, 그 표면이 축퇴된다(degenerated). 그 결과, 휘어짐에 의해서 야기되는 치수의 변동이 발생하고, 저유전율 막(120)의 폭이 어떤 위치에서는 더 좁아진다. 따라서, 절연 특성이 저하되는 것과 같은 문제가 발생한다.
본 실시예에서, 대조적으로, 캡막(222) 및 저유전율 막(220)은 C 함유막(232)이 노출된 때에 하드 마스크로 이용된 C 함유막(232) 및 금속 함유막(230)을 이용하여 에칭된다. 이 경우에, 도 8b에 도시된 바와 같이, 휘어짐에 의해서 야기되는 치수의 변동이 억제될 수 있다. 이것은 다음과 같이 고려될 수 있다. 즉, 에칭 동안에 C 함유 반응 산물(10)이 C 함유막(232)으로부터 생성되며, 이러한 C 함유 반응 산물은 캡막(222) 및 저유전율 막(220)의 개구부의 내벽에 달라붙음으로써 C가 저유전율 막(220)의 개구부의 내벽으로부터 탈출하는 것을 억제한다. 반면에, 도 8a의 비교예에서, C 함유 반응 산물(10)이 생성되지 않아서, 전술한 결과가 발생될 것으로 고려된다. 본 실시예에서, 전술한 바와 같이, 레벨간 유전체의 절연의 저하는 금속 함유막(230) 상에 노출된 C 함유막(232)을 형성함으로써 회피되거나 감소될 수 있다. 즉, 휘어짐에 의해서 야기되는 치수의 변동은 건식 에칭을 수행하고, 건식 에칭에 의해서 형성되는 레벨간 유전체의 처리 표면상에 C를 포함하는 반응 산물이 피착되도록 함으로써 억제될 수 있다. 결과적으로, 레벨간 유전체의 절연 저하기 회피되거나 감소될 수 있다.
도 9a 및 도 9b는 실시예 1에서의 하드 마스크와, 유전막 하드 마스크를 이용하는 유전막 에칭의 결과의 차이를 예시하는 도면이다.
비교예로서, 캡막(122) 및 그 아래의 유전막이 될 저유전율 막(120)은 하드 마스크로서의 금속 마스크 대신에, 실리콘(Si) 기초(Si based) 유전막(134)을 이용하여 에칭된다.이 경우에, 도 9a에 도시된 바와 같이, 폭 및 막 두께가 페턴 에지로부터 점차적으로 얇아지는 패싯(facet)이 캡막(122) 또는 저유전율 막(120) 내에서 발생하여, 치수를 유지하기 어렵게 만든다. 이러한 현상은 트렌치(trench)와 같은 개구부가 좁은 공간 폭을 가지고서 형성되는 때에 특히 두드러진다. 반면에, 본 실시예에서는 캡막(222) 및 저유전율 막(220)이 C 함유막(232) 및 금속 함유막(230)을 하드 마스크로서 이용하여 에칭된다. 이 경우에, 도 9b에 도시된 바와 같이, C 함유막(232) 내에서는 패싯이 발생하는 반면, 저유전율 막(220) 등에 대하여 큰 에칭 선택비를 가지는 금속 함유막(230) 내에서는 패싯이 발생하지 않거나, 무시해도 좋을 정도이다. 따라서, 트렌치와 같은 개구부가 특히 좁은 공간 폭을 가지고서 형성되는 때에도 치수 정확도가 유지될 수 있다.
도 10a 및 도 10b는 C 함유막의 위치와 금속 함유막의 위치가 역전된 때의 유전막 에칭의 결과의 차이를 예시하는 도면이다. 비교예로서, 금속 함유막(130)이 C 함유막(132) 상에 형성되며, 금속 함유막(130)이 노출된 동안에, 캡막(122) 및 저유전율 막(120)이 C 함유막(132) 및 금속 함유막(130)을 하드 마스크로 이용하여 에칭된다. 이 경우에, 도 10a에 도시된 바와 같이, 휘어짐에 의해서 치수 변동이 야기되기 때문에, 저유전율 막(120)의 폭은 몇몇 위치에서 좁아진다. 반면에, 본 실시예에서는 C 함유막(232)이 금속 함유막(230) 상에 형성되고, C 함유막(232)이 노출된 동안에 캡막(222) 및 저유전율 막(220)이 C 함유막(232) 및 금속 함유막(230)을 하드 마스크로서 이용하여 에칭된다. 이 경우에, 도 10b에 도시된 바와 같이, 휘어짐에 의해서 야기되는 치수의 변동이 억제될 수 있다. 본 비교예로부터, C 함유막이 노출된 동안에 에칭하는 것이 C 함유 반응 산물(10)이 C 함유막(232)으로부터 생성되도록 하기에 적절하다는 것 또한 명백하다.
실시예 2
실시예 1은, 마스크로서 레지스트 패턴을 이용하여 C 함유막(232) 내에 형성된 개구부(150) 및 하드 마스크로서 C 함유막(232)을 이용하여 금속 함유막(230) 내에 형성된 개구부(152)를 일 예로 들어 설명하였다. 실시예 2에서는, 레지스트 패턴을 마스크로서 이용하여 C 함유막(232) 내에 개구부(150)가 형성되고, 추가적인 개구부(152)가 금속 함유막(230) 내에 형성되는 예가 기술될 것이다. 실시예 2는 아래의 도면을 이용하여 후술될 것이다.
도 11은 제2 실시예에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 흐름도이다. 도 11은 금속 함유막 에칭 프로세스(122)가 C 함유막 에칭 프로세스(S118)와 애싱 프로세스(S124) 사이에 추가되고, 금속 함유막 에칭 프로세스(S126)가 삭제되었다는 점을 제외하고는 도 1과 동일하다. 따라서, 에칭 정지막 형성 프로세스(S102) 내지 C 함유막 에칭 프로세스(S118)가 실시예 1과 동일하다.
도 12는 도 11의 금속 함유막 에칭 프로세스(S122)에서 수행되는 프로세스를 나타내는 프로세스 단면도이다. 도 12에서, 금속 함유막 에칭 프로세스(S122)로서, 도 4b에 도시된 상태로부터 마스크로서의 레지스트막(236)에 의한 레지스트 패턴을 이용하는 이방성 에칭법에 의해서 노출된 금속 함유막(230)을 선택적으로 에칭함으로써, 개구부(152)가 형성된다. 예컨대, C 함유막 에칭 프로세스(S118) 또는 애싱 프로세스(S124)에서의 반응 용기와는 상이한 반응 용기 내에서 에칭이 수행된다. 여기에서, 캡막(222)이 에칭 스토퍼로서 이용될 수 있다. 예컨대, 염소 기체 Cl2가 에칭 기체로서 적절하게 이용될 수 있을 것이다. 또한, 여기에서 제거를 위하여 이방성 에칭법을 이용함으로써, 전술한 바와 같이, 개구부(152)가 기판(200)의 표면에 실질적으로 수직하게 형성될 수 있다. 예컨대, 개구부(152)가 반응성 이온 에칭법에 의해서 형성될 수 있을 것이다.
그 후에, 애싱 프로세스(S124)의 수행 이후에, 도 5a의 상태가 형성된다. 이때에, 개구부(1520 아래에 위치한 캡막(222)은 애싱 동안에 저유전율 막(220)을 플라즈마로부터 보호한다. 이후로는, 실시예 1에서의 프로세스와 동일하다.
실시예 2에서, C 함유막(232)이 노출된 동안에 C 함유막(232)을 하드 마스크로서 이용하는 대신에, C 함유막(232) 상에 형성된 레지스트 패턴을 마스크로서 이용하여 금속 함유막(230)이 에칭되는 때에, C 함유막(232)은 패싯을 생성하는 것이 억제될 수 있다. 결과적으로, 저유전율 막(220)이 에칭될 때까지 C 함유막(232)의 하드 마스크 패턴이 만족할 만한 상태로 유지될 수 있다. 또한, 결과적으로, Cu 와이어를 매립하기 위한 개구부(154)가 실시예 1에서보다 더 정확한 치수를 가지고서 형성될 수 있다.
실시예 3
전술한 실시예 1에서, C 함유막(232)이 형성된 이후에 반사 방지막(234)이 형성될 수 있다. 실시예 3에서, C 함유막(232)을 이용하지 않고서 C 함유막으로도 기능하는 반사 방지막이 홀로 이용되는 구성이 기술될 것이다. 실시예 3은 도면을 참고하여 후술될 것이다.
도 13은 실시예 3에 따른 반도체 디바이스의 제조 방법의 특징을 도시하는 흐름도이다. 도 13은 C 함유막 형성 프로세스(S110) 및 C 함유막 에칭 프로세스(S130)가 제거되고, 반사 방지막 형성 프로세스(S112)가 Si 함유 유기 반사 방지막 형성 프로세스(S113)로 대체되며, C 함유막 에칭 프로세스(S118)가 반사 방지막 에칭 프로세스(S120)로 대체되고, 유전막 에칭 프로세스(S128)가 유전막 및 에칭 정지막 에칭 프로세스(S129)로 대체된다는 점을 제외하고는 도 1과 동일하다. 따라서, 에칭 정지막 형성 프로세스(S102) 내지 금속 함유막 형성 프로세스(S108)는 실시예 1에서와 동일하다.
도 14a 내지 도 14c는 도 13의 흐름도에 대응하여 형성되는 프로세스의 프로세스 단면도이다. 도 14a 내지 도 14c는 도 13의 Si 함유 유기 반사 방지막 형성 프로세스(S113) 내지 반사 방지막 에칭 프로세스(S120)를 도시한다.
도 14a에서, Si 함유 유기 반사 방지막 형성 프로세스(S113)로서, Si를 포함하는 유기 반사 방지막(233)이 도 2d의 상태로부터, 예컨대 30nm의 두께로 금속 함유막(230) 상에 형성된다. 즉, 탄소 및 실리콘을 포함하는 유기막이 반사 방지막(233)으로서 이용된다. 실시예 1의 반사 방지막(234)이 애싱 프로세스(S124)에서 레지스트막(236)과 함께 제거되는 반면, 실시예 3의 반사 방지막(233)은 충분히 높은 실리콘(Si) 농도를 가져서 반사 방지막(233)이 애싱에 의해서 제거되지 않는다. 예컨대, 애싱에 의해서 제거되지 않는 반사 방지막(233)은 Si 함량을 30wt% 이상으로 설정함으로써 생성될 수 있다. Si 함량이 30wt% 이상인 유기막을 생성함으로써, 에칭에 대한 저항이 Si를 포함하고 있지 않은 유기막의 에칭에 대한 저항보다 더 강하고, 저유전율 막(220)의 구성 요소가 될 Si 또는 C가 포함된다는 사실에 기인하여, 캡막(222) 또는 저유전율 막(220)이 에칭되는 때에 함께 에칭되는 반사 방지막(233)이 생성될 수 있다.
도 14b에서, 레지스트 피복 프로세스(S114)로서, 반사 방지막(233)이 레지스트 재료로 피복되어 레지스트막(236)을 형성한다. 레지스트 피복 프로세스(S144)는 Si 함유 유기 반사 방지막(233) 상에 레지스트막(236)이 형성된다는 점을 제외하고는 실시예 1과 동일하다. 그 후에, 레지스트 패턴 형성 프로세스(S116)로서, 개구부(160)를 선택적으로 형성하기 위한 노출 프로세스와 같은 리소그래피 프로세스를 거침으로써 반사 방지막(233) 상에 레지스트 패턴이 형성된다.
도 14c에서, 반사 방지막 에칭 프로세스(S120)로서, 마스크로서 레지스트 패턴을 이용하는 이방성 에칭법에 의해서 노출된 반사 방지막(233)을 선택적으로 에칭함으로써 개구부(150)가 형성된다. 여기에서, 금속 함유막(230)이 에칭 스토퍼로서 이용될 수 있다. 제거를 위하여 이방성 에칭법을 이용함으로써, 개구부(150)는 기판(200)의 표면에 실질적으로 수직하게 형성될 수 있다. 예컨대, 개구부(150)는 반응성 이온 에칭법에 의해서 형성될 수 있을 것이다.
도 15a 내지 도 15c는 도 13의 흐름도에 대응하여 수행되는 프로세스 단면도이다. 도 15a 내지 도 15c는 도 13의 애싱 프로세스(S124) 내지 유전막 및 에칭 정지막 에칭 프로세스(S129)의 일부를 도시한다.
도 15a에서, 애싱 프로세스(S124)로서, 반사 방지막(233) 상에 남은 레지스트막(236)이 애싱에 의해서 제거된다. 즉, 반사 방지막(233)이 선택적으로 에칭된 이후에, 그리고 저유전율 막(220)이 에칭되기 이전에, 반사 방지막(233)이 남은 상태에서 레지스트 패턴을 구성하는 레지스트막(236)이 애싱에 의해서 제거된다. 저유전율 막(220)이 에칭되기 전에 반사 방지막(233)이 남은 상태에서 레지스트 패턴을 제거함으로써, 반사 방지막(233)의 개구부(150)와는 상이한 표면, 즉, 여기서는 상부면이 노출된다. 이러한 방식으로 반사 방지막(233)의 상부면을 노출시킴으로써, 저유전율 막(220)이 에칭되는 때에 C 함유 반응 산물이 생성될 수 있다. 여기서의 애싱 프로세스(S124)는 레지스트 패턴 제거 프로세스의 일 예이다. 반사 방지막(233)은 Si 함략이 30wt% 이상이기 때문에, 반사 방지막(233)은 애싱에 의해서 제거되지 않고서 남을 수 있다. 저유전율 막(220)이 에칭될 때까지 레지스트막(236)에 의한 레지스트 패턴을 남기는 대신에, 저유전율 막(220)이 에칭되는 때에 반사 방지막(233) 상의 레지스트 패턴을 제거함으로써, 마스크 재료가 될 막의 전체 두께는 더 얇아져서 저유전율 막(220)이 에칭될 때에 치수 정확도가 개선될 수 있다.
도 15b에서, 금속 함유막 에칭 프로세스(S126)로서, 반사 방지막(233)을 하드 마스크로서 이용하는 이방성 에칭법에 의해서 노출된 금속 함유막(230)을 선택적으로 에칭함으로써 개구부(152)가 형성된다.
도 15c에서, 유전막 및 에칭 정지막 에칭 프로세스(S129)로서, 개구부(150)와는 상이한 반사 방지막(233)의 표면이 노출된 상태에서, 반사 방지막(233) 및 금속 함유막(230)을 하드 마스크로서 이용하는 이방성 에칭법에 의해서, 노출된 캡막(222) 및 그 아래의 저유전율 막(220)을 선택적으로 에칭함으로써 개구부(154)가 형성된다. 저유전율 막(220)이 에칭되는 때에, 반사 방지막(233)으로부터 C 함유 반응 산물이 생성되고, C함유 반응 산물이 캡막(222) 및 저유전율 막(220)의 개구부의 내벽에 달라붙어서, C가 저유전율 막(220)의 개구부의 내벽으로부터 탈출하는 것이 억제될 수 있다.
여기서, 저유전율 막(220)이 에칭되는 때에, 반사 방지막(233) 또한 함께 에칭되엇, 막이 감소된다. 그 후에, 저유전율 막(220)의 에칭이 종료된 때에, 반사 방지막(233)이 사라질 수 있다. 반사 방지막(233)은 저유전율 막(220)의 에칭이 완료되는 때에, 또는 그 전에 사라지며, 저유전율 막(220)의 에칭이 종료될 때까지 C 함유 반응 산물이 공급될 필요가 없으며, 소정의 두께의 C 함유 반응 산물의 생성이 충분하다. 사전결정된 조건에서, 에칭 조건에 따라 달라지지만, 예컨대 1 내지 10nm 정도의 C 함유 반응 산물이면 효과를 내기에 충분하다.
저유전율 막(220)의 에칭이 완료될 때까지 반사 방지막(233)이 때까지 사라지기 때문에, 개구부(154) 아래의 에칭 정지막(210) 만이 유전막 및 에칭 정지막 에칭 프로세스(S129)에서의 에칭에 의해서 제거될 필요가 있으며, 반사 방지막(233)을 제거하는 프로세스를 독립적으로 제공할 필요가 제거될 수 있다. 그 결과, 반사 방지막(233)이 제거될 때에 노출된 플라즈마에 의한 저유전율 막(220)의 작업 손상이 회피될 수 있다. 장벽 금속막 형성 프로세스(S132)이후의 프로세스들은 실시예 1에서와 동일하다.
전술한 바와 같이, C 함유막으로써의 기능 또한 하는 반사 방지막을 이용함으로써, 독립적인 C 함유막의 형성이 제거될 수 있다.
실시예 4
실시예 2에서, C 함유막(232)이 형성된 이후에 반사 방지막(234)이 형성될 수 있다. 실시예 4에서, 독립적인 C 함유막(232)을 이용하지 않고서 C 함유막으로도 기능하는 반사 방지막이 이용되는 구성이 기술될 것이다. 실시예 4는 도면을 참조하여 후술될 것이다.
도 16은 실시예 4에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 흐름도이다. 도 16은 금속 함유막 에칭 프로세스(S122)가 반사 방지막 에칭 프로세스(S120)와 애싱 프로세스(S124) 사이에 추가되고, 금속 함유막 에칭 프로세스(S126)가 제거된다는 점을 제외하고는 도 13과 동일하다. 따라서, 에칭 정지막 형성 프로세스(S102) 내지 반사 방지막 에칭 프로세스(S120)는 실시예 3과 동일하다.
도 17은 도 16의 금속 함유막 에칭 프로세스(S122)에서 수행되는 프로세스를 도시하는 프로세스 단면도이다. 도 17에서, 금속 함유막 에칭 프로세스(S122)로서, 도 14c에 도시된 상태에서 마스크로서 레지스트막(236)에 의한 레지스트 패턴을 이용하는 이방성 에칭법에 의해서 노출된 금속 함유막(230)을 선택적으로 에칭하여 개구부(152)가 형성된다. 예컨대, 에칭이 반사 방지막 에칭 프로세스(S120) 또는 애싱 프로세스(S124)에서의 반응 용기와는 상이한 반응 용기에서 수행된다. 여기서, 캡막(222)이 에칭 스토퍼로서 이용될 수 있다.
그 후에, 애싱 프로세스(S124)의 수행 이후에 도 15b의 상태가 생성된다. 후속 프로세스는 실시예 3과 동일하다.
실시예 4에서, Si를 포함하는 유기 반사 방지막(233)이 노출되는 동안에 하드 마스크로서 반사 방지막을 이용하는 대신에, 반사 방지막(233) 상에 형성된 레지스트 패턴을 마스크로서 이용하여 금속 함유막(230)이 에칭되는 때에, 반사 방지막이 패싯을 생성하는 것이 억제될 수 있다. 그 결과, 저유전율 막(220)이 에칭될 때까지 반사 방지막(233)의 하드 마스크 패턴이 만족할 만한 상태로 유지될 수 있다. 또한, 결과적으로, Cu 배선을 매립하기 위한 개구부(154)가 실시예 3에서보다 더 정교한 치수를 가지고서 형성될 수 있다. 또한, 저유전율 막(220)이 에칭될 때까지 레지스트막(236)에 의한 레지스트 패턴을 남기는 대신에, 저유전율 막(220)이 에칭되는 때에 반사 방지막(233) 상의 레지스트 패턴을 제거함으로써, 마스크 재료가 될 막의 전체 두께가 얇아져서, 저유전율 막(220)이 에칭될 때에 치수 정확도가 개선될 수 있다.
본 실시예에 따르면, 유전막이 에칭되는 때에 탄소 함유막에 의해서 유전막의 작업 손상이 억제될 수 있다. 그 결과, 충분한 전기적 특성을 가지는 반도체 디바이스가 제조될 수 있다.
전술한 설명에서, 전술한 실시예 각각의 배선층의 재료로서, Cu에 추가하여, 반도체 산업에서 이용되는, Cu-Sn 합금, Cu-Ti 합금 및 Cu-Al 합금과 같은 주성분으로서 Cu를 가지는 재료로부터 동일한 효과가 얻어질 수 있다.
전술한 설명에서, 구체적인 예를 참조하여 실시예가 기술되었다. 그러나, 본 발명은 이러한 구체적인 예에 한정되는 것은 아니다.
또한, 레벨간 유전체의 두께, 개구부의 사이즈, 형태 및 개수 등은 반도체 집적 회로에서 요구되는 것과 필요한 다양한 반도체 소자를 선택함으로써 이용될 수 있을 것이다.
추가적으로, 본 발명의 소자를 가지는 반도체 디바이스 제조를 위한 모든 반도체 디바이스 및 방법과, 본 기술분야의 당업자에 의해서 필요한 대로 변형될 수 있는 설계는 본 발명의 범위 내에 포함된다.
예컨대, 리소그래피 프로세스와, 처리 전후의 세정과 같은 반도체 산업에서 통상적으로 이용되는 기술이 설명의 단순화를 위하여 생략되었지만, 그러한 기술은 본질적으로 본 발명의 범위에 포함된다.
본 기술분야의 당업자는 추가적인 이점 및 변형을 용이하게 생각할 수 있을 것이다. 따라서, 넓은 측면에서의 본 발명은 본 명세서에 나타난 상세한 설명 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 균등물에 의해서 규정되는 본 발명의 기술적 사상 및 범위를 벗어나지 않고서 다양한 변형이 이루어질 수 있을 것이다.
도 1은 실시예 1에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 흐름도.
도 2a 내지 도 2d는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 3a 내지 도 3c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 4a 내지 도 4c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 5a 내지 도 5c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 6a 내지 도 6c는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 7a 및 도 7b는 도 1의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 8a 및 도 8b는 유전막이 금속 마스크를 이용하여 에칭되는 때에 C 함유막의 존재/부재에 따른 결과의 차이를 예시하는 도면.
도 9a 및 도 9b는 실시예 1에서 하드 마스크 및 유전막 하드 마스크를 이용한 유전막 에칭의 결과의 차이를 예시하는 도면.
도 10a 및 도 10b는 C 함유막의 위치 및 금속 함유막의 위치가 역전되는 때 의 유전막 에칭의 결과의 차이를 예시하는 도면.
도 11은 실시예 2에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 도면.
도 12는 도 11의 금속 함유막 에칭 프로세스(S122)에서 수행되는 프로세스를 도시하는 프로세스 단면도.
도 13은 실시예 3에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 흐름도.
도 14a 내지 도 14c는 도 13의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 15a 내지 도 15c는 도 13의 흐름도에 대응하여 수행되는 프로세스를 도시하는 프로세스 단면도.
도 16은 실시예 4에 따른 반도체 디바이스 제조 방법의 특징을 도시하는 흐름도.
도 17은 도 16의 금속 함유막 에칭 프로세스(S122)에서 수행되는 프로세스를 도시하는 프로세스 단면도.

Claims (20)

  1. 반도체 디바이스 제조 방법으로서,
    기판 위에 유전막을 형성하는 단계와,
    상기 유전막 위에 금속 함유막을 형성하는 단계와,
    상기 금속 함유막 위에, 실리콘 및 탄소를 포함하는 실리콘 탄소 함유막과, 질소 및 탄소를 포함하는 질소 탄소 함유막 중 적어도 하나의 탄소 함유막을 형성하는 단계와,
    상기 탄소 함유막 위에 레지스트 패턴을 형성하는 단계와,
    상기 레지스트 패턴을 마스크로서 사용하여 상기 탄소 함유막을 선택적으로 에칭하는 단계와,
    상기 레지스트 패턴을 마스크로서 사용하여 상기 금속 함유막을 선택적으로 에칭하여 에칭에 의해서 형성되는 상기 탄소 함유막의 개구부를 전사(transfer)하는 단계와,
    상기 개구부 이외의 상기 탄소 함유막의 표면이 노출되도록 상기 탄소 함유막을 남겨둔 상태로 상기 레지스트 패턴을 제거하는 단계와,
    상기 개구부 이외의 상기 탄소 함유막의 표면이 노출된 상태에서, 상기 탄소 함유막과 상기 금속 함유막을 마스크로서 사용하여 상기 유전막을 에칭하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 유전막을 에칭하기 위한 마스크로서 사용된 상기 금속 함유막 및 상기 탄소 함유막 중 상기 금속 함유막 만을 남겨둔 상태에서, 상기 금속 함유막의 재료와 동일한 재료를 사용하여 상기 금속 함유막 상에, 그리고, 상기 유전막 내에 전사되어 형성된 개구부의 내면 상에 장벽 금속막을 형성하는 단계와,
    상기 장벽 금속막 상에 도전성 재료를 피착하는 단계와,
    상기 도전성 재료를 폴리싱하여, 상기 장벽 금속막이 내면 상에 형성되어 있는 상기 개구부에 상기 도전성 재료를 선택적으로 남기는 단계와,
    상기 개구부 내에 상기 도전성 재료를 선택적으로 남긴 이후에, 상기 금속 함유막 상의 장벽 금속막과 상기 금속 함유막을 폴리싱하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  3. 제2항에 있어서,
    상기 유전막은 비유전율이 2.5보다 작은 저유전율 막 및 상기 저유전율 막 상에 형성되는 캡막(cap film)을 가지는 반도체 디바이스 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 반도체 디바이스 제조 방법으로서,
    기판 위에 유전막을 형성하는 단계와,
    상기 유전막 위에 금속 함유막을 형성하는 단계와,
    상기 금속 함유막 위에, 실리콘 및 탄소를 포함하는 실리콘 탄소 함유막과, 질소 및 탄소를 포함하는 질소 탄소 함유막 중 적어도 하나의 탄소 함유막을 형성하는 단계와,
    상기 탄소 함유막을 선택적으로 에칭하는 단계와,
    상기 금속 함유막을 선택적으로 에칭하여 에칭에 의해서 형성되는 상기 탄소 함유막의 개구부를 전사(transfer)하는 단계와,
    상기 개구부 이외의 상기 탄소 함유막의 표면이 노출된 상태에서, 상기 탄소 함유막과 상기 금속 함유막을 마스크로서 사용하여 상기 유전막을 에칭하는 단계
    를 포함하며,
    상기 탄소 함유막은 탄소 및 실리콘을 포함하는 유기막이고,
    상기 유전막이 에칭되는 때에, 상기 탄소 함유막 또한 함께 제거되는 반도체 디바이스 제조 방법.
  9. 제1항에 있어서,
    상기 금속 함유막은 Ta, Ti, Ru, W, Zr, Al 및 Nb 중 적어도 하나를 재료로서 포함하는 반도체 디바이스 제조 방법.
  10. 제1항에 있어서,
    상기 탄소 함유막은 반사 방지막으로도 기능하는 반도체 디바이스 제조 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 탄소 함유막은 실리콘 및 탄소를 포함하는 유기막이며, 실리콘 함량은 30 wt% 이상인 반도체 디바이스 제조 방법.
  13. 제12항에 있어서,
    상기 유전막이 에칭되는 때에, 상기 탄소 함유막은 상기 유전막의 에칭이 종료되기 전에 사라지는 반도체 디바이스 제조 방법.
  14. 제1항에 있어서,
    상기 레지스트 패턴을 형성하는 단계 전에, 상기 탄소 함유막 상에 반사 방지막을 형성하는 단계를 더 포함하고,
    상기 레지스트 패턴을 마스크로서 사용하여 상기 탄소 함유막을 에칭하는 단계에서 상기 반사 방지막 또한 선택적으로 에칭되는 반도체 디바이스 제조 방법.
  15. 제14항에 있어서,
    상기 반사 방지막 및 상기 탄소 함유막이 선택적으로 에칭된 이후에, 상기 반사 방지막이 상기 레지스트 패턴과 함께 제거되는 반도체 디바이스 제조 방법.
  16. 제1항에 있어서,
    에칭에 대한 저항이 상기 유전막의 에칭에 대한 저항보다 강한 재료가 상기 탄소 함유막의 재료로서 사용되는 반도체 디바이스 제조 방법.
  17. 제1항에 있어서,
    실리콘 카바이드(SiC), 실리콘 카본나이트라이드(SiCN) 및 탄소 질화물(CN) 중 적어도 하나가 상기 탄소 함유막의 재료로서 사용되는 반도체 디바이스 제조 방법.
  18. 제1항에 있어서,
    상기 유전막과 상기 기판 사이에 에칭 정지막이 형성되고,
    상기 유전막은 상기 에칭 정지막을 스토퍼(stopper)로서 사용하여 에칭되고,
    상기 유전막이 에칭된 이후에, 상기 에칭 정지막은 상기 탄소 함유막과 함께 제거되는 반도체 디바이스 제조 방법.
  19. 제18항에 있어서,
    SiCN, SiC 및 SiN 중 적어도 하나가 상기 에칭 정지막의 재료로서 사용되는 반도체 디바이스 제조 방법.
  20. 기판 위에 유전막을 형성하는 단계와,
    상기 유전막 위에 금속 함유막을 형성하는 단계와,
    상기 금속 함유막 위에, 에칭에 대한 저항이 상기 유전막의 에칭에 대한 저항보다 더 강한 탄소 함유막을 형성하는 단계와,
    상기 탄소 함유막을 선택적으로 에칭하는 단계와,
    상기 금속 함유막을 선택적으로 에칭하여 상기 에칭에 의해서 형성된 상기 탄소 함유막의 개구부를 전사하는 단계와,
    상기 개구부 이외의 상기 탄소 함유막의 표면이 노출된 상태에서, 상기 탄소 함유막 및 상기 금속 함유막을 마스크로서 사용하여 상기 유전막을 에칭하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6186780B2 (ja) * 2013-03-18 2017-08-30 富士通株式会社 半導体装置およびその製造方法
EP2979859A4 (en) * 2013-03-27 2016-11-02 Toppan Printing Co Ltd LAMINATE AND BARRIER FILM AGAINST GAS
KR102458923B1 (ko) 2016-02-01 2022-10-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9679804B1 (en) 2016-07-29 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-patterning to form vias with straight profiles

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040023502A1 (en) * 2002-08-02 2004-02-05 Applied Materials Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100615661B1 (ko) * 2003-04-08 2006-08-25 마츠시타 덴끼 산교 가부시키가이샤 전자디바이스 및 그 제조방법
KR100783223B1 (ko) * 2005-06-22 2007-12-06 가부시끼가이샤 도시바 반도체 장치 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6696222B2 (en) * 2001-07-24 2004-02-24 Silicon Integrated Systems Corp. Dual damascene process using metal hard mask
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
KR100583957B1 (ko) * 2003-12-03 2006-05-26 삼성전자주식회사 희생금속산화막을 채택하여 이중다마신 금속배선을형성하는 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040023502A1 (en) * 2002-08-02 2004-02-05 Applied Materials Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100615661B1 (ko) * 2003-04-08 2006-08-25 마츠시타 덴끼 산교 가부시키가이샤 전자디바이스 및 그 제조방법
KR100783223B1 (ko) * 2005-06-22 2007-12-06 가부시끼가이샤 도시바 반도체 장치 제조 방법

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