JP2005340460A - 半導体装置の形成方法 - Google Patents

Abstract

【目的】 ストレスマイグレーションを抑制し、ボイドを形成させないようにすることで、ヴィア抵抗の歩留まりの低下を抑制することを目的とする。
【構成】 基体上に第１の絶縁膜を形成する第１の絶縁膜形成工程（Ｓ１０２〜Ｓ１１０）と、前記第１の絶縁膜に開口部を形成する開口部形成工程（Ｓ１１２）と、前記開口部に導電性材料を堆積させる第１の堆積工程（Ｓ１１４〜Ｓ１１８）と、開口部に堆積した導電性材料の表面部に、酸化膜を形成する酸化処理工程（Ｓ１２４）と、第２の絶縁膜を形成する第２の絶縁膜形成工程（Ｓ１２６〜Ｓ１３８）と、前記第２の絶縁膜に、孔を形成する開口部形成工程（Ｓ１４０）と、前記孔に導電性材料を堆積させる第２の堆積工程（Ｓ１４２〜Ｓ１４６）と、を備えたことを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置の形成方法、特に、Ｃｕ（銅）配線を用いた半導体装置の形成方法に関する。

近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：chemical mechanical polishing：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（例えば、特許文献１参照）。

特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている（例えば、特許文献２参照）。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。

さらに、最近は層間絶縁膜として比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ_２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。

図２６は、従来のＬｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図２６では、デバイス部分等の形成方法は省略している。
図２６（ａ）において、シリコン基板による基体２００上にＣＶＤ（化学気層成長）等の方法により第１の絶縁膜２２１を成膜する。
図２６（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図２６（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図２６（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図２６（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がＬｏｗ−ｋ膜となる。

前記Ｃｕ膜２６０表面に還元性プラズマ処理を施す技術は、例えば、特許文献３に開示されている。その他、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去後に、アニール処理として、３５０℃という高温度で、酸化と還元を繰り返し、繰り返すことでＣｕ表面を原子が動きやすくする技術が開示されている（例えば、特許文献４参照）。かかる技術においても最終的にはＣｕ表面を還元し、その還元されたＣｕ表面に第２の絶縁膜を成膜する。

また、還元処理後に、フッ酸等の水素イオンが乖離した酸性の水溶液で洗浄するという技術が開示されている（例えば、特許文献５参照）。
米国特許番号４９４４８３６ 特開平２−２７８８２２号公報 特開２００１−１４４０９０号公報 特開２００２−３５３３０５号公報 特開２００２−１１０６７９号公報 "Improvement of Thermal Stability of Via Resistancein Dual Damascene Copper Interconnection",T. Oshima, T. Tamaru, H. Aoki, H. Ashihara, T. Saito, H. Yamaguchi, M.Miyauchi, K. Torii, J. Murata, A. Satoh, H. Miyazaki and K.Hinode,IEDM2000,pp123-126

前述した方法によって、Ｃｕ配線をシリコンウェハ上に形成しても、１００〜３００℃の温度で長時間保管すると各配線層を接続するヴィア部において、ストレスマイグレーションが発生し、ヴィア抵抗の歩留まりは保管時間が長くなるとともに低下していった。特に、この問題は、太い配線に接続されたヴィア部で頻繁に見られ、文献にも報告されている（例えば、非特許文献１参照）。非特許文献１によれば、そのメカニズムは、太い配線の上にヴィアがある場合、Ｃｕ配線中に存在するｖａｃａｎｃｙ（空孔）が熱ストレスにより移動してヴィア直下にボイドを形成する、というものである。
図２７は、従来のＣｕ配線を組み合わせた多層配線構造を有する半導体装置を示す断面図である。
図２７に示すように、図２６で積層した膜上の第２の絶縁膜２８１に形成されたヴィア２６２を有するヴィア層と、その上の第３の絶縁膜２８６に形成された上層配線となるＣｕ膜２６４とが形成された半導体装置において、ヴィア２６２直下のＣｕ配線となるＣｕ膜２６０表面にボイド４００が形成されてしまう。
このようなストレスマイグレーションは、熱膨張係数の大きく異なる膜が積層されている場合に発生しやすく、ポーラスｌｏｗ−ｋ膜を用いる場合に頻発した。

本発明は、かかる問題点を克服し、ストレスマイグレーションを抑制し、ボイドを形成させないようにすることで、ヴィア抵抗の歩留まりの低下を抑制することを目的とする。

基体上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜に開口部を形成する開口部形成工程と、
前記開口部に導電性材料を堆積させる第１の堆積工程と、
前記開口部以外に堆積した導電性材料を研磨する研磨工程と、
前記第１の絶縁膜の開口部に堆積した導電性材料の表面を還元性プラズマ雰囲気に晒す還元工程と、
前記還元性プラズマ雰囲気に晒された、前記第１の絶縁膜の開口部に堆積した導電性材料の表面部に、前記導電性材料の改質膜として、酸化膜とシリサイド膜とのいずれかを形成する改質膜形成工程と、
前記第１の絶縁膜と前記導電性材料との上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
前記第２の絶縁膜に、前記第１の絶縁膜の開口部に堆積した導電性材料へと貫通する孔を形成する孔形成工程と、
前記孔に導電性材料を堆積させる第２の堆積工程と
を備えたことを特徴とする。

前記導電性材料の表面部に前記導電性材料の改質膜として、酸化膜とシリサイド膜とのいずれかを形成することで、前記導電性材料の表面部におけるＣｕ原子の移動を抑制することができる。Ｃｕ原子の移動が抑制させることで、空孔が、ヴィア直下に集まることを防止することができる。

ここで、前記改質膜形成工程において、前記第２の絶縁膜形成工程の前に、前記第１の絶縁膜の開口部に堆積した導電性材料の表面全体に改質膜を形成することを特徴とする。

前記第２の絶縁膜形成工程前の開口部に堆積した導電性材料の表面全体が現れている段階で導電性材料の表面全体に改質膜を形成することで、導電性材料の表面全体におけるＣｕ原子の移動を抑制することができる。

ここで、前記改質膜形成工程において、前記孔形成工程により形成された前記孔を介して前記第１の絶縁膜の開口部に堆積した導電性材料の表面に改質膜を形成するように構成しても構わない。

前記孔を介することで、導電性材料の表面において、改質膜が形成されるのは、前記孔により表面が開口された部分に限られることになるが、それでも改質膜が形成されることで、ヴィア直下におけるＣｕ原子の移動を抑制することができる。ヴィア直下におけるＣｕ原子の移動を抑制することができるので、ヴィア直下に空孔が集まることを防止することができる。

前記改質膜形成工程において、酸化膜を形成する場合に、前記第１の絶縁膜の開口部に堆積した導電性材料の表面を酸化性雰囲気に１００℃以下で晒すことを特徴とする。

酸化性雰囲気に１００℃以下で晒すことにより、高温で生じる不具合、すなわち、Ｃｕ表面が腐食してしまうのを防ぐことができる。よって、酸化膜を半導体装置の一部としてそのまま使用することができる。

また、前記改質膜形成工程においては、酸化膜を形成する場合に、酸素（Ｏ_２）或いは亜酸化窒素（Ｎ_２Ｏ）ガスを供給する。

さらに、前記改質膜形成工程において、酸化性プラズマ雰囲気を用いて酸化膜を形成することを特徴とする。

プラズマを用いることで、酸化膜を形成する時間を短縮することができる。

一方、前記改質膜形成工程において、シリサイド膜を形成する場合には、シラン（ＳｉＨ_４）ガス雰囲気に前記導電性材料の表面を晒すことを特徴とする。

さらに、前記改質膜形成工程において、シリサイド膜を形成する場合に、前記ＳｉＨ_４ガス雰囲気が、プラズマ雰囲気であることを特徴とする。

酸化膜形成と同様、プラズマを用いることで、シリサイド膜を形成する時間を短縮することができる。

さらに、前記改質膜形成工程において、前記導電性材料の表面に５ｎｍ以下の前記改質膜を形成することを特徴とする。

後述するように、ストレスマイグレーションによる原子の移動は、Ｃｕ膜界面付近で生じやすい。前記導電性材料の表面に５ｎｍ以下の前記改質膜を形成することにより、かかる原子の移動を抑制するとともに、前記改質膜によるヴィア抵抗の増加を半導体装置としての許容範囲内に留めることができる。

さらに、前記第２の絶縁膜形成工程において、前記導電性材料の拡散を防止する拡散防止膜と前記拡散防止膜上に前記拡散防止膜よりも比誘電率の低い低誘電率膜とを形成し、
前記還元工程と前記改質膜形成工程と前記第２の絶縁膜形成工程における拡散防止膜の形成工程とを、複数のチャンバを有する１つの装置内で行うことを特徴とする。

前記還元工程と前記改質膜形成工程と前記第２の絶縁膜形成工程における拡散防止膜の形成工程とを、複数のチャンバを有する１つの装置内で行うことにより、装置間の搬送時間を短縮することができる。また、１つの装置内で行うことにより前記還元工程と前記改質膜形成工程と前記第２の絶縁膜形成工程における拡散防止膜の形成工程とが行われている間、前記導電性材料を外気から遮断することができる。外気から遮断することにより、無用な反応やパーティクルの付着等を防止することができる。

本発明によれば、Ｃｕ原子の移動が抑制させることで、空孔が、ヴィア直下に集まることを防止することができるので、ヴィア直下にボイドが形成されることを抑制することができる。ヴィア直下にボイドが形成されることを抑制することができるので、ヴィア抵抗の増加を抑制し、ヴィア抵抗の歩留まりの低下を抑制することができる。

実施の形態１．
上述したストレスマイグレーションを解決するためには、ヴィア直下のＣｕ原子の移動を抑制することが効果的である。つまり、Ｃｕ−ＣＭＰを行った後に前記Ｃｕ膜表面を還元性のプラズマで処理し、引き続き酸化性の雰囲気に前記Ｃｕ膜表面をさらすことでＣｕ膜の最表面に数ｎｍの厚さの酸化銅を形成し、Ｃｕ原子の移動を阻止することによってストレスマイグレーションが抑制される。その後、前記Ｃｕ膜表面に第２の絶縁膜、すなわちＣｕの拡散防止膜を形成する。この数ｎｍの酸化銅は膜厚が薄いためにヴィア抵抗の増加はほとんど見られない。本実施の形態１では、Ｃｕ−ＣＭＰ後にアンモニアプラズマ処理と酸素ガス処理を２ステップで行うことによってヴィア直下のストレスマイグレーションを抑制する方法を説明する。

図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、絶縁膜形成工程として、ＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１０２）、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０４）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するＬｏｗ−ｋ膜形成工程（Ｓ１０６）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１０８）、ＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１１０）と、開口部を形成する開口部形成工程（Ｓ１１２）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１４）、シード膜形成工程（Ｓ１１６）、めっき工程及びアニール工程（Ｓ１１８）と、平坦化工程（Ｓ１２０）と、還元性プラズマ処理する還元性プラズマ処理工程（Ｓ１２２）と、改質膜形成工程として、酸化処理工程（Ｓ１２４）と、絶縁膜形成工程として、ＳｉＣ膜形成工程（Ｓ１２６）、ｌｏｗ−ｋ膜形成工程（Ｓ１２８）、Ｈｅプラズマ処理工程（Ｓ１３０）、ＳｉＣ膜形成工程（Ｓ１３２）、Ｌｏｗ−ｋ膜形成工程（Ｓ１３４）、Ｈｅプラズマ処理工程（Ｓ１３６）、ＳｉＯ_２膜形成工程（Ｓ１３８）と、開口部を形成する開口部形成工程（Ｓ１４０）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１４２）、シード膜形成工程（Ｓ１４４）、めっき工程及びアニール工程（Ｓ１４６）と、平坦化工程（Ｓ１４８）という一連の工程を実施する。

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＯ_２膜形成工程（Ｓ１０２）からＳｉＯ_２膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。

図２（ａ）において、ＳｉＯ_２膜形成工程として、基体２００上にＣＶＤ法によって、例えば、膜厚５００ｎｍの下地ＳｉＯ_２膜を堆積し、ＳｉＯ_２膜２１０を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。基体２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、デバイス部分の形成を省略している。

図２（ｂ）において、ＳｉＣ膜形成工程として、ＳｉＯ_２膜２１０の上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚５０ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能も有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりにＳｉＯＣ膜を用いても構わない。或いは、ＳｉＣＮ膜、ＳｉＮ膜を用いることができる。

図２（ｃ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を２５０ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりもの低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するスピン・オン・グラス（ｓｐｉｎ ｏｎ ｇｌａｓｓ：ＳＯＧ）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ^−１（９００ｒｐｍ）で成膜した。このウェハをホットプレート上で窒素雰囲気中２５０℃の温度でベークを行い、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行った。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、密度が０．７ｇ／ｃｍ^３で比誘電率ｋが１．８となる。ｌｏｗ−ｋ膜のＳｉとＯとＣの組成比は、Ｓｉが２５から３５％の範囲、Ｏが４５から５７％の範囲、Ｃが１３から２４％の範囲にある物性値を有するＬｏｗ−ｋ膜２２０が得られる。そして、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ_２膜２２２との接着性を改善することができる。ガス流量は１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）、水素（Ｈ_２）、Ｈｅ、酸素（Ｏ_２）、シラン（ＳｉＨ_４）、アルゴン（Ａｒ）、窒素（Ｎ_２）などがあり、これらの中でもＨｅプラズマはｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。

図２（ｄ）において、ＳｉＯ_２膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ_２を膜厚５０ｎｍ堆積することで、ＳｉＯ_２膜２２２を形成する。ＳｉＯ_２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ_２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ_２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ_２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。

以上の説明において、下層配線における層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜を含む場合に特に有効である。

図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の開口部形成工程（Ｓ１１２）からめっき工程とめっき後アニール工程（Ｓ１１８）までを示している。それ以降の工程は後述する。

図３（ａ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ_２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ_２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ_２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。

図３（ｂ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ_２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚１０ｎｍ、タンタル（Ｔａ）膜を膜厚１５ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、例えば、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。

図３（ｃ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚７５ｎｍ堆積させた。

図３（ｄ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学的成長によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行った。

図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１の平坦化工程（Ｓ１２０）から酸化処理工程（Ｓ１２４）までを示している。それ以降の工程は後述する。

図４（ａ）において、平坦化工程の一例である研磨工程として、ＣＭＰ法によってＳｉＯ_２膜２２２の表面、すなわち、開口部１５０以外に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、及びバリアメタル膜２４０を研磨除去することにより、図４（ａ）に表したような埋め込み構造を形成する。ここでは、一例として、ＣＭＰ装置はオービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いた。ＣＭＰ荷重は１．０３×１０^４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ^−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ^−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層パッド（ロデール社のＩＣ１０００）、ＣＭＰスラリーはＣｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、バリアメタル用に砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いた。上述の条件でＣＭＰを行い、溝外部のＣｕ膜とバリアメタル膜を除去してダマシンＣｕ配線を形成した。

図４（ｂ）において、還元工程の一例である還元性プラズマ処理工程として、ＣＶＤ装置内でアンモニア（ＮＨ_３）プラズマ処理を行なう。この処理により図４（ａ）における平坦化工程でのＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、キャップＳｉＯ_２膜上に存在する残留有機物を除去することができる。前記還元性のプラズマはアンモニアプラズマ、もしくは水素（Ｈ_２）プラズマが効果的であり、特にアンモニアプラズマが処理装置内におけるガスの扱い易さから好ましい。

図５は、ＣＶＤ装置の概要を説明するための概念図である。
図５において、ＣＶＤ装置５００は、複数のチャンバ５１０，５２０，５３０を有している。カセット室５５０にウェハをセットし、搬送室５４０において、搬送ロボットが、各チャンバにウェハを搬送或いは搬出する。後述するように、還元性プラズマ処理工程と改質膜形成工程とＳｉＣ膜形成工程とをかかるＣＶＤ装置５００内において、連続的に処理する。例えば、還元性プラズマ処理工程をチャンバ５１０にて行ない、改質膜形成工程をチャンバ５２０にて行ない、ＳｉＣ膜形成工程をチャンバ５３０にて行なう。或いは、１つのチャンバにて、複数の工程を行っても構わない。前記Ｃｕ膜表面を前記還元性のプラズマで処理する工程と、後述する酸化性の雰囲気に前記Ｃｕ膜表面をさらす工程と、Ｃｕ膜表面に第二の絶縁膜としてＳｉＣ膜を形成する工程が、複数の真空チャンバを有する一つの装置内で行われることでプロセスを安定化させることができる。また、外気にウェハを晒すことなく処理するため、パーティクルの付着を防止することができる。

図６は、チャンバ内における構成を説明するための概念図である。
図６において、還元性プラズマ処理工程では、チャンバ３００の内部にて、下部電極３１０を兼ねた温度が４００℃に制御された基板ホルダの上に基体１００となる半導体基板を設置する。そして、チャンバ３００の内部に上部電極３２０内部からガスを供給する。供給するガス流量は１１．８Ｐａ・ｍ^３／ｓ（７０００ｓｃｃｍ）とした。真空ポンプ３３０により２３３Ｐａのガス圧力になるように真空引きされたチャンバ３００の内部の上記上部電極３２０と下部電極３１０との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５６０Ｗ、低周波パワーは２５０Ｗ、処理時間は１０秒とした。

図４（ｃ）において、改質膜形成工程の一例である酸化処理工程として、還元性プラズマ処理されたＣｕ膜であるシード膜２５０とめっきされ堆積したＣｕ膜２６０の表面全面に、図５における同じＣＶＤ装置５００内で酸化処理を行う。例えば、チャンバ５２０を用いる。酸化性雰囲気を構成するガスとして酸素（Ｏ_２）ガスを用いる。
図７は、チャンバ内における構成を説明するための概念図である。
図７において、酸化処理工程では、チャンバ３００の内部にて、下部電極３１０を兼ねた温度が１００℃以下に制御された基板ホルダの上に基体１００となる半導体基板を設置する。そして、チャンバ３００の内部に上部電極３２０内部からガスを供給する。供給するガス流量は、Ｏ_２ガスを１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）とし、ガス流量を安定させるために同時にＨｅガスを１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）で流した。真空ポンプ３３０により１００Ｐａのガス圧力になるように真空引きし、処理時間は１０分とした。ウェハ温度は、１００℃以下としているが、２０〜６０℃に制御するのがより望ましい。

以上のように、ウェハ温度を１００℃以下まで戻して酸素ガスを１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）、ガス圧力を１００Ｐａで１０分間流すことで、Ｃｕ表面に１〜３ｎｍの酸化層として酸化銅（ＣｕＯ）膜２７０が形成される。また、比較例としてこの酸化処理を行わないウェハも用意した。酸化性雰囲気に１００℃以下で晒すことにより、高温で生じる不具合、すなわち、Ｃｕ表面の酸化が進んで表面が腐食してしまうのを防ぐことができる。よって、薄膜に形成された酸化膜を半導体装置の一部としてそのまま使用することができる。

前記酸化性の雰囲気としては亜酸化窒素（Ｎ_２Ｏ）ガスやＯ_２ガスがある。プラズマを使わずにこれらのガスをＣｕ表面に照射するだけで数ｎｍの厚さの酸化層が形成され、ストレスマイグレーション抑制の効果が期待できる。これらのガスとともにＨｅやアルゴン（Ａｒ）などの不活性ガスや、窒素（Ｎ_２）などのガスを同時に流すこともできる。処理時間は１０分以下が好ましい。処理時間が長くなると酸化反応が進行してヴィア抵抗が増加するからである。

図８は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図８では、図１のＳｉＣ膜形成工程（Ｓ１２６）からＳｉＯ_２膜形成工程（Ｓ１３８）までを示している。それ以降の工程は後述する。

図８（ａ）において、次の層における絶縁膜形成工程の一部であるＳｉＣ膜形成工程として、図５における同じＣＶＤ装置５００内で温度を再び４００℃まで上げて５０ｎｍの膜厚のＳｉＣ膜２７５を形成する。ＳｉＣ膜２７５は拡散防止膜の働きがあり、このＳｉＣ膜２７５を形成することで、Ｃｕの拡散を防止することができる。例えば、チャンバ５３０を用いる。チャンバ内部の構成は、図６と同様であり、供給ガス、圧力、温度、プラズマ等のプロセス条件を適宜調整してＳｉＣ膜２７５を成膜すればよい。かかるＣＶＤ法で形成されるＳｉＣ膜２７５の他に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ_２膜を用いることができる。

図８（ｂ）において、ｌｏｗ−ｋ膜形成工程として、図２（ｃ）で説明した工程と同様に、ＳｉＣ膜２７５の上にＳｉＣ膜２７５よりも比誘電率の低い低誘電率膜である、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成する。そして、同様に、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２８０表面をＣＶＤ装置内でＨｅプラズマ照射によって表面改質する。

図８（ｃ）において、ＳｉＣ膜形成工程として、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２８０上にＳｉＣ膜２８２を形成する。ＳｉＣ膜２８２は、後述するデュアルダマシン法によるＣｕ埋め込みのための溝及び孔をエッチングにより形成するためのエッチングストッパとすることができる。そして、ｌｏｗ−ｋ膜形成工程として、ＳｉＣ膜２８２上にｌｏｗ−ｋ膜２８５を形成する。そして、同様に、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２８５表面をＣＶＤ装置内でＨｅプラズマ照射によって表面改質する。そして、ＳｉＯ_２膜形成工程として、図２（ｄ）で説明した工程と同様、前記Ｈｅプラズマ処理を行った後、キャップ膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２８５上にＳｉＯ_２膜２９０を形成する。

図９は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図９では、図１の開口部形成工程（Ｓ１４０）からシード膜形成工程（Ｓ１４４）までを示している。それ以降の工程は後述する。

図９（ａ）において、開口部形成工程として、図３（ａ）で説明した工程と同様、リソグラフィ工程とドライエッチング工程でデュアルダマシン配線を作製するための配線溝構造である開口部１５２，１５４を、ＳｉＯ_２膜２９０とｌｏｗ−ｋ膜２８５とＳｉＣ膜２８２とｌｏｗ−ｋ膜２８０とＳｉＣ膜２７５とに形成する。孔形成工程として開口部１５０に堆積した下層Ｃｕ膜２６０へと貫通する、ヴィア孔となる開口部１５２を形成し、溝形成工程として上層配線用の溝となる開口部１５４を形成する。ヴィア孔となる開口部１５２と上層配線用の溝となる開口部１５４とのどちらを先に形成しても構わない。

図９（ｂ）において、バリアメタル膜形成工程として、図３（ｂ）で説明した工程と同様、前記開口部形成工程により形成された開口部１５２，１５４及びＳｉＯ_２膜２９０表面にバリアメタル材料を用いたバリアメタル膜２４２を形成する。形成方法は、図３（ａ）で説明した工程と同様、スパッタ法を用いればよいが、配線溝とヴィア孔とを同時に成膜するため、アスペクト比が大きくなってしまうので、ＡＬＤ法、ＡＬＣＶＤ法やＣＶＤ法などを用いた方が望ましい。ＰＶＤ法を用いる場合より被覆率を良くすることができる。

図９（ｃ）において、シード膜形成工程として、図３（ｃ）で説明した工程と同様、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５２としてバリアメタル膜２４２が形成された開口部１５２，１５４内壁及び基体２００表面に堆積（形成）させる。

図１０は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図１０では、図１のめっき工程及びアニール工程（Ｓ１４６）から平坦化工程（Ｓ１４８）までを示している。

図１０（ａ）において、めっき工程として、図３（ｄ）で説明した工程と同様、シード膜２５２をカソード極として、電解めっき等の電気気相成長によりＣｕ膜２６４を開口部１５２，１５４及び基体２００表面に堆積させる。これによりＣｕ膜２６４の一部にヴィア２６２が形成される。

図１０（ｂ）において、平坦化工程として、図４（ａ）で説明した工程と同様、ＣＭＰ法によってＳｉＯ_２膜２９０の表面に堆積された導電部としての配線層となるＣｕ膜２６４、シード膜２５２、及びバリアメタル膜２４２を研磨除去することにより、図１０（ｂ）に表したような埋め込み構造を形成する。溝外部のＣｕ膜とバリアメタル膜を除去してデュアルダマシンＣｕ配線を形成する。

以上のように、デュアルダマシン構造を作製して、１層目のＣｕ配線と２層目のＣｕ配線がヴィア層で接続される構造を形成する。かかる製造方法により製造された半導体装置を用いてストレスマイグレーション試験を行った結果を以下に説明する。
前述の２種類のウェハ、すなわち、酸化処理を行ったウェハと行っていないウェハとに保護膜とパッド電極を形成した後、かかる２種類のウェハを１７５℃で５００時間保管して、１層目のＣｕ配線の幅が１０マイクロメートル、２層目のＣｕ配線の幅が０．２マイクロメートル、ヴィア径が０．１４マイクロメートルの構造においてヴィア抵抗の歩留り（１０％抵抗増加）を調べた。
図１１は、ストレスマイグレーション試験の結果を示す図である。
その結果、酸化処理を行ったウェハではヴィア抵抗の劣化はほとんど見られなかった。これに対して、前述の酸化処理を行っていないウェハでは同一構造のヴィアで抵抗の歩留りが１００％から１０％まで低下した。劣化したヴィアをＴＥＭで観察した結果、図２７に示すようなボイドが形成されていた。一方、酸化処理したウェハではボイドが見つからなかった。つまり、酸化処理されたウェハではヴィア底の直下の配線層表面におけるＣｕ原子の移動が酸素によって阻止され、ストレスマイグレーションを抑制することができたものと考えられる。
本実験をデバイスが搭載されたウェハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においても有効であり、さらに３層目以上のＣｕ配線層でも有効な結果が得られた。
ｌｏｗ−ｋ材料としては、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）やポリマー、ＣＶＣで形成されたＳｉＯＣ膜を用いても同様の結果が得られた。

以上のように、前記Ｃｕ膜２６０表面部にＣｕ膜２６０の改質膜として、酸化膜を形成することで、前記Ｃｕ膜２６０表面部におけるＣｕ原子の移動を抑制することができる。Ｃｕ原子の移動が抑制させることで、空孔が、ヴィア２６２直下に集まることを防止することができる。ヴィア２６２直下にボイドが形成されることを抑制することができるので、ヴィア抵抗の増加を抑制し、ヴィア抵抗の歩留まりの低下を抑制することができる。

実施の形態２．
前記実施の形態１では、Ｃｕ表面の酸化処理を、プラズマを用いずに行なった。実施の形態２では、Ｃｕ−ＣＭＰ後に水素プラズマ処理と、Ｃｕ表面の酸化処理を、プラズマを用いて行なう酸素プラズマ処理との２ステップで行うことによってヴィア直下のストレスマイグレーションを抑制する方法を説明する。
図１２は、実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。
図１２においては、酸化処理工程（Ｓ１２４）を酸化性プラズマ処理工程（Ｓ１１２４）に変更した以外は、図１と同様である。

図１３は、図１２のフローチャートに対応して実施される工程を表す工程断面図である。
図１３では、図１２の平坦化工程（Ｓ１２０）から酸化処理工程（Ｓ１１２４）までを示している。ＳｉＯ_２膜形成工程（Ｓ１０２）からめっき工程及びアニール工程（Ｓ１１８）までは、実施の形態１と同様であるので説明を省略する。

図１３において、図１３（ａ）に示す平坦化工程は、実施の形態１と同様であるので説明を省略する。

図１３（ｂ）において、還元性プラズマ処理工程として、実施の形態１では、ＮＨ_３プラズマを用いているが、ここでは、Ｈ_２プラズマを用いる。前記還元性のプラズマはＮＨ_３プラズマが処理装置内におけるガスの扱い易さから好ましいが、Ｈ_２プラズマを用いても同様の効果を得ることができる。
図５におけるＣＶＤ装置内で図６と同様なチャンバ構成において、還元性プラズマ処理工程では、プラズマ雰囲気に基体１００となる半導体基板を晒す。チャンバ３００の内部にて、下部電極３１０を兼ねた温度が４００℃に制御された基板ホルダの上に基体１００となる半導体基板を設置する。そして、チャンバ３００の内部に上部電極３２０内部からガスを供給する。供給するガス流量は１６．０Ｐａ・ｍ^３／ｓ（９５００ｓｃｃｍ）とした。真空ポンプ３３０により３００Ｐａのガス圧力になるように真空引きされたチャンバ３００の内部の上記上部電極３２０と下部電極３１０との間に高周波電源を用いてプラズマを生成させる。高周波パワーは２４０Ｗ、低周波パワーは０Ｗ、処理時間は１５秒とした。
以上のように、Ｃｕ−ＣＭＰ工程の次にＣＶＤ装置内で水素プラズマ処理を行なうことによりＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、キャップＳｉＯ_２膜上にある残留有機物を除去することができる。

図１３（ｃ）において、改質膜形成工程の一例である酸化性プラズマ処理工程として、還元性プラズマ処理されたＣｕ膜であるシード膜２５０とめっきされ堆積したＣｕ膜２６０の表面全面に、図５における同じＣＶＤ装置５００内で酸化処理を行う。例えば、チャンバ５２０を用いる。酸化性雰囲気を構成するガスとして酸素（Ｏ_２）ガスを用いる。
図１４は、チャンバ内における構成を説明するための概念図である。
図１４において、酸化性プラズマ処理工程では、チャンバ３００の内部にて、下部電極３１０を兼ねた温度が４００℃に制御された基板ホルダの上に基体１００となる半導体基板を設置する。そして、チャンバ３００の内部に上部電極３２０内部からガスを供給する。供給するガス流量は、Ｏ_２ガスを０．３４Ｐａ・ｍ^３／ｓ（２００ｓｃｃｍ）とし、ガス流量を安定させるために同時にＨｅガスを１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）で流した。真空ポンプ３３０により１００Ｐａのガス圧力になるように真空引きされたチャンバ３００の内部の上記上部電極３２０と下部電極３１０との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、処理時間は２秒とした。

以上のように、同じＣＶＤ装置内で酸素プラズマ処理として、酸素ガスを０．３４Ｐａ・ｍ^３／ｓ（２００ｓｃｃｍ）、ガス圧力を１００Ｐａで流し、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃、時間は２秒とすることで、Ｃｕ表面に３〜４ｎｍの酸化層となるＣｕＯ膜２７０が形成される。プラズマを用いることによって酸化層を形成する時間を短縮することができる。かかる酸化性ガスを用いてプラズマ処理することもストレスマイグレーション抑制には効果的である。しかし、プラズマを用いる場合はＣｕ表面の酸化が過度に進行してＣｕ配線の電気抵抗が増加する問題があるため、処理時間を短くすることが望ましい。具体的には１０秒以下が好ましい。言い換えれば、ヴィア抵抗の増加が５％増加以下に抑えるように処理することが望ましい。ヴィア抵抗の増加が５％増加以下に抑えるように処理することにより、形成された酸化膜を半導体装置の一部としてそのまま使用することができる。また、比較例としてこの酸化処理を行わないウェハも用意した。

前記酸化性の雰囲気としてはＯ_２ガスの代わりに、Ｎ_２Ｏガスを用いてもよい。同様に、Ｏ_２ガス或いはＮ_２ＯガスとともにＨｅやＡｒなどの不活性ガスや、Ｎ_２などのガスを同時に流してもよい。

以降、ＳｉＣ膜形成工程（Ｓ１２６）から平坦化工程（Ｓ１４８）までは、実施の形態１と同様であるため省略する。実施の形態２においても、還元性プラズマ処理工程と改質膜形成工程とＳｉＣ膜形成工程とを図５に示したＣＶＤ装置５００内において、連続的に処理することが望ましい点は同様である。複数の真空チャンバを有する一つの装置内で行われることでプロセスを安定化させることができる。また、外気にウェハを晒すことなく処理するため、パーティクルの付着を防止することができる。

以上のように、デュアルダマシン構造を作製して、１層目のＣｕ配線と２層目のＣｕ配線がヴィア層で接続される構造を形成する。かかる製造方法により製造された半導体装置を用いてストレスマイグレーション試験を行った結果を以下に説明する。
前述の２種類のウェハ、すなわち、酸化処理を行ったウェハと行っていないウェハとに保護膜とパッド電極を形成した後、かかる２種類のウェハを１７５℃で５００時間保管して、１層目のＣｕ配線の幅が１０マイクロメートル、２層目のＣｕ配線の幅が０．２マイクロメートル、ヴィア径が０．１４マイクロメートルの構造においてヴィア抵抗の歩留りを調べた。
図１５は、ストレスマイグレーション試験を行った結果を示す図である。
その結果、酸化処理を行ったウェハではヴィア抵抗の劣化はほとんど見られなかった。これに対して、前述の酸化処理を行っていないウェハでは同一構造のヴィアで抵抗の歩留りが１００％から２０％まで劣化した。劣化したヴィアをＴＥＭで観察した結果、図２７と同様なボイドが形成されていた。一方、酸化処理したウェハではボイドが見つからなかった。つまり、酸化処理されたウェハではヴィア底の直下の配線層表面におけるＣｕ原子の移動が酸素によって阻止され、ストレスマイグレーションを抑制することができたものと考えられる。
実施の形態１と同様、本実験をデバイスが搭載されたウェハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においても有効であり、さらに３層目以上のＣｕ配線層でも有効な結果が得られた。ｌｏｗ−ｋ材料として、ＨＳＱやポリマー、ＣＶＤで形成されたＳｉＯＣ膜を用いても同様の結果が得られた。

図１６は、ストレスマイグレーションによりボイドが形成される様子を説明するための概念図である。
図１７は、下層Ｃｕ配線上に酸化膜が形成されている場合の空孔の動きを説明するための概念図である。
図１６（ａ）に示すように、下層Ｃｕ配線において、拡散防止膜となるＳｉＣとの界面に存在する空孔は、ストレスが多いため、図１６（ｂ）に示すように、Ｃｕヴィア直下に集まりボイドを形成する。これに対し、図１７（ａ）に示す下層Ｃｕ配線上に図１７（ｂ）に示す酸化層となるＣｕＯ膜を形成することで、図１７（ｃ）に示すように、後にヴィアが形成されても下層Ｃｕ配線界面のＣｕ原子がＣｕＯ膜により移動せず、したがって空孔が移動せず、ボイドを形成しない。
Ｃｕ原子は、界面、粒界の順で移動しやすい。これは、活性化エネルギーが界面で最も低くなるため最も移動しやすいと考えられる。よって、ストレスマイグレーションを抑制するには、界面領域、粒界領域を考慮して下層Ｃｕ配線表面から深さ５ｎｍ以下のＣｕ原子の移動を抑制することが効果的である。特に、界面領域として下層Ｃｕ配線表面から深さ１〜２ｎｍのＣｕ原子の移動を抑制することが効果的である。すなわち、実施の形態１における酸化処理で１〜３ｎｍ、実施の形態２における酸化性プラズマ処理で３〜４ｎｍのＣｕＯを形成することで、Ｃｕ原子の移動を抑制することができる。

実施の形態３．
前記実施の形態１，２においては、Ｃｕ表面の改質膜としてＣｕＯ膜を形成する例を示したが、シラン（ＳｉＨ_４）ガスを用いることによってＣｕ表面をシリサイド化させることも効果がある。実施の形態３では、Ｃｕ表面の改質膜としてシリサイド膜を形成する例を説明する。
図１８は、実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。
図１８においては、酸化処理工程（Ｓ１２４）をシリサイド化処理工程（Ｓ１６２４）に変更した以外は、図１と同様である。

図１９は、図１８のフローチャートに対応して実施される工程を表す工程断面図である。
図１９では、図１８の平坦化工程（Ｓ１２０）から酸化処理工程（Ｓ１６２４）までを示している。ＳｉＯ_２膜形成工程（Ｓ１０２）からめっき工程及びアニール工程（Ｓ１１８）までは、実施の形態１と同様であるので説明を省略する。

図１９において、図１９（ａ）に示す平坦化工程は、実施の形態１と同様であるので説明を省略する。

図１９（ｂ）において、還元性プラズマ処理工程として、実施の形態１では、ＮＨ_３プラズマを用い、実施の形態２では、Ｈ_２プラズマを用いているが、どちらでも構わない。実施の形態１，２同様に、Ｃｕ表面に還元性プラズマ処理を行なう。以上のように、Ｃｕ−ＣＭＰ工程の次にＣＶＤ装置内で還元性プラズマ処理を行なうことによりＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、キャップＳｉＯ_２膜上にある残留有機物を除去することができる。

図１９（ｃ）において、改質膜形成工程の一例であるシリサイド化処理工程として、還元性プラズマ処理されたＣｕ膜であるシード膜２５０とめっきされ堆積したＣｕ膜２６０の表面全面に、図５における同じＣＶＤ装置５００内でシリサイド化処理を行う。例えば、チャンバ５２０を用いる。ガスとしてＳｉＨ_４ガスを用いる。
図２０は、チャンバ内における構成を説明するための概念図である。
図２０において、シリサイド化処理工程では、実施の形態１と同様、プラズマを用いずにチャンバ３００の内部に上部電極３２０内部からＳｉＨ_４ガスを供給する。処理時間は１０秒以内が望ましい。ＳｉＨ_４ガスをＣｕ表面に照射することで、シリサイド膜としてＣｕＳｉ膜２７２を形成する。

以降、ＳｉＣ膜形成工程（Ｓ１２６）から平坦化工程（Ｓ１４８）までは、実施の形態１と同様であるため省略する。実施の形態３においても、還元性プラズマ処理工程と改質膜形成工程とＳｉＣ膜形成工程とを図５に示したＣＶＤ装置５００内において、連続的に処理することが望ましい点は同様である。複数の真空チャンバを有する一つの装置内で行われることでプロセスを安定化させることができる。また、外気にウェハを晒すことなく処理するため、パーティクルの付着を防止することができる。

実施の形態４．
実施の形態３では、Ｃｕ表面のシリサイド化処理を、プラズマを用いずに行なった。実施の形態４では、Ｃｕ−ＣＭＰ後に水素プラズマ処理と、Ｃｕ表面のシリサイド化処理を、プラズマを用いて行なうシリサイド化プラズマ処理との２ステップで行うことによってヴィア直下のストレスマイグレーションを抑制する方法を説明する。

図２１は、実施の形態４における一部の工程を表す工程断面図である。
図２１（ｃ）において、シリサイド化処理工程をシリサイド化プラズマ処理工程に変更した以外は、実施の形態３と同様である。
図２１（ｃ）において、ＳｉＨ４ガスのプラズマを用いることによってシリサイド層を形成する時間を短縮することもできる。
図２２は、チャンバ内における構成を説明するための概念図である。
図２２において、シリサイド化処理工程では、実施の形態１と同様、プラズマを用いてチャンバ３００の内部に上部電極３２０内部からＳｉＨ_４ガスを供給し、ＳｉＨ４ガスのプラズマを用いてＣｕＳｉ膜２７２を形成する。

前記実施の形態３，４において、ヴィア抵抗の増加量が５％以下に抑えるように処理時間を短くするのが望ましい。具体的には１０秒以下が好ましい。実施の形態４に説明したようにＳｉＨ４ガスのプラズマを用いることによってシリサイド層を形成する時間をさらに短縮することができる。

図２３は、図１８のフローチャートに対応して実施されるＳｉＣ膜形成工程（Ｓ１２６）からＳｉＯ_２膜形成工程（Ｓ１３８）までを表す工程断面図である。
図２４は、図１８のフローチャートに対応して実施される開口部形成工程（Ｓ１４０）からシード膜形成工程（Ｓ１４４）までを表す工程断面図である。
図２５は、図１８のフローチャートに対応して実施されるめっき工程及びアニール工程（Ｓ１４６）から平坦化工程（Ｓ１４８）までを表す工程断面図である。
図２３〜２５は、前記実施の形態３，４において、図８〜１０に示すＣｕＯ膜２７０がＣｕＳｉ膜２７２に代わった以外は、図８〜１０での説明と同様であるので、説明を省略する。

以上のように、前記Ｃｕ膜２６０表面部にＣｕ膜２６０の改質膜として、シリサイド膜を形成することで、前記Ｃｕ膜２６０表面部におけるＣｕ原子の移動を抑制することができる。Ｃｕ原子の移動が抑制させることで、空孔が、ヴィア２６２直下に集まることを防止することができる。ヴィア２６２直下にボイドが形成されることを抑制することができるので、ヴィア抵抗の増加を抑制し、ヴィア抵抗の歩留まりの低下を抑制することができる。シリサイド膜でも、ストレスマイグレーションを抑制するには、界面領域、粒界領域を考慮して下層Ｃｕ配線表面から深さ５ｎｍ以下のＣｕ原子の移動を抑制することが効果的である。

実施の形態５．
前記各実施の形態では、ヴィア下部に位置するヴィア下層のＣｕ層にボイドが生じないようにするために、下層Ｃｕ層の全表面を酸化或いはシリサイド化させているが、ヴィア孔をエッチングにて形成後、前記各実施の形態では説明を省略したドライエッチング洗浄液（ＥＫＣ５９２０による５分間の室温洗浄）でヴィア底残渣を除去するウェット洗浄を行なった後、酸素雰囲気或いはＳｉＨ_４ガス雰囲気に晒すことで、下層Ｃｕ層のうち、ヴィア下部に位置する部分表面だけ酸化或いはシリサイド化させてもよい。下層Ｃｕ層の表面において、改質膜が形成されるのは、前記ヴィア孔により表面が開口された部分に限られることになるが、それでも改質膜が形成されることで、下層Ｃｕ層の全表面を酸化或いはシリサイド化させる場合より、効果としては少なくなるが、ヴィア直下におけるＣｕ原子の移動を抑制することができる。ヴィア直下におけるＣｕ原子の移動を抑制することができるので、ヴィア直下に空孔が集まることを防止することができる。

前記各実施の形態において、ｌｏｗ−ｋ膜の比誘電率ｋが２．６以下の場合、ｌｏｗ−ｋ膜の側壁が、２０ｎｍ以下の膜厚のＣＶＤ膜で被覆されていることが望ましい。その理由は、比誘電率が２．６以下の場合はポーラス膜であることが多く、ポアシーリングをＣｕ配線の側壁で行う必要があるからである。特に、前述のＡＬＤ法やＣＶＤ法によってバリアメタル膜を成膜する場合は必要である。ポアシーリング用のＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜が最適である。

また、バリアメタルとして、Ｔａ，ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。

ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。

なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものである。

上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。

以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。

さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ＣＶＤ装置の概要を説明するための概念図である。 チャンバ内における構成を説明するための概念図である。 チャンバ内における構成を説明するための概念図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ストレスマイグレーション試験の結果を示す図である。 実施の形態２における半導体装置の製造方法の要部を表すフローチャートである。 図１２のフローチャートに対応して実施される工程を表す工程断面図である。 チャンバ内における構成を説明するための概念図である。 ストレスマイグレーション試験を行った結果を示す図である。 ストレスマイグレーションによりボイドが形成される様子を説明するための概念図である。 下層Ｃｕ配線上に酸化膜が形成されている場合の空孔の動きを説明するための概念図である。 実施の形態３における半導体装置の製造方法の要部を表すフローチャートである。 図１８のフローチャートに対応して実施される工程を表す工程断面図である。 チャンバ内における構成を説明するための概念図である。 実施の形態４における一部の工程を表す工程断面図である。 チャンバ内における構成を説明するための概念図である。 図１８のフローチャートに対応して実施されるＳｉＣ膜形成工程（Ｓ１２６）からＳｉＯ_２膜形成工程（Ｓ１３８）までを表す工程断面図である。 図１８のフローチャートに対応して実施される開口部形成工程（Ｓ１４０）からシード膜形成工程（Ｓ１４４）までを表す工程断面図である。 図１８のフローチャートに対応して実施されるめっき工程及びアニール工程（Ｓ１４６）から平坦化工程（Ｓ１４８）までを表す工程断面図である。 従来のＬｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。 従来のＣｕ配線を組み合わせた多層配線構造を有する半導体装置を示す断面図である。

符号の説明

１００，２００ 基体
１５０，１５２，１５４ 開口部
２１０，２２２，２９０ ＳｉＯ_２膜
２１２，２７５，２８２ ＳｉＣ膜
２２０，２８０，２８５ ｌｏｗ−ｋ膜
２２１，２８１，２８６ 絶縁膜
２４０，２４２ バリアメタル膜
２５０，２５２ シード膜
２６０，２６４ Ｃｕ膜
２６２ ヴィア
２７０ 酸化銅（ＣｕＯ）膜
２７２ ＣｕＳｉ膜
３００，５１０，５２０，５３０ チャンバ
３１０ 下部電極
３２０ 上部電極
３３０ 真空ポンプ
４００ ボイド
５００ ＣＶＤ装置
５４０ 搬送室
５５０ カセット室

Claims (8)

1. 基体上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
   前記第１の絶縁膜に開口部を形成する開口部形成工程と、
   前記開口部に導電性材料を堆積させる第１の堆積工程と、
   前記開口部以外に堆積した導電性材料を研磨する研磨工程と、
   前記第１の絶縁膜の開口部に堆積した導電性材料の表面を還元性プラズマ雰囲気に晒す還元工程と、
   前記還元性プラズマ雰囲気に晒された、前記第１の絶縁膜の開口部に堆積した導電性材料の表面部に、前記導電性材料の改質膜として、酸化膜とシリサイド膜とのいずれかを形成する改質膜形成工程と、
   前記第１の絶縁膜と前記導電性材料との上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
   前記第２の絶縁膜に、前記第１の絶縁膜の開口部に堆積した導電性材料へと貫通する孔を形成する孔形成工程と、
   前記孔に導電性材料を堆積させる第２の堆積工程と、
   を備えたことを特徴とする半導体装置の形成方法。
2. 前記改質膜形成工程において、前記第２の絶縁膜形成工程の前に、前記第１の絶縁膜の開口部に堆積した導電性材料の表面全体に改質膜を形成することを特徴とする請求項１記載の半導体装置の形成方法。
3. 前記改質膜形成工程において、前記孔形成工程により形成された前記孔を介して前記第１の絶縁膜の開口部に堆積した導電性材料の表面に改質膜を形成することを特徴とする請求項１記載の半導体装置の形成方法。
4. 前記改質膜形成工程において、酸化膜を形成する場合に、前記第１の絶縁膜の開口部に堆積した導電性材料の表面を酸化性雰囲気に１００℃以下で晒すことを特徴とする請求項１記載の半導体装置の形成方法。
5. 前記改質膜形成工程において、酸化膜を形成する場合に、酸素（Ｏ_２）或いは亜酸化窒素（Ｎ_２Ｏ）ガスを供給することを特徴とする請求項４記載の半導体装置の形成方法。
6. 前記改質膜形成工程において、シリサイド膜を形成する場合に、シラン（ＳｉＨ_４）ガス雰囲気に前記導電性材料の表面を晒すことを特徴とする請求項１記載の半導体装置の形成方法。
7. 前記改質膜形成工程において、前記導電性材料の表面に５ｎｍ以下の前記改質膜を形成することを特徴とする請求項１〜６いずれか記載の半導体装置の形成方法。
8. 前記第２の絶縁膜形成工程において、前記導電性材料の拡散を防止する拡散防止膜と前記拡散防止膜上に前記拡散防止膜よりも比誘電率の低い低誘電率膜とを形成し、
   前記還元工程と前記改質膜形成工程と前記第２の絶縁膜形成工程における拡散防止膜の形成工程とを、複数のチャンバを有する１つの装置内で行うことを特徴とする請求項１，２，４〜６いずれか記載の半導体装置の形成方法。