JP2006156519A - 半導体装置の製造方法 - Google Patents

Abstract

【目的】 キャップ絶縁膜がｌｏｗ−ｋ膜から剥離することを抑制することを目的とする。
【構成】 本発明の半導体装置の製造方法は、基体上にｌｏｗ−ｋ材料を用いたｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０４）と、ｌｏｗ−ｋ膜を研磨する研磨工程（Ｓ１０６）と、研磨されたｌｏｗ−ｋ膜上に前記ｌｏｗ−ｋ膜を覆うキャップ絶縁膜となるＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１１２）と、前記ＳｉＯ_２膜上に導電性材料を堆積させる導電性材料堆積工程（Ｓ１１６〜Ｓ１２０）と、前記導電性材料を研磨して平坦化させる平坦化工程（Ｓ１２２）と、を備えたことを特徴とする。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に係り、特に、銅（Ｃｕ）配線と多孔質低誘電率（ポーラスｌｏｗ−ｋ）膜を用いた半導体装置の製造方法に関するものである。

近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。化学機械研磨（ケミカル・メカニカル・ポリッシング：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法もその一つであり、ＬＳＩ製造工程、特に多層配線形成工程における層間絶縁膜の平坦化、金属プラグ形成、或いは埋め込み工程において頻繁に利用されている技術である（例えば、特許文献１参照）。

特に、最近はＬＳＩの高速性能化を達成するために、配線技術を従来のアルミ（Ａｌ）合金から低抵抗のＣｕ或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜をＣＭＰにより除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている（例えば、特許文献２参照）。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。

さらに、最近は層間絶縁膜として比誘電率の低いｌｏｗ−ｋ膜を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ_２膜）から比誘電率ｋが例えば３．５以下のｌｏｗ−ｋ膜を用いることにより、配線間の寄生容量を低減することが試みられている。また、比誘電率ｋが２．５以下のｌｏｗ−ｋ膜材料の開発も進められており、これらは材料中に空孔が入ったポーラス材料となっているものが多い。このようなｌｏｗ−ｋ膜（若しくはポーラスｌｏｗ−ｋ膜）とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法は次のようなものである。

図１０は、従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。
図１０では、デバイス部分等の形成方法は省略している。
図１０（ａ）において、シリコン基板による基体２００上に化学気相成長（ＣＶＤ）等の方法により第１の絶縁膜２２１を成膜する。
図１０（ｂ）において、フォトリソグラフィ工程及びエッチング工程により、Ｃｕ金属配線或いはＣｕコンタクトプラグを形成するための溝構造（開口部Ｈ）を第１の絶縁膜２２１に形成する。
図１０（ｃ）において、第１の絶縁膜２２１上にバリアメタル膜２４０、Ｃｕシード膜及びＣｕ膜２６０をかかる順序で形成して、１５０℃から４００℃の温度で約３０分間アニール処理する。
図１０（ｄ）において、Ｃｕ膜２６０とバリアメタル膜２４０をＣＭＰにより除去することにより、溝である開口部ＨにＣｕ配線を形成する。
図１０（ｅ）において、前記Ｃｕ膜２６０表面に還元性プラズマ処理を施した後に第２の絶縁膜２８１を成膜する。
さらに、多層Ｃｕ配線を形成する場合は、これらの工程を繰り返して積層していくのが一般的である。ここで、第１の絶縁膜２２１と第２の絶縁膜２８１の大半がｌｏｗ−ｋ膜となる。

前記ＣＭＰに関し、層間絶縁膜上にハードマスクとなる絶縁膜を形成し、その上にバリアメタル膜とＣｕ膜が形成された基板に対し、Ｃｕ膜とバリアメタル膜をＣＭＰにより除去する場合に、さらに、ハードマスクとなる絶縁膜もＣＭＰにより除去する技術が開示されている（例えば、特許文献３参照）。
米国特許番号４９４４８３６ 特開平２−２７８８２２号公報 特開２００３−７７９２０号公報

図１１は、ＣＭＰを用いた研磨工程時の半導体装置の断面例を示す図である。
図１１では、図１０における第１の絶縁膜は、下地ＣＶＤ膜となるＳｉＣ膜２１２とｌｏｗ−ｋ膜２２０とキャップ絶縁膜となるＳｉＯ_２膜２２２とにより構成される。
図１１において、図１０に示す前述の方法によってｌｏｗ−ｋ膜２２０を基体２００となるシリコンウエハ上に形成しても、ｌｏｗ−ｋ膜２２０はＳｉＯ_２膜２２２と比較して機械的強度が弱いため、ＣＭＰの研磨荷重Ｐによって構造的な破壊が起こったり、キャップＣＶＤ膜となるＳｉＯ_２膜２２２がｌｏｗ−ｋ膜２２０から剥離する問題があった。もしくはｌｏｗ−ｋ膜２２０と下地ＣＶＤ膜となるＳｉＣ膜２１２の界面で剥離する問題があった。特にヤング率や硬度が低いｌｏｗ−ｋ材料や、キャップＣＶＤ膜とｌｏｗ−ｋ膜の接着強度が低い材料でこの問題が頻発した。
従来はこのようなｌｏｗ−ｋ膜の剥離を抑制するために、ＣＭＰの研磨荷重を下げることで対処していた。しかし、研磨荷重を下げると研磨速度も低下するという問題があった。そのために、従来は安定した研磨速度とウエハ面内均一性を得るために６．９×１０^３Ｐａ（１ｐｓｉ）以上の研磨荷重でＣＭＰを行うことが一般的であった。この問題が、層間絶縁膜としてｌｏｗ−ｋ材を、配線としてＣｕを用いるｌｏｗ−ｋ／Ｃｕ配線開発の大きな問題となっていた。

本発明は、上述した問題点を克服し、キャップ絶縁膜がｌｏｗ−ｋ膜から剥離することを抑制することを目的とする。

本発明の半導体装置の製造方法は、
基体上に低誘電率絶縁材料を用いた低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
前記低誘電率絶縁膜を研磨する第１の研磨工程と、
研磨された前記低誘電率絶縁膜上に前記低誘電率絶縁膜を覆うキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
前記キャップ絶縁膜上に導電性材料を堆積させる導電性材料堆積工程と、
前記導電性材料を研磨する第２の研磨工程と、
を備えたことを特徴とする。

前記第１の研磨工程において、前記低誘電率絶縁膜を研磨することにより、後述するように前記低誘電率絶縁膜表面を改質することができる。その結果、前記低誘電率絶縁膜を覆うキャップ絶縁膜との接着性を向上させることができる。したがって、第２の研磨工程において、前記導電性材料を研磨する場合の荷重に対して対抗することができる。

さらに、本発明における前記低誘電率絶縁膜形成工程において、前記低誘電率絶縁材料として、比誘電率が３．０以下の材料を用いる場合に、特に有効である。

比誘電率が３．０以下の材料では、機械的強度が弱いため本発明において課題とするキャップ絶縁膜の剥離が生じやすいため、本発明を適用することは、特に有効である。

さらに、本発明における前記低誘電率絶縁膜形成工程において、前記低誘電率絶縁材料として、多孔質材料を用いる場合に、特に有効である。

記低誘電率絶縁膜の低誘電率化に伴い、多孔質材料を用いることになる。そして、多孔質材料は、さらに、機械的強度が弱いため本発明において課題とするキャップ絶縁膜の剥離がさらに生じやすい。よって、本発明を適用することは、特に有効である。

さらに、本発明における前記第１の研磨工程において、前記低誘電率絶縁膜の研磨量を５０ｎｍ以下とすることが望ましい。

さらに、本発明における前記第１の研磨工程において、研磨液を用いた化学機械研磨（ＣＭＰ）を行ない、
前記半導体装置の製造方法は、前記キャップ絶縁膜形成工程の前に、さらに、研磨された前記低誘電率絶縁膜をアニール処理するアニール工程を備えたことを特徴とする。

前記低誘電率絶縁膜をアニール処理することにより、前記第１の研磨工程において用いた研磨液によって吸湿した水分を除去することができる。水分を除去することにより比誘電率の上昇を抑制することができる。

さらに、本発明における前記キャップ絶縁膜形成工程において、キャップ絶縁膜の材料として、二酸化シリコン（ＳｉＯ_２）を用いることを特徴とする。

後述するように前記低誘電率絶縁膜表面を改質することによりＳｉＯ_２との接着性を向上させることができるため、キャップ絶縁膜の材料として、ＳｉＯ_２を用いることは、特に有効である。

さらに、本発明における前記導電性材料堆積工程において、前記導電性材料として、銅（Ｃｕ）を用いることを特徴とする。

前記第２の研磨工程において、摩擦力の大きいＣｕを研磨する場合に、特に、前記低誘電率絶縁膜とキャップ絶縁膜との剥離が生じやすい。よって、前記導電性材料として、銅（Ｃｕ）を用いる場合に、本発明を適用することは、特に有効である。

本発明の半導体装置の製造方法は、
基体上に低誘電率絶縁材料を用いた低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
前記低誘電率絶縁膜表面の性質がより親水性側になるように前記低誘電率絶縁膜表面を改質する改質工程と、
表面が改質された前記低誘電率絶縁膜上に前記低誘電率絶縁膜を覆うキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
前記キャップ絶縁膜上に導電性材料を堆積させる導電性材料堆積工程と、
前記導電性材料を研磨する研磨工程と、
を備えたことを特徴とする。

前記低誘電率絶縁膜表面の性質がより親水性側になるように前記低誘電率絶縁膜表面を改質することにより、前記低誘電率絶縁膜を覆うキャップ絶縁膜との接着性を向上させることができる。したがって、上述したように研磨工程において、前記導電性材料を研磨する場合の荷重に対して対抗することができる。

さらに、本発明における前記改質工程において、前記低誘電率絶縁膜表面を化学機械研磨（ＣＭＰ）することを特徴とする。

前記低誘電率絶縁膜表面をＣＭＰ処理を行なうことにより、前記低誘電率絶縁膜表面の性質がより親水性側になるように前記低誘電率絶縁膜表面を改質することができる。

さらに、本発明における前記低誘電率絶縁膜表面には、メチル基（ＣＨ_３）が結合され、
前記改質工程において、前記低誘電率絶縁膜表面に結合されるメチル基（ＣＨ_３）をヒドロキシ基（ＯＨ基）に改質することを特徴とする。

メチル基（ＣＨ_３）をヒドロキシ基（ＯＨ基）に改質することにより、前記低誘電率絶縁膜表面の性質をより親水性側にすることができる。さらに、前記低誘電率絶縁膜表面の結合がＯＨ基となることによりキャップ絶縁膜と結合しやすくすることができる。

以上説明したように、本発明によれば、前記低誘電率絶縁膜を覆うキャップ絶縁膜との接着性を向上させることができ、前記導電性材料を研磨する場合の荷重に対して対抗することができるので、前記低誘電率絶縁膜とキャップ絶縁膜との剥離を抑制することができる。

実施の形態１．
上述したＣｕ−ＣＭＰプロセスにおけるｌｏｗ−ｋ膜の剥離の問題は、ｌｏｗ−ｋ膜表面をＣＭＰによって改質してからキャップＣＶＤ絶縁膜を成膜することによって解決することができる。
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、本実施の形態では、絶縁膜形成工程として、ＳｉＣ膜を形成するＳｉＣ膜形成工程（Ｓ１０２）、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜を形成するｌｏｗ−ｋ膜形成工程（Ｓ１０４）、研磨工程（Ｓ１０６）、アニール工程（Ｓ１０８）、ｌｏｗ−ｋ膜表面をプラズマ処理するヘリウム（Ｈｅ）プラズマ処理工程（Ｓ１１０）、ＳｉＯ_２膜を形成するＳｉＯ_２膜形成工程（Ｓ１１２）と、開口部を形成する開口部形成工程（Ｓ１１４）と、導電性材料を堆積させる導電性材料堆積工程として、バリアメタル膜形成工程（Ｓ１１６）、シード膜形成工程（Ｓ１１８）、電解めっき工程（Ｓ１２０）と、平坦化工程（Ｓ１２２）という一連の工程を実施する。そして、さらに、拡散防止膜形成工程、絶縁膜形成工程と繰り返すことにより多層配線を形成する。

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のＳｉＣ膜形成工程（Ｓ１０２）からＨｅプラズマ処理工程（Ｓ１１０）までを示している。それ以降の工程は後述する。

図２（ａ）において、ＳｉＣ膜形成工程として、基体２００上に、ＣＶＤ法によって、ＳｉＣを用いた膜厚２５ｎｍの下地ＳｉＣ膜を堆積し、ＳｉＣ膜２１２を形成する。ここでは、ＣＶＤ法によって成膜しているが、その他の方法を用いても構わない。ＳｉＣ膜２１２は、エッチングストッパとしての機能を有する。ＳｉＣ膜を生成するのは難しいためＳｉＣ膜の代わりに炭酸化シリコン（ＳｉＯＣ）膜を用いても構わない。或いは、炭窒化シリコン（ＳｉＣＮ）膜、窒化シリコン（ＳｉＮ）膜を用いることができる。基体２００として、例えば、直径３００ミリのシリコンウエハ等の基板を用いる。ここでは、デバイス部分の形成を省略している。基体２００には、金属配線またはコンタクトプラグ等、デバイス部分が形成された層が形成されていても構わない。或いは、その他の層が形成されていても構わない。

図２（ｂ）において、ｌｏｗ−ｋ膜形成工程として、基体２００の上に形成された前記ＳｉＣ絶縁膜形成工程により形成されたＳｉＣ膜２１２の上に多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２２０を２００ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料としては、例えば、多孔質のメチルシルセスキオキサン（ｍｅｔｈｙｌ ｓｉｌｓｅｑｕｉｏｘａｎｅ：ＭＳＱ）を用いることができる。また、その形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｉｃ ｃｏａｔｉｎｇ）法を用いることができる。ここでは、スピナーの回転数は９００ｍｉｎ^−１（９００ｒｐｍ）で成膜した。このウエハをホットプレート上で窒素雰囲気中１５０℃の温度で７５秒間の第１のベークを行い、さらに２５０℃の温度で７５秒間第２のベークを行った後、最終的にホットプレート上で窒素雰囲気中４５０℃の温度で１０分間のキュアを行った。ＭＳＱの材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。例えば、比誘電率ｋが２．３、空孔率が３０％、ヤング率が３．０ＧＰａの物性値を有するｌｏｗ−ｋ膜２２０が得られる。

図２（ｃ）において、改質工程の一例である研磨工程として、ｌｏｗ−ｋ膜２２０をＣＭＰによって研磨する。ｌｏｗ−ｋ膜２２０をＣＭＰによって研磨することによってｌｏｗ−ｋ膜２２０表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ_２膜２２２との接着性を強くすることができる。後述するＣｕ−ＣＭＰの際、Ｃｕ表面ではＣＭＰ中の摩擦が高いために剥離が発生するが、ｌｏｗ−ｋ膜表面では摩擦が低いためにＣＭＰ剥離は起こらない。ｌｏｗ−ｋ膜２２０表面をＣＭＰによって改質する際に除去されるポーラスｌｏｗ−ｋ膜２２０の膜厚（研磨量）は、５０ｎｍ以下であることが望ましい。

図３は、ＣＭＰ装置の構成を示す概念図である。
ここでは、一例として、ＣＭＰ装置はオービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いた。図３（ａ）に示すように、オービタル回転型のＣＭＰ装置において、プラテン８２０上に配置された研磨パッド８２５上に、研磨面を下に向けて基板３００をキャリア８１０が保持する。そして、プラテン８２０を図に示すようにオービタル回転させながら、図３（ｂ）に示すように、スラリーを供給液８４０として、研磨パッド８２５の下側から供給口８２２を通って供給する。供給液８４０を研磨パッド８２５の下側から供給することで、供給液８４０が基板３００面内に供給される。供給された供給液８４０は、プラテン８２０の回転に伴い、外周部から排出される。ＣＭＰ荷重は１．０３×１０^４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ^−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ^−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層硬質パッド（ロデール社のＩＣ１０００）を用いた。研磨用のスラリーは、コロイダルシリカを用いた。ＣＭＰによって研磨されたポーラスｌｏｗ−ｋ膜２００の膜厚は３０ｎｍとした。研磨時間は、２０秒である。ＣＭＰ前のポーラスｌｏｗ−ｋ膜表面の水の接触角は１００度であったが、ＣＭＰによって４０度まで低下した。すなわち、ＣＭＰ処理により、表面が改質されて疎水性から親水性に近づけることができる。

ＣＭＰ装置は、以下のような装置を用いても構わない。
図４は、別のＣＭＰ装置の構成を説明するための概念図である。
図４（ａ）に示すように、ロータリ型のＣＭＰ装置において、プラテン５２０上に配置された研磨パッド５２５上に、研磨面を下に向けて基板３００をキャリア５１０が保持する。供給ノズル５３０から供給液５４０としてスラリーを供給する。図４（ｂ）に示すように、キャリア５１０を図に示すように回転することで基板３００を回転させ、プラテン５２０も回転させる。プラテン５２０の回転方向先に位置する基板３００の手前（図５（ｂ）の５４０に示す位置）に供給液５４０を供給することで、供給液５４０が基板３００面内に供給される。

そして、アニール工程として、研磨されたポーラスｌｏｗ−ｋ膜２００をアニール処理する。３５０℃で窒素雰囲気中で３０分間アニールを行なう。アニール処理を行なうことにより、ＣＭＰスラリーによって吸湿された水分を除去することができる。

ここでは、比較対象として、ＣＭＰによる研磨工程とアニール工程を行なわなかった試料も準備した。以降、ＣＭＰによる研磨工程とアニール工程を行なった試料とＣＭＰによる研磨工程とアニール工程とを行なわなかった試料との２種類の試料に対し、処理を進めた。

図２（ｄ）において、Ｈｅプラズマ処理工程として、このｌｏｗ−ｋ膜２２０表面をＣＶＤ装置内でヘリウム（Ｈｅ）プラズマ照射によって表面改質する。Ｈｅプラズマ照射によって表面が改質されることで、ｌｏｗ−ｋ膜２２０とｌｏｗ−ｋ膜２２０上に形成する後述するキャップ膜としてのＣＶＤ−ＳｉＯ_２膜２２２との接着性をさらに強くすることができる。ガス流量は１．７Ｐａ・ｍ^３／ｓ（１０００ｓｃｃｍ）、ガス圧力は１０００Ｐａ、高周波パワーは５００Ｗ、低周波パワーは４００Ｗ、温度は４００℃とした。キャップＣＶＤ膜をｌｏｗ−ｋ膜上に成膜する際は、ｌｏｗ−ｋ膜表面にプラズマ処理を施すことがキャップＣＶＤ膜との接着性を改善する上で有効である。プラズマガスの種類としてはアンモニア（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）、水素（Ｈ_２）、Ｈｅ、酸素（Ｏ_２）、シラン（ＳｉＨ_４）、アルゴン（Ａｒ）、窒素（Ｎ_２）などがあり、これらの中でもＨｅプラズマはｌｏｗ−ｋ膜へのダメージが少ないために特に有効である。また、プラズマガスはこれらのガスを混合したものでも良い。例えば、Ｈｅガスは他のガスと混合して用いると効果的である。

図５は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１のＳｉＯ_２膜形成工程（Ｓ１１０）からシード膜形成工程（Ｓ１１８）までを示している。それ以降の工程は後述する。

図５（ａ）において、ＳｉＯ_２膜形成工程として、前記Ｈｅプラズマ処理を行った後、ｌｏｗ−ｋ膜２２０を覆うキャップ絶縁膜として、ＣＶＤ法によってｌｏｗ−ｋ膜２２０上にＳｉＯ_２を膜厚５０ｎｍ堆積することで、ＳｉＯ_２膜２２２を形成する。ＳｉＯ_２膜２２２を形成することで、直接リソグラフィを行うことができないｌｏｗ−ｋ膜２２０を保護し、ｌｏｗ−ｋ膜２２０にパターンを形成することができる。かかるキャップＣＶＤ膜は、ＳｉＯ_２膜、ＳｉＣ膜、ＳｉＯＣ膜、ＳｉＣＮ膜などがあるが、ダメージ低減の観点からはＳｉＯ_２膜が優れ、低誘電率化の観点からはＳｉＯＣ膜が、耐圧向上の観点からはＳｉＣ膜やＳｉＣＮ膜が優れている。さらに、ＳｉＯ_２膜とＳｉＣ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＯ膜の積層膜、もしくはＳｉＯ_２膜とＳｉＣＮ膜の積層膜を用いることができる。さらにキャップＣＶＤ膜の一部、もしくは全てが後述する平坦化工程においてＣＭＰにより除去されても良い。キャップ膜を除去することで誘電率をさらに低減することができる。キャップ膜の厚さとしては１０ｎｍから１５０ｎｍが良く、１０ｎｍから５０ｎｍが実効的な比誘電率を低減する上で効果的である。本実施の形態では、後述するように、ヒドロキシ基（ＯＨ基）と結合しやすいＳｉＯ_２膜が特に有効である。

以上の説明において、下層配線における層間絶縁膜は、比誘電率が３．５以下のｌｏｗ−ｋ膜でなくても構わないが、ｌｏｗ−ｋ膜を含む場合に有効である。特に、ｌｏｗ−ｋ膜がポーラスｌｏｗ−ｋ膜である場合に特に有効である。なぜならば、ポーラスｌｏｗ−ｋ膜の機械的強度は非常に低いためにＣｕ−ＣＭＰで剥離が発生しやすいからである。比誘電率が３．５以下の低誘電率絶縁膜としてｌｏｗ−ｋ膜を一部に形成することで、半導体装置の微細化を図ることができる。ｌｏｗ−ｋ膜の種類としては、塗布されることにより形成されるＭＳＱやＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ポリマー、ＣＶＤにより形成されるＳｉＯＣ系やポリマーのいずれも用いることができる。また、ｌｏｗ−ｋ膜の比誘電率は３．０以下のもの、特に２．６以下のものに対して有効である。また、ＣＶＤ膜とスピン塗布膜を比較した場合、特にスピン塗布膜に対して有効である。前記ｌｏｗ−ｋ膜の膜厚としては、１００ｎｍから１０００ｎｍの範囲であることが望ましい。前述のＭＳＱ膜の組成としては、珪素の濃度は２０％から４０％、炭素の濃度は１０％から３０％、酸素の濃度は４０％から６０％が望ましい。

図５（ｂ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯ_２膜２２２とｌｏｗ−ｋ膜２２０と下地ＳｉＣ膜２１２内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯ_２膜２２２の上にレジスト膜が形成された基体２００に対し、露出したＳｉＯ_２膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を、下地ＳｉＣ膜２１２をエッチングストッパとして異方性エッチング法により除去し、その後、下地ＳｉＣ膜２１２をエッチングして開口部１５０を形成すればよい。異方性エッチング法を用いることで、基体２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。
ＳｉＯ_２膜２２２とポーラスｌｏｗ−ｋ膜２２０のドライエッチング加工の際は、ＣＦ_４／Ｎ_２／Ａｒガスをチャンバ内圧力３．３２５Ｐａ（２５ｍＴｏｒｒ）で用いた。ＳｉＣ膜２１２のドライエッチング加工の際は、同じＣＦ_４／Ｎ_２／Ａｒガスをチャンバ内圧力５．３２Ｐａ（４０ｍＴｏｒｒ）で用いた。ここでは、ドライエッチ装置として、東京エレクトロンのＴｅｌｉｕｓ ＳＣＣＭを用いた。

その後、アッシング工程として、それぞれのウエハをＨ_２／Ｈｅガスを用いて３５０℃でアッシングを行った。アッシングを行なうことにより、開口部形成工程においてマスクとして用いたレジストを剥離することができる。水素濃度は５％、圧力１３３Ｐａ、パワーは２０００Ｗ、流量は５０００ｓｃｃｍの条件である。ここでは、アッシング装置として、芝浦製のＩＣＥ−３００を用いた。

図５（ｃ）において、バリアメタル膜形成工程として、前記開口部形成工程により形成された開口部１５０及びＳｉＯ_２膜２２２表面にバリアメタル材料を用いたバリアメタル膜２４０を形成する。物理気相成長法（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内で窒化タンタル（ＴａＮ）を膜厚５ｎｍ、タンタル（Ｔａ）膜を膜厚８ｎｍ堆積し、バリアメタル膜２４０を形成する。ＴａＮ膜とＴａ膜とを積層することで、ＴａＮ膜によりＣｕのｌｏｗ−ｋ膜２２０への拡散防止を図り、Ｔａ膜によりＣｕの密着性向上を図ることができる。バリアメタル材料の堆積方法としては、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ法）やＣＶＤ法などを用いることでＰＶＤ法を用いる場合より被覆率を良くすることができる。
前記バリアメタル膜は、Ｔａ膜、ＴａＮ膜、もしくはその積層膜であることが望ましい。前記バリアメタル膜の成膜方法は、ＣＶＤ法もしくはＡＬＤ法であることが被覆性の観点から望ましいが、上述したスパッタ法などのＰＶＤ法であっても有効である。

図５（ｄ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０としてバリアメタル膜２４０が形成された開口部１５０内壁及び基体２００表面に堆積（形成）させる。ここでは、シード膜２５０を膜厚５０ｎｍ堆積させた。

図６は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１の電解めっき工程（Ｓ１２０）から平坦化工程（Ｓ１２２）までを示している。

図６（ａ）において、めっき工程として、シード膜２５０をカソード極として、電解めっき等の電気化学成長法によりＣｕ膜２６０を開口部１５０及び基体２００表面に堆積させる。ここでは、膜厚５００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を２５０℃の温度で３０分間行った。

図６（ｂ）において、研磨工程でもある平坦化工程として、ＣＭＰ法によってＳｉＯ_２膜２２２の表面に堆積された導電部としての配線層となるＣｕ膜２６０、シード膜２５０、及びバリアメタル膜２４０をＣＭＰ研磨により除去することにより、図６（ｂ）に表したような埋め込み構造を形成する。
ＣＭＰ装置は、図３において説明したオービタル方式で、ノベラスシステムズ社のＭｏｍｅｎｔｕｍ３００を用いた。ＣＭＰ荷重は１．０３×１０^４Ｐａ（１．５ｐｓｉ）、オービタル回転数は６００ｍｉｎ^−１（６００ｒｐｍ）、ヘッド回転数は２４ｍｉｎ^−１（２４ｒｐｍ）、スラリー供給速度は０．３Ｌ／ｍｉｎ（３００ｃｃ／分）、研磨パッドは発泡ポリウレタン製の単層硬質パッド（ロデール社のＩＣ１０００）、ＣＭＰスラリーはＣｕ用に砥粒フリースラリー（日立化成工業製のＨＳ−Ｃ４３０−ＴＵ）、バリアメタル除去用にコロイダルシリカ砥粒スラリー（日立化成工業製のＨＳ−Ｔ６０５−８）を用いた。Ｃｕ用のスラリーの選択比（Ｃｕ対バリアメタル）は、１０００以上を有する。バリアメタル用のスラリーの選択比（Ｃｕ対バリアメタル対ＳｉＯ_２）は、１：４：２である。上述の条件でＣＭＰを行い、溝外部のＣｕ膜２６０とバリアメタル膜２４０を除去してダマシンＣｕ配線を形成した。必要に応じてＳｉＯ_２膜２２２の一部もしくは全てを除去してもよい。

そして、研磨処理後、還元性プラズマ処理工程として、ＣＶＤ装置内でアンモニア（ＮＨ_３）プラズマ処理を行なう。この処理により図６（ｂ）における平坦化工程でのＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体を還元し、キャップＳｉＯ_２膜上に存在する残留有機物を除去することができる。この処理によりＣｕ−ＣＭＰの際にスラリーとの反応によって形成されたＣｕ表面の錯体が還元され、キャップＳｉＯ２膜上にある残留有機物も除去されることから絶縁耐圧は改善される。前記還元性のプラズマはアンモニアプラズマ、もしくは水素（Ｈ_２）プラズマが効果的であり、特にアンモニアプラズマが処理装置内におけるガスの扱い易さから好ましい。

還元性プラズマ処理工程では、図示していないＣＶＤ装置内におけるチャンバの内部にて、下部電極を兼ねた温度が４００℃に制御された基板ホルダの上に基体２００となる半導体基板を設置する。そして、チャンバの内部に上部電極内部からガスを供給する。供給するガス流量は１１．８Ｐａ・ｍ^３／ｓ（７０００ｓｃｃｍ）とした。真空ポンプにより２３３Ｐａのガス圧力になるように真空引きされたチャンバの内部の上記上部電極と下部電極との間に高周波電源を用いてプラズマを生成させる。高周波パワーは５６０Ｗ、低周波パワーは２５０Ｗ、処理時間は１０秒とした。

図７は、ｌｏｗ−ｋ膜の表面改質の状況を説明するための図である。
図７（ａ）に示すように、ＣＭＰ前のポーラスｌｏｗ−ｋ膜表面の水の接触角は１００度であったが、図７（ｂ）に示すように、ＣＭＰによって４０度まで低下した。すなわち、表面が改質されて疎水性から親水性に近くなった。

図８は、ｌｏｗ−ｋ膜の表面での分子の結合状態を示す図である。
図８（ａ）に示すように、ＣＭＰ前のポーラスｌｏｗ−ｋ膜では、ポーラスｌｏｗ−ｋ膜の材料がメチル基（ＣＨ_３基）を有していることから、ポーラスｌｏｗ−ｋ膜表面では、ＣＨ_３基が結合される。ＣＨ_３基が結合されるとポーラスｌｏｗ−ｋ膜表面は疎水性になる。かかる状態において、図８（ｂ）に示すように、ＣＭＰによって、表面に結合されるＣＨ_３基をヒドロキシ基（ＯＨ基）に改質することができる。また、Ｈｅプラズマ工程によりさらにＯＨ基に改質することができる。ＯＨ基が結合されるとポーラスｌｏｗ−ｋ膜表面は親水性になる。図８（ｃ）に示すように、かかる状態でキャップ絶縁膜となるＳｉＯ_２をＣＶＤにより堆積させると、図８（ｄ）に示すように、ＯＨ基の酸素（Ｏ）が、ＳｉＯ_２のシリコン（Ｓｉ）と結合され、代わりに、ＯＨ基のＨが、ＳｉＯ_２のＯ_２と結合され、水（Ｈ_２Ｏ）となり飛んでいく。言い換えれば、ＣＨ_３基に比べ、ＯＨ基の方が、キャップ絶縁膜となるＳｉＯ_２と結合されやすく、結合力が強い。すなわち、接着性が強い。したがって、表面に結合されるＣＨ_３基をＯＨ基に改質することにより、キャップ絶縁膜となるＳｉＯ_２膜との接着性を向上させることができる。

半導体装置の製造をさらに進めていくには、以下のようにしていけばよい。
図９は、平坦化する研磨工程後、第２の絶縁膜としてのｌｏｗ−ｋ膜形成工程までを示す工程断面図である。
次の層における第２の絶縁膜形成工程の一部であるＳｉＣ膜形成工程として、還元性プラズマ処理した同じＣＶＤ装置内で４００℃の温度で３０ｎｍの膜厚のＳｉＣ膜２７５を形成する。ＳｉＣ膜２７５は拡散防止膜の働きがあり、このＳｉＣ膜２７５を形成することで、Ｃｕの拡散を防止することができる。かかるＣＶＤ法で形成されるＳｉＣ膜２７５の他に、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ_２膜を用いることができる。そして、ｌｏｗ−ｋ膜形成工程として、図２（ｂ）で説明した工程と同様に、ＳｉＣ膜２７５の上にＳｉＣ膜２７５よりも比誘電率の低い低誘電率膜である、多孔質の絶縁性材料を用いたｌｏｗ−ｋ膜２８０を形成する。ポーラスｌｏｗ−ｋ膜２８０と下地拡散防止絶縁膜となるＳｉＣ膜２７５との接着性を向上するためには、ポーラスｌｏｗ−ｋ膜２８０を形成する前にＡｒスパッタを行うことが効果的である。スパッタ量は１〜３ｎｍで十分な効果が得られる。以降、多層配線を必要に応じ順次形成していけばよい。

これらＣＭＰによる研磨工程とアニール工程を行なったウエハとＣＭＰによる研磨工程とアニール工程とを行なわなかったウエハとの２種類のウエハに、保護膜とパッド電極を形成して、Ｃｕ配線間の配線抵抗測定を行った。前述の２種類のウエハにおいて、Ｃｕ配線の幅が０．１０マイクロメートル、配線間のスペースが０．１０マイクロメートルの構造において配線抵抗を調べた。その結果、本実施の形態におけるポーラスｌｏｗ−ｋ膜のＣＭＰ処理を行ったウエハでは正常な値の配線抵抗が得られた。９９％以上の歩留りであった。これに対して、前述のＣＭＰ処理を行っていないウエハではＣｕ−ＣＭＰの際のポーラスｌｏｗ−ｋ膜の剥離によって配線抵抗の歩留りが５０％まで低下した。剥離したＣｕ配線をＴＥＭで観察した結果、ポーラスｌｏｗ−ｋ膜２２０とキャップＣＶＤ膜となるＳｉＯ_２膜２２２の間で剥離が発生していた。一方、ＣＭＰ処理を行ったウエハでは剥離は全く見られなかった。
本実験をデバイスが搭載されたウエハで実施しても同様の効果を確認することができた。１層目のＣｕ配線層だけでなく、２層目のＣｕ配線層においてもポーラスｌｏｗ−ｋ膜の剥離なくＣｕ配線を形成することができ、さらに３層目以上のＣｕ配線層でも剥離なく形成することができた。
ｌｏｗ−ｋ材料としては、ＭＳＱ以外にＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）やポリマー、ＣＶＤ法によるＳｉＯＣを用いても剥離なくＣｕ配線を形成することができた。

前記実施の形態において、比誘電率が２．６以下の場合、ポーラスｌｏｗ−ｋ膜の空孔が１ｎｍ以上となることが多いため、配線溝におけるｌｏｗ−ｋ膜の側壁が２０ｎｍ以下の膜厚のＣＶＤ膜で被覆保護されていることが望ましい。これはポーラスｌｏｗ−ｋ膜のポアシーリングの働きがある。特に、側壁に形成する拡散防止金属（バリアメタル）膜をＣＶＤ法やＡＬＤ法によって形成する場合に染み込みが無くなるために効果的である。このポアシーリングのためのＣＶＤ膜の種類としては、ＳｉＣ膜、ＳｉＣＨ膜、ＳｉＣＮ膜、ＳｉＣＯ膜、ＳｉＮ膜、ＳｉＯ膜が望ましい。特に、低誘電率の観点からＳｉＣ膜やＳｉＣＨ膜が最適である。

以上の説明において、バリアメタルとして、Ｔａ、ＴａＮに限らず、ＴａＣＮ（炭化窒化タンタル）、ＷＮ（窒化タングステン）、ＷＣＮ（炭化窒化タングステン）、ＴｉＮ（窒化チタン）等の高融点金属の窒化膜或いは窒化炭素膜であっても構わない。或いはチタン（Ｔｉ）、ＷＳｉＮ等であっても構わない。

ここで、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いて同様の効果が得られる。

なお、多層配線構造などを形成する場合には、各図において基体２００は、下層の配線層と絶縁膜とが形成されたものである。

上記各実施の形態においては、多孔質絶縁膜の材料としては、多孔質誘電体薄膜材料としてのＭＳＱに限らず、他の多孔質無機絶縁体膜材料、多孔質有機絶縁体膜材料を用いても同様の効果を得ることができる。
特に、多孔質の低誘電率材料に上記各実施の形態を適用した場合には、上述の如く顕著な効果が得られる。上記各実施の形態において多孔質絶縁膜の材料として用いることができるものとしては、例えば、各種のシルセスキオキサン化合物、ポリイミド、炭化フッ素（ｆｌｕｏｒｏｃａｒｂｏｎ）、パリレン（ｐａｒｙｌｅｎｅ）、ベンゾシクロブテンをはじめとする各種の絶縁性材料を挙げることができる。

以上、具体例を参照しつつ各実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。

例えば、各実施の形態で層間絶縁膜が形成された基体２００は、図示しない各種の半導体素子あるいは構造を有するものとすることができる。また、半導体基板ではなく、層間絶縁膜と配線層とを有する配線構造の上に、さらに層間絶縁膜を形成してもよい。開口部も半導体基板が露出するように形成してもよいし、配線構造の上に形成してもよい。

さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ＣＭＰ装置の構成を説明するための概念図である。 別のＣＭＰ装置の構成を説明するための概念図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 図１のフローチャートに対応して実施される工程を表す工程断面図である。 ｌｏｗ−ｋ膜の表面改質の状況を説明するための図である。 ｌｏｗ−ｋ膜の表面での分子の結合状態を示す図である。 平坦化する研磨工程後、第２の絶縁膜としてのｌｏｗ−ｋ膜形成工程までを示す工程断面図である。 従来のｌｏｗ−ｋ膜とＣｕ配線を組み合わせた多層配線構造を有する半導体装置の製造方法を示す工程断面図である。 ＣＭＰを用いた研磨工程時の半導体装置の断面例を示す図である。

符号の説明

３００ 基板
１５０ 開口部
２００ 基体
２１２ ＳｉＣ膜
２２０，２８０ ｌｏｗ−ｋ膜
２２１，２８１ 絶縁膜
２２２ ＳｉＯ_２膜
２４０ バリアメタル膜
２５０ シード膜
２６０ Ｃｕ膜
２７７ 窒化シリコン膜
５１０，８１０ キャリア
５２０，８２０ プラテン
５２５，８２５ 研磨パッド
５３０ 供給ノズル
５４０，８４０ 供給液
８２２ 供給口

Claims (7)

1. 基体上に低誘電率絶縁材料を用いた低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
   前記低誘電率絶縁膜を研磨する第１の研磨工程と、
   研磨された前記低誘電率絶縁膜上に前記低誘電率絶縁膜を覆うキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
   前記キャップ絶縁膜上に導電性材料を堆積させる導電性材料堆積工程と、
   前記導電性材料を研磨する第２の研磨工程と、
   を備えたことを特徴とする半導体装置の製造方法。
2. 前記低誘電率絶縁膜形成工程において、前記低誘電率絶縁材料として、比誘電率が３．０以下の材料を用いることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１の研磨工程において、前記低誘電率絶縁膜の研磨量を５０ｎｍ以下とすることを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記第１の研磨工程において、研磨液を用いた化学機械研磨（ＣＭＰ）を行ない、
   前記半導体装置の製造方法は、前記キャップ絶縁膜形成工程の前に、さらに、研磨された前記低誘電率絶縁膜をアニール処理するアニール工程を備えたことを特徴とする請求項１〜３いずれか記載の半導体装置の製造方法。
5. 前記キャップ絶縁膜形成工程において、キャップ絶縁膜の材料として、二酸化シリコン（ＳｉＯ_２）を用いることを特徴とする請求項１〜４いずれか記載の半導体装置の製造方法。
6. 基体上に低誘電率絶縁材料を用いた低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
   前記低誘電率絶縁膜表面の性質がより親水性側になるように前記低誘電率絶縁膜表面を改質する改質工程と、
   表面が改質された前記低誘電率絶縁膜上に前記低誘電率絶縁膜を覆うキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
   前記キャップ絶縁膜上に導電性材料を堆積させる導電性材料堆積工程と、
   前記導電性材料を研磨する研磨工程と、
   を備えたことを特徴とする半導体装置の製造方法。
7. 前記低誘電率絶縁膜表面には、メチル基（ＣＨ_３基）が結合され、
   前記改質工程において、前記低誘電率絶縁膜表面に結合されるメチル基（ＣＨ_３基）をヒドロキシ基（ＯＨ基）に改質することを特徴とする請求項６記載の半導体装置の製造方法。

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