JP2010093235A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】低誘電率膜を用いた層間絶縁膜ＳｉＯＣＨ膜をＣＭＰプロセスにおけるダメージから保護しつつ、配線間層間絶縁膜ＳｉＯＣＨ膜の実効誘電率を低減する。
【解決手段】半導体装置１００は、ＳｉＯＣＨ膜１０の表層が改質されることにより形成された、ＳｉＯＣＨ膜１０よりも炭素濃度が低くかつＳｉＯＣＨ膜１０よりも酸素濃度が高い表面改質層２０が設けられるとともに、Ｃｕ配線５０の表面及び表面改質層２０の表面に接するキャップ絶縁膜６０を有している。このため、ＳｉＯＣＨ膜１０全体の誘電率の上昇を低減しつつ、ＣＭＰプロセスにおいて親水性の表面改質層２０が露出することによって水滴が残りにくくなり、ＣＭＰプロセス後のパーティクルの残留やウォーターマークの発生を低減できる。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、半導体装置の配線材料にはアルミニウム（Ａｌ）もしくはＡｌ合金が広く用いられ、層間絶縁膜材料としてはシリコン酸化膜（ＳｉＯ２）が広く用いられてきた。しかし、半導体装置の微細化および高速化の進行に伴い、配線における信号伝達遅延を改善するうえで、配線材料としてはより低抵抗な銅（Ｃｕ）が、絶縁膜としてはより誘電率の低い低誘電率膜、例えばＳｉＯＣＨ膜が、それぞれ用いられるようになってきた。
Ｃｕ配線を形成する場合には、ドライエッチングによる加工が困難であるため、一般にダマシン法が用いられている。ダマシン法は、半導体基板上に形成された絶縁膜上に溝を形成し、その溝にＣｕを埋設し、配線溝以外の余剰なＣｕを研磨することでＣｕ配線を形成する方法である。
以下に、一般的なＣｕ配線の製造方法について、図１０、１１を用いて説明する。
図１０（ａ）は、この上に上層配線が形成される下層配線を示している。下層配線は、絶縁膜としてＳｉＯＣＨ膜１０ａ上にキャップ絶縁膜６０ａが形成され、内側にバリア膜４０ａが形成された配線溝または配線孔にＣｕ配線５０ａが埋め込まれた構造となっている。下層配線も、以下に説明する上層配線と同様のプロセスにより形成できる。
まず、図１０（ｂ）に示すように、下層配線上にＳｉＯＣＨ膜１０ｂを成膜する。次に、図１０（ｃ）に示すように、リソグラフィーと異方性エッチングによって、ＳｉＯＣＨ膜１０ｂに配線溝または配線孔を形成する。続けて、図１１（ａ）に示すように、配線溝または配線孔上に導体膜であるバリア膜４０ｂを形成し、さらに配線溝または配線孔にＣｕ配線５０ｂを埋め込む。次に、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によって、配線溝もしくは配線孔の外部の余剰なＣｕ配線５０ｂおよびバリア膜４０ｂを除去する（図１１（ｂ））。この上に、絶縁体であるキャップ絶縁膜６０ｂを成膜することで、図１１（ｃ）に示すように、下面および側面をバリア膜４０ｂで、上面をキャップ絶縁膜６０ｂで覆われたＣｕ配線構造が形成される。
配線間絶縁膜として用いたＳｉＯＣＨ膜１０（１０ａ，１０ｂ）は、配線間の寄生容量低減のために、膜中に空孔を導入することで比誘電率を２．６以下に下げた多孔質（ポーラス）低誘電率膜である。しかし、低誘電率膜は、機械強度が弱く、また疎水性表面であるという特徴点があった。そのため、ダマシン法によるＣｕ配線形成時のＣＭＰの際に低誘電率膜が露出した場合には、膜剥れや、洗浄性劣化にともなうパーティクルやウォーターマークが生成するという問題があった。
このような問題から、低誘電率膜を保護するため、低誘電率膜上にはＳｉＯ２や、空孔を含まない比誘電率が３．０程度のリジット低誘電率膜によるハードマスクを形成しておくことがあった。
特許文献１および２には、Ｃｕ配線構造の層間絶縁膜である低誘電率膜上にハードマスクが形成された半導体装置が記載されている。
特許文献１には、第１のＳｉＯＣＨ膜、前記第１のＳｉＯＣＨ膜よりも膜中のＣ濃度とＨ濃度が低くＯ濃度が高い第２のＳｉＯＣＨ膜、およびＳｉＯ２膜が積層された層間絶縁膜に、銅配線が形成され、さらにＳｉＯ２膜上に金属拡散防止絶縁膜としてＳｉＣＮＨ膜が形成された半導体装置が記載されている。
特許文献２には、多孔質の低誘電率膜およびハードマスクを有する層間絶縁膜に、配線が形成され、さらにハードマスク層上に酸化防止膜層として例えば炭化シリコン（ＳｉＣ）膜が積層された半導体装置が記載されている。このハードマスクには、酸化シリコン（ＳｉＯ２）が用いられている。
特開２００４−２５３７９０号公報 特開２００７−２７３４７号公報
しかしながら、特許文献１に記載された半導体装置では、低誘電率膜として用いた第１のＳｉＯＣＨ膜、および第２のＳｉＯＣＨ膜の上に、誘電率の高い酸化シリコン（ＳｉＯ２）膜が形成されている。また、特許文献２に記載された半導体装置でも、多孔質の低誘電率膜上に誘電率の高い酸化シリコン（ＳｉＯ２）を用いたハードマスクが形成されている。したがって、特許文献記載のいずれの半導体装置においても、ハードマスク等によって低誘電率の層間絶縁膜を保護する構造を備えた場合には、層間絶縁膜の誘電率が上昇していた。
本発明による半導体装置は、
半導体基板と、
前記半導体基板上に設けられたＳｉＯＣＨ膜からなる第一絶縁膜と、
前記第一絶縁膜の表層を改質することにより形成された、前記第一絶縁膜よりも炭素濃度が低くかつ前記第一絶縁膜よりも酸素濃度が高い表面改質層と、
前記表面改質層及び前記第一絶縁膜に形成された凹部内に埋設された金属配線と、
前記金属配線の表面及び前記表面改質層の表面に接する第二絶縁膜と、
を含むことを特徴とする。
この半導体装置は、ＳｉＯＣＨ膜からなる第一絶縁膜の表層が改質されることにより形成された、第一絶縁膜よりも炭素濃度が低くかつ第一絶縁膜よりも酸素濃度が高い表面改質層が設けられるとともに、金属配線の表面及び表面改質層の表面に接する第二絶縁膜を有している。
この表面改質層は、ＳｉＯＣＨ膜の表層の改質によって形成されているため、成膜する場合と比較して薄い層となっている。そのため、表面改質層の誘電率がＳｉＯＣＨ膜の誘電率よりも高くなる場合でも、表面改質層が十分に薄いため、ＳｉＯＣＨ膜全体の誘電率の上昇が抑制できる。
さらに、表面改質層は、第一絶縁膜よりも、炭素濃度が低くかつ酸素濃度が高くなっているため、親水性である。このため、ＣＭＰプロセスにおいて表面改質層が露出することによって水滴が残りにくくなり、ＣＭＰプロセス後のパーティクルの残留やウォーターマークの発生を低減できる。
本発明による半導体装置の製造方法は、
半導体基板上にＳｉＯＣＨ膜からなる第一絶縁膜を形成する工程と、
不活性ガスを用いたプラズマ処理を施し、前記第一絶縁膜の表層に表面改質層を形成する工程と、
前記表面改質層上にハードマスクを形成する工程と、
前記ハードマスクおよび前記第一絶縁膜に、前記ハードマスクおよび前記表面改質層を貫通する凹部を形成する工程と、
前記凹部内を埋め込むように金属配線を形成する工程と、
前記凹部の外部に露出した前記金属配線を除去し、かつ前記ハードマスクを除去して前記表面改質層を露出する工程と、
露出された前記表面改質層、および前記金属配線の表面に第二絶縁膜を形成する工程と、
を含むことを特徴とする。
この半導体装置の製造方法においては、ＳｉＯＣＨ膜からなる第一絶縁膜に不活性ガスを用いたプラズマ処理を施し、第一絶縁膜の表層に表面改質層を形成する工程と、その後、凹部の外部に露出した金属配線を除去し、かつハードマスクを除去して表面改質層を露出する工程と、露出された表面改質層、および金属配線の表面に第二絶縁膜を形成する工程と、を有している。
かかる半導体装置の製造方法によれば、この表面改質層は、ＳｉＯＣＨ膜の表層に不活性ガスを用いたプラズマ処理を施して形成されているため、成膜する場合と比較して薄い層となっている。そのため、表面改質層の誘電率がＳｉＯＣＨ膜の誘電率よりも高くなる場合でも、表面改質層が十分に薄いため、ＳｉＯＣＨ膜全体の誘電率の上昇が抑制できる。
さらに、表面改質層は、第一絶縁膜よりも、炭素濃度が低くかつ酸素濃度が高くなっているため、親水性である。このため、ＣＭＰプロセスにおいて表面改質層が露出することによって水滴が残りにくくなり、ＣＭＰプロセス後のパーティクルの残留やウォーターマークの発生を低減できる。
本発明によれば、低誘電率膜を用いた層間絶縁膜をＣＭＰプロセスにおけるダメージから保護しつつ、層間絶縁膜の実効誘電率が低減された構造の半導体装置および半導体装置の製造方法が実現される。
本実施形態における半導体装置の構成を示す断面図である。 本実施形態における半導体装置の製造工程を示す断面図である。 本実施形態における半導体装置の製造工程を示す断面図である。 本実施形態における半導体装置の製造工程を示す断面図である。 ＳｉＯＣＨ膜の成膜に用いた装置を示す模式図である。 ＳｉＯＣＨ膜の深さと炭素濃度及び酸素濃度との関係を示すグラフ図である。 ＣＭＰ完了後のウェハ面内の欠陥分布を示す図である。 ＳｉＯＣＨ膜のＣ／Ｓｉ組成比と、研磨レートとの関係を示すグラフ図である。 ＳｉＯＣＨ膜と、研磨量との関係を示すグラフ図である。 従来のＣｕ配線の製造工程を示す断面図である。 従来のＣｕ配線の製造工程を示す断面図である。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
また、本実施形態における用語の意味については、以下に説明するとおりである。
ダマシン配線とは、あらかじめ形成された層間絶縁膜の溝に、金属配線材を埋め込み、溝内以外の余剰な金属を、例えばＣＭＰなどにより除去することで形成される埋め込み配線をさす。Ｃｕによりダマシン配線を形成する場合には、Ｃｕ配線の側面および外周をバリアメタルで覆い、Ｃｕ配線の上面を絶縁性バリア膜で覆う配線構造が一般に用いられる。
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。ダマシン法による配線形成においては、特に、配線溝あるいはビアホールに対し金属を埋設した後に、余剰の金属部分を除去し、平坦な配線表面を得るために用いられる。
プラズマＣＶＤ法とは、例えば、気体状の原料を減圧下の反応室に連続的に供給し、電気エネルギーによって、分子を励起状態にし、気相反応、あるいは基板表面反応などによって基板上に連続膜を形成する手法である。
ＰＶＤ法とは、通常のスパッタリング法でもよいが、埋め込み特性の向上や、膜質の向上や、膜厚のウェハ面内均一性を図る上では、例えばロングスロースパッタリング法やコリメートスパッタリング法、イオナイズドスパッタリング法、などの指向性の高いスパッタリング法を用いることもできる。合金をスパッタする場合には、あらかじめ金属ターゲット内に主成分以外の金属を固溶限以下で含有させることで、成膜された金属膜を合金膜とすることができる。主にダマシンＣｕ配線を形成する際のＣｕシード層やＣｕ合金シード層、及びバリアメタル層を形成する際に使用することができる。
絶縁膜とは、例えば配線材を絶縁分離する膜（層間絶縁膜）である。また、低誘電率絶縁膜とは、シリコン酸化膜（比誘電率３．９〜４．５）よりも比誘電率の低い膜を指す。
実効的誘電率とは、配線間または層間の絶縁膜と、バリア膜などの比誘電率の異なる複数の層からなる構造を有している場合に、層間絶縁膜の平均的な誘電率の値をいう。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。
半導体装置１００は、
半導体基板と、
半導体基板上に設けられたＳｉＯＣＨ膜１０（第一絶縁膜）と、
ＳｉＯＣＨ膜１０の表層を改質することにより形成された、ＳｉＯＣＨ膜１０よりも炭素濃度が低くかつＳｉＯＣＨ膜１０よりも酸素濃度が高い表面改質層２０と、
表面改質層２０及びＳｉＯＣＨ膜１０に形成された凹部内に埋設されたＣｕ配線５０と、
Ｃｕ配線５０の表面及び表面改質層２０の表面に接するキャップ絶縁膜（第二絶縁膜）６０と、
を含む。
ＳｉＯＣＨ膜１０（１０ａ，１０ｂ）は、半導体基板上に設けられている。ＳｉＯＣＨ膜１０は半導体素子を接続する多層配線間の容量を低減する膜として機能する。
ＳｉＯＣＨ膜１０は、シリコン酸化膜（比誘電率３．９〜４．５）よりも比誘電率が低い低誘電率絶縁膜であって、多孔質絶縁膜である。ＳｉＯＣＨ膜１０としては、例えば、シリコン酸化膜を多孔質化して比誘電率を小さくした膜、ＨＳＱ（ハイドロゲンシルセスキオキサン（Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ））膜、およびＳｉＯＣＨ或いはＳｉＯＣ（例えば、Ｂｌａｃｋ ＤｉａｍｏｎｄＴＭ、ＣＯＲＡＬＴＭ、ＡｕｒｏｒａＴＭ）などを多孔質化して比誘電率を小さくした膜などが挙げられる。
ＳｉＯＣＨ膜１０は、Ｃ／Ｓｉで表される組成比が１以上１０以下であることが好ましい。すなわち、ＳｉＯＣＨ膜１０としては、炭素量（Ｃ量）が多いことが好ましい。この理由としては以下の２点が挙げられる。
１つ目は、Ｈｅプラズマ処理により形成される表面改質層２０の厚さを薄くでき、実効誘電率の上昇を抑制できることである。ＳｉＯＣＨ１０の表面へのＨｅプラズマ処理では、表面のＳｉＣＨ３結合のメチル基が脱離し、ＳｉＯＨ結合に変化するため、表面改質層２０の比誘電率は上昇することとなる。そこで、膜中に高次のハイドロカーボン（ＣＨｘ）結合を導入し、Ｃ／Ｓｉで表される組成比を１以上とすることで、Ｈｅプラズマのエネルギーが、主にＣ−Ｃ結合の切断に使用され、Ｓｉ−ＣＨ３結合は切断されずに維持されるため、表面改質層２０の厚さを薄くできる。
また、２つ目は、後述するハードマスク３０として用いられるＳｉＯ２とのＣＭＰ選択比が大きくなるため、十分ＣＭＰプロセスマージンを確保できることである。すなわち、ＳｉＯＣＨ膜１０に含まれるＣ量が多い場合には、Ｈｅプラズマによる改質によりＣ量が減ったとしても、表面改質層２０にはある程度のＣ量が含まれる。そこで、ハードマスク３０として用いたＳｉＯ２が研磨される条件でＣＭＰを行った場合には、Ｃ量の増加に伴ってＣＭＰ研磨レートが落ちてくるため、オーバー研磨に対して、膜厚変動を小さく抑えることが可能である。また、表面改質層２０によってオーバー研磨によるＳｉＯＣＨ膜１０の露出が低減でき、これによりウォーターマークやパーティクル数の発生が低減する。
ＳｉＯＣＨ膜１０は、複数の空孔を有した多孔質膜であってもよい。これにより、さらに誘電率を低くできる。また、空孔は互いに独立した孔であってもよい。これにより、空孔の最大径を小さくしつつ、ＳｉＯＣＨ膜１０全体の空孔率を高くできる。
また、空孔の平均径は、特に下限値の限定はなく、例えば、０．８ｎｍ未満であることが好ましい。これにより、Ｈｅプラズマ処理を施した場合に形成される表面改質層２０が、ＳｉＯＣＨ膜１０の表層、すなわち表面近傍に限定される。そのため、表面改質層２０の誘電率増加による実効誘電率の上昇を最小限に抑制することができる。また、平均空孔径が０．８ｎｍ未満であることにより、ＣＭＰ時に表面改質層２０が露出した場合の吸水を抑制することができる。
ＳｉＯＣＨ膜１０は、下記式（１）で表される環状有機シリカ構造を有する化合物を材料に用いてプラズマ重合法により形成されてもよい。これにより、空孔径が小さいＳｉＯＣＨ膜１０が得られる。また、ＳｉＯＣＨ膜１０の空孔径が小さいため吸水されにくくなり、ＣＭＰ時に表面改質層２０が露出した場合の吸水による誘電率上昇が抑制される。
Figure 2010093235
 （１）
（式（１）中、Ｒ１、Ｒ２は、ビニル基、アリル基、メチル基、エチル基、プロピル基、イソプロピル基、およびブチル基のいずれかである。）
前記環状有機シリカ構造を有する化合物が、Ｒ１が不飽和炭化水素基であり、Ｒ２が飽和炭化水素基であってもよい。この場合、Ｒ１の不飽和炭化水素のプラズマ重合反応により環状シリカを結合させた低誘電率絶縁膜を成長できる。具体的には、Ｒ１がビニル基であり、Ｒ２がメチル基である下記式（２）で表される環状有機シリカ構造を有する化合物であってもよい。なお、Ｒ１としては、アリル基、ブチニル基、エチニル基などであり、Ｒ２としてはエチル基、プロピル基、ブチル基などであってもよい。
Figure 2010093235
 （２）
前記環状有機シリカ構造を有する化合物が、Ｒ１がビニル基であり、Ｒ２が立体障害の大きな分岐構造を有する飽和炭化水素であり、例えばイソプロピル基である下記式（３）で表される環状有機シリカ構造を有する化合物であってもよい。側鎖Ｒ２の立体障害が大きいことにより膜密度を減らし、比誘電率を低減させることができるので望ましい。なお、立体障害の大きな分岐構造を有する飽和炭化水素（Ｒ２）としては、イソブチル、ターシャリーブチルなどでもよい。
Figure 2010093235
 （３）
また、上記式（２）及び（３）に示す環状有機シリカ構造を有する化合物を材料に用いて、プラズマＣＶＤ法により膜を形成した場合、平均空孔径が例えば、０．３〜０．７ｎｍである小さい緻密な空孔構造を有する膜が形成される。これにより、ＣＭＰ時に表面改質層２０が露出した場合の吸水をさらに抑制することができる。
表面改質層２０（２０ａ，２０ｂ）は、ＳｉＯＣＨ膜１０の表層近傍を改質することにより形成された、ＳｉＯＣＨ膜１０よりも炭素濃度が低くかつＳｉＯＣＨ膜１０よりも酸素濃度が高い層である。このような表面改質層２０は親水性である。
表面改質層２０は、ＳｉＯＣＨ膜１０の表面にＨｅプラズマ処理を施すことで形成される。
具体的には、ＳｉＯＣＨ膜１０上にハードマスク３０を形成する前に、ハードマスク形成チャンバーにてＨｅプラズマ処理を行う。適度なＨｅプラズマ処理を行うことで、ＣＭＰ時にハードマスク３０を除去した場合でも、親水化した表面改質層２０が存在するため、ＣＭＰ後のパーティクルやウォーターマークの生成を抑制できる。
一方、過度のＨｅプラズマ処理を施した場合には、表面改質層２０が厚くなり、硬化した表面改質層２０がＣＭＰ時に剥離し、大規模スクラッチを誘起するという問題が生じる。そのため、表面改質層２０がＳｉＯＣＨ膜１０の表層に形成されるよう、Ｈｅプラズマ処理の条件が適宜調整される。
また、Ｈｅプラズマ処理によって表面改質層２０の炭素濃度は低減するものの、ＳｉＯＣＨ膜１０の炭素濃度が高い場合は、表面改質層２０においてもある程度の濃度の炭素が含まれることになる。この場合、ＳｉＯ２を用いたハードマスク３０に対してＣＭＰ選択比が確保される。すなわち、ハードマスク３０をＣＭＰで取りきった後のオーバー研磨に対して、表面改質層２０が研磨され難くなる。さらに、薄い表面改質層２０でも、十分なマージンをもって表面改質層２０を残した状態でＣＭＰストップすることが可能である。
表面改質層２０の厚さは、３ｎｍ以上３０ｎｍ未満であることが好ましい。表面改質層２０の厚さとは、ＳｉＯＣＨ膜１０の表層であって、例えば、炭素濃度が、ＳｉＯＣＨ膜１０の炭素濃度の５０％以上９０％未満であり、かつ酸素濃度が、ＳｉＯＣＨ膜１０の酸素濃度の１１０％以上２００％未満である領域の厚みをいう。
Ｃｕ配線５０（５０ａ，５０ｂ）は、ＳｉＯＣＨ膜１０に形成されている。図１に示すように、Ｃｕ配線５０は、凹部（配線溝、配線孔）の内壁面に形成されたバリア膜４０で覆われ、上面がバリア絶縁膜またはキャップ絶縁膜６０など絶縁性の膜で覆われている。Ｃｕ配線５０は、ＳｉＯＣＨ膜１０および表面改質層２０に形成された凹部に、Ｃｕ配線５０が埋め込まれ、凹部の外部に露出した余剰なＣｕ配線５０を、例えばＣＭＰなどにより除去することで形成される。
Ｃｕ配線５０は、Ｃｕを主成分とする金属配線である。Ｃｕ配線５０の信頼性を向上させるため、Ｃｕ以外の金属元素がＣｕからなる部材に含まれていてもよい。また、Ｃｕ以外の金属元素がＣｕの上面や側面などに形成されていてもよい。
バリア膜４０（４０ａ，４０ｂ）は、Ｃｕ配線５０が形成される凹部の内壁面に形成されている。バリア膜４０は、Ｃｕ配線５０を構成する金属元素が層間絶縁膜や下層へ拡散することを防止する機能を有する。
また、バリア膜４０は、例えば、バリア性を有する導電性膜であって、配線がＣｕを主成分とする金属元素からなる場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等が用いられる。また、これらの材料を用いた積層の膜であってもよい。
キャップ絶縁膜６０（６０ａ、６０ｂ）は、Ｃｕ配線５０及び表面改質層２０の上面に接するように形成されている。キャップ絶縁膜６０は、Ｃｕ配線５０に含まれるＣｕの酸化や絶縁膜中へのＣｕの拡散を防ぐ機能、および加工時にエッチングストップ層としての役割を有する。キャップ絶縁膜６０の誘電率を低くすることで、配線信号伝達遅延が改善できる。キャップ絶縁膜６０は、バリア絶縁膜としても機能する。
キャップ絶縁膜６０としては、ＳｉＮ膜、ＳｉＣＮ膜、ＳｉＣ膜、およびＣｕ拡散バリア性を有する有機シリカ膜などが挙げられる。
また、キャップ絶縁膜６０は、Ｃｕ拡散バリア性を有する有機シリカ膜、ＳｉＮ膜、ＳｉＣＮ膜、およびＳｉＣ膜のいずれかを用いた単層または少なくとも２以上を用いた積層の膜であってもよい。また、キャップ絶縁膜６０は、不飽和炭化水素とアモルファスカーボンを有する膜、またはＳｉＮ膜、ＳｉＣＮ膜、およびＳｉＣ膜のうち少なくとも一つを用いた膜と不飽和炭化水素およびアモルファスカーボンを有する膜との積層膜であってもよい。
ハードマスク３０（３０ｂ）は、表面改質層２０の上に形成され、ハードマスク３０及びＳｉＯＣＨ膜１０（表面改質層２０を含む）に形成された凹部内にＣｕ配線５０が埋め込まれた後、凹部の外部の過剰なＣｕ配線５０をＣＭＰにより除去するとともに除去される（図３（ｂ）〜図４（ｂ）参照）。また、ＳｉＯＣＨ膜１０および表面改質層２０などの層間絶縁膜は、低誘電率化のために多孔質となっている場合は、その強度が低下している。そこで、ハードマスク３０を設けると、ＣＭＰ処理の際にＳｉＯＣＨ膜１０および表面改質層２０がハードマスク３０によって保護される。
ハードマスク３０の材料としては、Ｃ量が少ないものであって、例えばＳｉＯ２などが挙げられる。
半導体基板（不図示）は、半導体装置１００が構成された基板であり、例えば、単結晶シリコン基板である。また、半導体基板としては、これに限られず、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板やＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）、液晶製造用基板などであってもよい。
パッシベーション膜（不図示）は、半導体装置１００の最上層に形成されている。パッシベーション膜は、外部からの水分などから半導体素子を保護する役割を有する。パッシベーション膜としては、例えばプラズマＣＶＤ法で形成したシリコン酸窒素化膜（ＳｉＯＮ）や、ポリイミド膜などが用いられる。
図２および図５を参照しつつ、本実施形態における半導体装置１００の製造方法を説明する。
半導体装置１００の製造方法は、
半導体基板上にＳｉＯＣＨ膜１０（第一絶縁膜）を形成する工程と、
不活性ガスを用いたプラズマ処理を施し、ＳｉＯＣＨ膜１０の表層に表面改質層２０を形成する工程と、
表面改質層２０上にハードマスク３０を形成する工程と、
ハードマスク３０およびＳｉＯＣＨ膜１０に、ハードマスク３０および表面改質層２０を貫通する凹部を形成する工程と、
凹部内を埋め込むようにＣｕ配線５０を形成する工程と、
凹部の外部に露出したＣｕ配線５０を除去し、かつハードマスク３０を除去して表面改質層２０を露出する工程と、
露出された表面改質層２０、およびＣｕ配線５０の表面にキャップ絶縁膜６０（第二絶縁膜）を形成する工程と、を含む。
以下、各工程について詳述する。
図２（ａ）は、半導体装置１００の下層配線の断面を示している。下層配線は、絶縁膜としてＳｉＯＣＨ膜１０ａに形成された表面改質層２０ａ及びＣｕ配線５０ａの上にキャップ絶縁膜６０ａが形成され、内側にバリア膜４０ａが形成された配線溝または配線孔にＣｕ配線５０ａが埋め込まれた構造となっている。この下層配線も、以下に説明する上層配線と同様のプロセスにより形成できる。
まず、半導体基板上に、ＳｉＯＣＨ膜１０ｂを形成する（図２（ｂ））。次に、ヘリウムガスを用いたＨｅプラズマ処理を施す（図２（ｃ））。これにより、ＳｉＯＣＨ膜１０ｂ表面を改質させ、Ｃ濃度が低減し、Ｏ濃度が増加した表面改質層２０ｂを形成する（図３（ａ））。
Ｈｅプラズマ処理条件としては、たとえば、処理温度２００〜４００℃、Ｈｅガス流量１０〜５０００ｓｃｃｍ、圧力１〜２０Ｔｏｒｒ、プラズマ発生用高周波電源パワー２００〜５００Ｗ、時間は５〜６０秒に設定する。なお、不活性ガスとは、たとえば、ヘリウム、ネオン、アルゴンなどの希ガスをいう。
次に、表面改質層２０ｂ上にＳｉＯ２などのハードマスク３０ｂを形成する（図３（ｂ））。続いて、リソグラフィーと異方性エッチングによって、ハードマスク３０ｂおよびＳｉＯＣＨ膜１０ｂに、ハードマスク３０ｂおよび表面改質層２０ｂを貫通する凹部（配線溝、配線孔）を形成する（図３（ｃ））。その後、凹部上に、バリア膜４０ｂを形成し、Ｃｕ配線５０ｂを埋め込む（図４（ａ））。
次に、Ｃｕ粒成長のための熱処理を施す。この熱処理の温度は、たとえば２００〜４００℃、時間は３０秒〜１時間に設定する。続いて研磨液としてアルカリ性のスラリーを用いたＣＭＰなどの研磨技術により、凹部の外部に露出したＣｕ配線５０ｂ、バリア膜４０ｂ、およびハードマスク３０ｂを除去し、表面改質層２０ｂを露出させてその一部が残った状態でＣＭＰを停止する（図４（ｂ））。
次に、露出された表面改質層２０ｂ、およびＣｕ配線５０ｂの表面にプラズマＣＶＤ法によりキャップ絶縁膜６０ｂを形成する（図４（ｃ））。これにより、Ｃｕ配線５０ｂ及び表面改質層２０ｂの上面はキャップ絶縁膜６０ｂに覆われる。すなわち、Ｃｕ配線５０ｂ及び表面改質層２０ｂの表面はキャップ絶縁膜６０ｂに接している。
図２（ｂ）〜図４（ｃ）で示された工程を繰り返すことで、下層配線の上に上層配線が積層される。また、本実施形態では、配線溝と配線孔を同時に形成するデュアルダマシン法を用いて説明したが、シングルダマシン法を用いた配線形成であってもよい。
以下、ＳｉＯＣＨ膜１０の製造工程について、さらに詳述する。図５は、ＳｉＯＣＨ膜１０の成膜に用いる装置を示す模式図である。
図５に示すように、リザーバー１０１は、第一絶縁膜となる原料モノマーを供給する容器である。原料圧送部１０２は、リザーバー１０１内の原料を送り出すため加圧する部位であり圧送ガスにはＨｅが使われる。キャリアガス供給部１０３は、原料モノマーを輸送するＨｅを供給する部分である。液体マスフロー１０４は、供給する原料モノマーの流量を制御する装置である。ガスマスフロー１０５は、キャリアガスであるＨｅの流量を制御する装置である。気化器１０６は、原料モノマーを気化する装置である。リアクター１０７は、気体となった原料モノマーを化学気相成長により成膜を行う容器である。
プラズマ発生用高周波（ＲＦ）電源１０９は、気体となった原料モノマーとキャリアガスをプラズマ化する電力を供給する装置である。基板１０８は、化学気相成長により成膜されるターゲットである。排気ポンプ１１０は、リアクター１０７に導入された原料ガスとキャリアガスを排気する装置である。
次に、図５に示した装置を用いたＳｉＯＣＨ膜１０の製造工程について、説明する。
第一絶縁膜（ＳｉＯＣＨ膜１０）となる原料モノマーとして、下記式（３）に示す環状有機シリカ構造を有する原料を用いる。原料圧送部１０２からのＨｅガスによりリザーバー１０１からは原料モノマーが送り出され、液体マスフロー１０４によりその流量が制御される。一方、キャリアガス供給部１０３からはＨｅガスが供給され、その流量はガスマスフロー１０５によって制御される。
Figure 2010093235
 （３）
原料モノマーとキャリガスであるＨｅは、気化器１０６の直前で混合され、気化器１０６内に導入される。気化器１０６内には加熱されたヒータブロック（図示せず）が存在し、ここで液体の原料モノマーは気化され、リアクター１０７に導入される。リアクター１０７内では１３．５６ＭＨｚの高周波により、気化した原料モノマーとキャリアガスはプラズマ化し、化学気相成長により基板１０８上にＳｉＯＣＨ膜が成膜される。
原料モノマーの供給量は、０．１ｇ／ｍｉｎ以上１０ｇ／ｍｉｎ以下であることが好ましく、さらに好ましくは２ｇ／ｍｉｎ以下である。キャリアガスであるＨｅ流量は、５０ｓｃｃｍ以上５０００ｓｃｃｍ以下であることが好ましく、さらに好ましくは２０００ｓｃｃｍ以下である。リアクター１０７内の圧力は１３３〜１３３３Ｐａであることが好ましい。ＲＦ電源１０９の出力は２０００Ｗ以下であることが好ましく、さらに好ましくは１０００Ｗ以下である。
本実施形態の効果を説明する。
半導体装置１００は、ＳｉＯＣＨ膜１０の表層が改質されることにより形成された、ＳｉＯＣＨ膜１０よりも炭素濃度が低くかつＳｉＯＣＨ膜１０よりも酸素濃度が高い表面改質層２０が設けられるとともに、Ｃｕ配線５０の表面及び表面改質層２０の表面に接するキャップ絶縁膜６０を有している。
この表面改質層２０は、ＳｉＯＣＨ膜１０の表層の改質によって形成されているため、成膜する場合と比較して薄い層となっている。そのため、表面改質層２０の誘電率がＳｉＯＣＨ膜１０の誘電率よりも高くなる場合でも、表面改質層２０が十分に薄いため、ＳｉＯＣＨ膜１０全体の誘電率の上昇が抑制できる。
さらに、表面改質層２０は、ＳｉＯＣＨ膜１０よりも、炭素濃度が低くかつ酸素濃度が高くなっているため、親水性である。このため、ＣＭＰプロセスにおいて表面改質層２０が露出することによって水滴が残りにくくなり、ＣＭＰプロセス後のパーティクルの残留やウォーターマークの発生を低減できる。
本実施形態における半導体装置１００およびその製造方法によれば、低誘電率膜を用いた層間絶縁膜ＳｉＯＣＨ膜１０をＣＭＰプロセスにおけるダメージから保護しつつ、配線間絶縁膜ＳｉＯＣＨ膜１０の実効誘電率が低減することができる。
さらに、ＳｉＯＣＨ膜１０が有するポーラス構造の中へ、水が吸収されることによってＳｉＯＣＨ膜１０の誘電率が増大するという問題があった。しかしながら、本実施形態における半導体装置１００においては、ＳｉＯＣＨ膜１０が有するポーラス構造の口径が小さいため、水が吸収されにくく、誘電率の上昇が抑制できる。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。
次に、本発明の実施例について説明する。以下の実施例では、シングルダマシン法を用いて第１の配線層を作成した。第１の配線層は、第一実施形態に記載された半導体装置１００の上層配線または下層配線と同様にして製造した。
なお、本発明は以下の実施例に限定されるものではなく、本発明の目的を達成できる範囲での変更、改良等は本発明に含まれるものである。デュアルダマシン法またはシングルダマシン法によって形成される第２以降の配線層についても第１の配線層と同様な方法で形成することが可能である。
（実施例１）
まず、シリコン基板上に３００ｎｍのＳｉＯ２膜を成膜し、この上に第１配線層をシングルダマシン法によって形成した。
次に、このＳｉＯ２膜上に、下記式（３）に示す環状有機シリカ構造を有する原料を用いて、上記第一実施形態で説明したのと同様にしてプラズマＣＶＤ法により、ポーラスＳｉＯＣＨ膜を形成した。ポーラスＳｉＯＣＨ膜は、配線間絶縁膜であって、厚さ１２０ｎｍ、比誘電率２．５であった。
Figure 2010093235
 （３）
その後、ＲＦパワー４４０Ｗにて処理時間１５秒のＨｅプラズマ処理を行い、ポーラスＳｉＯＣＨ膜の表面に表面改質層を形成した。
さらにこの上に、Ｈｅプラズマ処理チャンバーと同一チャンバーにて、ハードマスクとして厚さ８０ｎｍのＳｉＯ２膜を、ＳｉＨ４をソースガスに用いたプラズマＣＶＤ法により成膜した。ここで、ハードマスクとしては、ＴＥＯＳ（テトラエトキシシラン）をソースガスに用いたＳｉＯ２膜を用いてもよい。また、Ｈｅプラズマ処理による表面改質層の形成と、ＳｉＯ２ハードマスク成膜は別チャンバーで行ってもよい。
次に、リソグラフィーとドライエッチングによって、ＳｉＯＣＨ膜、表面改質層、およびハードマスクの積層絶縁膜に、配線溝を形成した。その後、シリコン基板表面全面にイオン化スパッタ法によって、ＴａＮ膜とＴａ膜のバリア膜、および４０ｎｍのＣｕ薄膜を形成し、さらに電極として電解めっき法によってＣｕ配線を埋め込んだ。
次に、Ｃｕ粒成長のために窒素雰囲気中で３５０℃、２分間の熱処理をした後、余剰なＣｕ配線をＣＭＰにより除去した。すなわち、スラリー、研磨ヘッドを変えて、余剰なＣｕ配線、Ｔａ膜、ＴａＮ膜、及びハードマスクをＣＭＰにて完全に除去し、ポーラスＳｉＯＣＨ膜の表面改質層を露出させ、表面改質層が一部残った状態でＣＭＰを完了させた。
その後、Ｃｕ配線と表面改質層の全面にキャップ絶縁膜としてＳｉＣＮ膜を３０ｎｍ形成した。これにより、Ｃｕ配線の表面及びポーラスＳｉＯＣＨ膜の表層の表面改質層の表面に接するようにキャップ絶縁膜が形成された構造の装置が得られた。
（実験１）
図６は、実施例１で作成したポーラスＳｉＯＣＨ膜にＨｅプラズマ処理を施した場合（Ｈｅプラズマ処理）と、実施例１で作成したポーラスＳｉＯＣＨ膜にＨｅプラズマ処理を行わなかった場合（未処理）の、ポーラスＳｉＯＣＨ膜の深さと炭素濃度及び酸素濃度との関係を示すグラフ図である。ポーラスＳｉＯＣＨ膜の炭素濃度（図６（ａ））及び酸素濃度（図６（ｂ））は、Ｘ線光電子分光（ＸＰＳ）分析により求められた。グラフより、Ｈｅプラズマ処理によって、ポーラスＳｉＯＣＨ膜表面のＣ濃度が、６０ａｔｏｍｉｃ％から４３ａｔｏｍｉｃ％に低減し、Ｏ濃度が２０ａｔｏｍｉｃ％から３５ａｔｏｍｉｃ％に変化していることがわかった。
（実験２）
図７は、ＣＭＰ完了後のウェハ面内の欠陥分布を示す図である。図７（ａ）〜（ｃ）はそれぞれ、上記実施例１で示したポーラスＳｉＯＣＨ上にＨｅプラズマ処理を、全く行わない場合、１５秒行った場合、５０秒行った場合をそれぞれ示す。
図７（ａ）に示すように、Ｈｅプラズマ処理を全く行わない場合には、ウェハ面内で放射状に分布する欠陥が確認された。この欠陥箇所を観察した結果、ウォーターマークに起因する欠陥であることが判明した。一方で、図７（ｂ）に示すように、Ｈｅプラズマ処理を１５秒行った場合には、低欠陥状態であった。ただし、図７（ｃ）に示すように、Ｈｅプラズマ処理時間を５０秒まで延ばした場合には、大規模なスクラッチが発生した。
この原因としては、Ｈｅプラズマ処理を全く行わない場合には、ポーラスＳｉＯＣＨ表面には表面改質層が形成されずに、疎水性のままの状態であるため、ＣＭＰ後にウォーターマークが増大したものと思われる。一方、Ｈｅプラズマ処理を施すことで、表面がＳｉ−ＯＨ化し、親水化したことで、ウォーターマークが抑制されたと考えられる。ただし、過剰なＨｅプラズマ処理では、表面改質層が硬化することで、ＣＭＰ時に剥れやすくなり、大規模なスクラッチを誘起している可能性があると考えられる。
（実験３）
図８は、ＳｉＯＣＨ膜のＣ／Ｓｉ組成比と、研磨レートとの関係を示すグラフ図である。図８より、ＳｉＯＣＨ膜のＣ／Ｓｉ比が増すに従って、ＣＭＰ研磨レートが低減していることがわかった。
（実験４）
図９は、ＳｉＯＣＨ膜と、研磨量との関係を示すグラフである。また、横軸のＳｉＯＣＨ膜は、比誘電率及びＣ／Ｓｉ組成が異なる３種類のＳｉＯＣＨ膜であって、縦軸にはそれぞれのＳｉＯＣＨ膜の配線パターン（Ｌ／Ｓ；配線幅（Ｌ）、配線スペース（Ｓ））、および配線幅（Ｌ）ごとの研磨量が示されている。
ＳｉＯＣＨ膜の研磨量は、ＳｉＯＣＨ膜にＨｅプラズマ処理を１５秒施した後、十分にＳｉＯ２ハードマスクが取りきれている状態から、さらに３０秒オーバー研磨を追加した場合の膜減り量を電子顕微鏡（ＳＥＭ）で観察して求めた。
図９に示すように、ポーラスＳｉＯＣＨ膜、リジットＳｉＯＣＨ膜は、比誘電率にはよらずにＣ量が多い膜で研磨ストップしていることがわかる。したがって、Ｃ量が多いポーラスＳｉＯＣＨを用いることで、オーバー研磨に対して、膜厚変動を小さく抑え、表面改質層を確実に残せるため、ウォーターマークまたはパーティクルの発生の低減が可能となる。
１０ ＳｉＯＣＨ膜
１０ａ ＳｉＯＣＨ膜
１０ｂ ＳｉＯＣＨ膜
２０ 表面改質層
２０ａ 表面改質層
２０ｂ 表面改質層
３０ｂ ハードマスク
４０ バリア膜
４０ａ バリア膜
４０ｂ バリア膜
５０ Ｃｕ配線
５０ａ Ｃｕ配線
５０ｂ Ｃｕ配線
６０ キャップ絶縁膜
６０ａ キャップ絶縁膜
６０ｂ キャップ絶縁膜
１００ 半導体装置
１０１ リザーバー
１０２ 原料圧送部
１０３ キャリアガス供給部
１０４ 液体マスフロー
１０５ ガスマスフロー
１０６ 気化器
１０７ リアクター
１０８ 基板
１０９ 電源
１１０ 排気ポンプ

Claims (17)

  1. 半導体基板と、
    前記半導体基板上に設けられたＳｉＯＣＨ膜からなる第一絶縁膜と、
    前記第一絶縁膜の表層を改質することにより形成された、前記第一絶縁膜よりも炭素濃度が低くかつ前記第一絶縁膜よりも酸素濃度が高い表面改質層と、
    前記表面改質層及び前記第一絶縁膜に形成された凹部内に埋設された金属配線と、
    前記金属配線の表面及び前記表面改質層の表面に接する第二絶縁膜と、
    を含むことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記表面改質層の厚さが３ｎｍ以上３０ｎｍ未満であることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第一絶縁膜は、ＳｉＯＣＨ膜であって、Ｃ／Ｓｉで表される組成比が１以上１０以下であることを特徴とする半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、
    前記表面改質層の炭素濃度は、前記第一絶縁膜の炭素濃度の５０％以上９０％未満であり、かつ前記表面改質層の酸素濃度は、前記第一絶縁膜の酸素濃度の１１０％以上２００％未満であることを特徴とする半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記第一絶縁膜は複数の空孔を有し、前記空孔の平均径は０．８ｎｍ未満で、かつ前記空孔が互いに独立した孔であることを特徴とする半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記第二絶縁膜は、ＳｉＮ膜、ＳｉＣＮ膜、およびＳｉＣ膜のいずれかを用いた単層または少なくとも２以上を用いた積層の膜であることを特徴とする半導体装置。
  7. 請求項１乃至５いずれかに記載の半導体装置において、
    前記第二絶縁膜は、不飽和炭化水素とアモルファスカーボンを有する第一膜、またはＳｉＮ膜、ＳｉＣＮ膜、およびＳｉＣ膜のうち少なくとも一つを用いた第二膜と前記第一膜との積層膜であることを特徴とする半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記第一絶縁膜は、下記式（１）で表される環状有機シリカ構造を有する化合物を材料に用いて形成されることを特徴とする半導体装置。
    Figure 2010093235
     （１）
    （式（１）中、Ｒ１、Ｒ２は、ビニル基、アリル基、メチル基、エチル基、プロピル基、イソプロピル基、およびブチル基のいずれかである。）
  9. 請求項８に記載の半導体装置において、
    前記環状有機シリカ構造を有する化合物が、下記式（２）で表されることを特徴とする半導体装置。
    Figure 2010093235
     （２）
  10. 請求項８に記載の半導体装置において、
    前記環状有機シリカ構造を有する化合物が、下記式（３）で表されることを特徴とする半導体装置。
    Figure 2010093235
     （３）
  11. 請求項１乃至１０いずれかに記載の半導体装置において、
    前記金属配線は、銅含有配線であることを特徴とする半導体装置。
  12. 半導体基板上にＳｉＯＣＨ膜からなる第一絶縁膜を形成する工程と、
    不活性ガスを用いたプラズマ処理を施し、前記第一絶縁膜の表層に表面改質層を形成する工程と、
    前記表面改質層上にハードマスクを形成する工程と、
    前記ハードマスクおよび前記第一絶縁膜に、前記ハードマスクおよび前記表面改質層を貫通する凹部を形成する工程と、
    前記凹部内を埋め込むように金属配線を形成する工程と、
    前記凹部の外部に露出した前記金属配線を除去し、かつ前記ハードマスクを除去して前記表面改質層を露出する工程と、
    露出された前記表面改質層、および前記金属配線の表面に第二絶縁膜を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記第一絶縁膜は、下記式（１）で表される環状有機シリカ構造を有する化合物を材料に用いたプラズマ重合法により形成されることを特徴とする半導体装置の製造方法。
    Figure 2010093235
     （１）
    （式（１）中、Ｒ１、Ｒ２は、ビニル基、アリル基、メチル基、エチル基、プロピル基、イソプロピル基、およびブチル基のいずれかである。）
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記環状有機シリカ構造を有する化合物は、下記式（２）で表されることを特徴とする半導体装置の製造方法。
    Figure 2010093235
     （２）
  15. 請求項１３に記載の半導体装置の製造方法において、
    前記環状有機シリカ構造を有する化合物は、下記式（３）で表されることを特徴とする半導体装置の製造方法。
    Figure 2010093235
     （３）
  16. 請求項１２乃至１５いずれかに記載の半導体装置の製造方法において、
    前記表面改質層を露出する前記工程は、
    研磨液としてアルカリ性のスラリーを用いた化学機械研磨により、前記凹部の外部に露出した前記金属配線を除去し、かつ前記ハードマスクを除去して前記表面改質層を露出することを特徴とする半導体装置の製造方法。
  17. 請求項１２乃至１６いずれかに記載の半導体装置の製造方法において、
    前記ハードマスクは、ＳｉＯ２であることを特徴とする半導体装置の製造方法。
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