JP5303568B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、多孔質絶縁層を備える半導体装置およびその製造方法に関する。
特許文献1には、ハイドロカーボンプラズマ処理により、多孔質絶縁膜表面にポリマー膜を付けることによりバリア膜の被覆完全性を向上させる方法が記載されている。
特許文献1に記載の方法においては、まず、図5(a)のように、半導体基板上において配線102を有する下地膜101上に、エッチングストップ・拡散防止膜103を形成する。エッチングストップ・拡散防止膜は通常窒化シリコン膜(Si)やシリコンカーバイド膜(SiC)である。そして、低誘電率である多孔質絶縁層104を形成する。その後フォトレジストマスクを用いビア107とトレンチ108をエッチングにより形成する。アッシングにてマスクを除去した後、ビアは多孔質絶縁層104、エッチングストップ・拡散防止膜103を貫通し配線102に達し、トレンチは多孔質絶縁層104の膜厚の約1/2の深さの断面形状を備える(図5(b))。
そして、ハイドロカーボンガスプラズマ処理を行い、層間絶縁膜表面やビア107の底部に露出している配線の表面に薄いポリマー膜109cを付ける(図5(c))。ポリマー膜109cは、Cガスを用い7〜60mTorrの圧力、500〜1700Wのパワーにて形成される。
Cuバリア性のTaN膜110、Cuめっき時の給電Cu膜をPVD法にて形成した後、めっき法にてビア107、トレンチ108にCu膜111を埋設する(図6(a))。そして、CMPにより、多孔質絶縁層表面のCu膜111、TaN膜110、ポリマー膜109cを順次除去し配線を形成する(図6(b))。
また、特許文献2には、以下の方法が記載されている。
まず、図7(a)のように、半導体基板上において配線102を有する下地膜101上に、エッチングストップ・拡散防止膜103を形成する。そして、低誘電率である多孔質絶縁層104にビア107とトレンチ108を所定の方法により形成する(図7(b))。
そして、ビア107、トレンチ108の側壁や基板最表面に、CVDや塗布法によりポリマー膜109cを付ける。次いで、異方性プラズマエッチングにより、ポリマー膜109cをビア107、トレンチ108の側面に残す(図7(c))。
Cuバリア性のTaN膜110、Cuめっき時の給電Cu膜をPVD法にて形成した後、めっき法にてビア107、トレンチ108にCu膜111を埋設する(図8(a))。そして、CMPにより、多孔質絶縁層表面のCu膜111、TaN膜110、ポリマー膜109cを順次除去し配線を形成する(図8(b))。
米国特許公報7067925号公報 米国特許公報7057287号公報
しかしながら、上記文献記載の技術は、以下の点で改善の余地を有していた。
特許文献1に記載の方法においては、ビア底の配線表面にポリマー膜109cが形成されているため下層配線102とビア配線(Cu膜111)との間の接触抵抗が高くなることがあった。特に近年、LSIの性能向上を実現するため、配線ピッチの縮小化と多層配線層数の増大が進められている。ビア抵抗はビア底の面積に比例するので、配線ピッチの縮小化率以上にビア抵抗は増大化する傾向にある。また配線層数が増えるほど、配線抵抗に占めるビア抵抗の割合は大きくなる。
つまり、特許文献1に記載の半導体装置においては、配線間の抵抗が増大し、接続信頼性が低下することがあった。そのため、半導体装置の品質低下や歩留まりの低下を引き起こすことがあった。
特許文献2に記載の半導体装置においては、ビア、トレンチ内においてポリマー膜を有していない箇所が存在する。そのため、バリアメタル膜を有していたとしても、多孔質膜へのCuの拡散は充分に抑制されず、エレクトロマイグレーションやストレスマイグレーション等が発生することがあり、接続信頼性が低下することがあった。
また、特許文献2に記載の方法においては、ビア107、トレンチ108の側壁のみに薄いポリマー膜109cを残すために行う異方性エッチングは、エッチングガスの回り込みの影響で基板最表面に近い箇所の膜ほどエッチング速度が大きい。そのため、ビア底についたポリマー膜109cを完全に除去する間に、トレンチ底108aに付いたポリマー膜109cや基板最上層のポリマー膜109cは先に除去され、その下層の膜まで過剰に除去される。多孔質絶縁層104はポリマー膜109cに比べ密度が小さいのでエッチング速度が大きく、トレンチ底108aについた薄いポリマー膜109cだけを選択的にエッチングすることは困難である。その結果トレンチ深さ均一に保つことが困難になるので製造ロットにより配線性能が安定せず、歩留まりが低下することがあった。
またポリマー膜109cと多孔質絶縁層104の双方に最適なエッチング結果を得ることが困難であるばかりか、ポリマー膜109cのエッチング条件で多孔質絶縁層104をエッチングすると多孔質絶縁層104の表面が荒れてしまう。このため、薄いポリマー膜109cを除去した後のオーバーエッチングにより、トレンチ底108aに露出した多孔質絶縁層104の表面が荒れることがあった。そのため、上下配線間の絶縁性が低下し、接続信頼性が低下することがあった。
このように、特許文献2に記載の方法においては、得られる半導体装置の接続信頼性が低下することがあった。そのため、半導体装置の品質低下や歩留まりの低下を引き起こすことがあった。
本発明によれば、第1配線と、前記第1配線上に形成された多孔質絶縁層と、前記多孔質絶縁層中に埋設され、第1配線と電気的に接続された第2配線と、前記多孔質絶縁層と前記第2配線との間にのみ設けられ、これらの層を隔離する炭素含有金属膜と、を備える半導体装置が提供される。
この発明によれば、多孔質絶縁層と第2配線とを隔離する炭素含有金属膜を有しているので、金属の拡散が抑制される。そのため、エレクトロマイグレーションやストレスマイグレーション等の発生が抑制され、接続信頼性が向上するので、動作保証寿命の長い高品質な配線を有する半導体装置を提供することができる。
さらに、第1配線と第2配線との間には絶縁性の膜を有していないので、第1配線と電気的に接続された第2配線間の接触抵抗は小さくなり、配線抵抗の小さい高性能な配線が形成される。そのため、半導体装置の品質が向上し、歩留まりも向上する。
本発明によれば、第1配線上に多孔質絶縁層を形成する工程と、前記多孔質絶縁層に配線溝を形成する工程と、前記多孔質絶縁層に反応性炭素含有化合物を含浸する工程と、前記配線溝の側面に位置する前記多孔質絶縁層表面および前記配線溝の底面に露出する前記第1配線の表面に金属膜を堆積させ、該金属膜に前記反応性炭素含有化合物に含まれる炭素を導入することにより、前記多孔質絶縁層表面に炭素含有金属膜を形成する工程と、前記炭素含有金属膜が形成された前記配線溝に、第2配線を形成する工程と、を含む半導体装置の製造方法が提供される。
この発明によれば、多孔質絶縁層表面において、金属膜に反応性炭素含有化合物に含まれる炭素を導入することにより、多孔質絶縁層表面に選択的に炭素含有金属膜を形成することができ、さらに、第1配線表面には絶縁膜が形成されない。このように、簡便な方法で、配線溝内の多孔質絶縁層表面のみをバリア性の高い炭素含有金属膜で効率よく覆うことができ、接続信頼性および品質に優れ、製品の歩留まりが向上した半導体装置を得ることができる。
本発明の半導体装置は、配線間の接続信頼性に優れているので、品質に優れ、歩留まりが向上する。さらに、本発明の半導体装置の製造方法によれば、このような半導体装置を簡便な方法で効率良く得ることができる。
第1実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。 第1実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。 第2実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。 第2実施形態に係る半導体装置の製造方法を模式的に示した工程断面図である。 従来の半導体装置の製造方法を模式的に示した工程断面図である。 従来の半導体装置の製造方法を模式的に示した工程断面図である。 従来の半導体装置の製造方法を模式的に示した工程断面図である。 従来の半導体装置の製造方法を模式的に示した工程断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1実施形態)
本実施形態の半導体装置は、図2(b)に示すように、第1配線2と、第1配線2上に形成された多孔質絶縁層4と、多孔質絶縁層4中に埋設され、第1配線2と電気的に接続された第2配線11と、多孔質絶縁層4と第2配線11との間に設けられ、これらの層を隔離する炭素含有金属膜9aとを備える。第1配線2と第2配線11との間には、金属膜9bを備える。第1配線2を含む下地膜1の上には、多孔質絶縁層4との間にエッチングストップ・拡散防止膜3を備える。
第1配線2や第2配線11は低抵抗の配線材料で形成され、その材料は例えばCuやAlやあるいはそれらを主成分とする合金からなる。エッチングストップ・拡散防止膜3としては、特に限定はなく窒化シリコン膜(Si)やシリコンカーバイド膜(SiC)窒化シリコンカーバイド膜(SiCN)等であり、それらの積層膜を用いることもできる。
多孔質絶縁層4は、SiOCやSiO等から構成され、誘電率が2.5以下の低誘電率多孔質絶縁膜である。
炭素含有金属膜9aは、TiC、TaC、WCまたはAlC等から構成される。炭素含有金属膜9aの膜厚は、3nm以上、50nm以下である。本実施形態においては、膜厚25nm程度の炭素含有金属膜9aを用いた例によって説明する。なお、炭素含有金属膜9aに、酸素原子が含まれていてもよい。
金属膜9bは、チタン(Ti)、タングステン(W)、アルミ(Al)、タンタル(Ta)等から形成されている。
次に、本実施形態における半導体装置の製造方法について説明する。
本実施形態における半導体装置の製造方法は、以下の工程を備える。
(a)第1配線2上に多孔質絶縁層4を形成する工程(図1(a)〜(b))
(b)多孔質絶縁層4に配線溝(ビア7、トレンチ8)を形成する工程(図1(b))
(c)多孔質絶縁層4に反応性炭素含有化合物を含浸させる工程
(d)ビア7およびトレンチ8の側面に位置する多孔質絶縁層4表面およびビア7の底面に露出する第1配線2の表面に金属膜を堆積させ、該金属膜に反応性炭素含有化合物に含まれる炭素を導入することにより、多孔質絶縁層4表面に炭素含有金属膜9aを形成する工程(図1(c))
(e)炭素含有金属膜9aが形成された配線溝(ビア7、トレンチ8)に、第2配線11を形成する工程(図2(a)〜(b))
以下、各工程を順に説明する。
工程(a):第1配線2上に多孔質絶縁層4を形成する。
まず、図1(a)に示すように、図示しない半導体基板上において第1配線2を有する下地膜1上に、CVD(Chemical Vapor Deposition)法により20nm厚程度のエッチングストップ・拡散防止膜3を形成する。
そして、エッチングストップ・拡散防止膜3上に、多孔質絶縁層4を形成する。多孔質絶縁層4を形成する材料としては、加熱やUV照射で気化しやすい有機物を加え、そしてCVD法やSOD(Spin On Dielectric)法における成膜工程またはその後の加熱工程や、またはUV照射において、有機物が分解等により消失して多孔性のSiOCやSiOを形成するものであれば使用することができる。多孔質絶縁層4を形成する材料として、例えば、シロキサンオリゴマー、有機シリコン前駆体、シロキサンモノマー等を挙げることができる。本実施形態においては、界面活性剤とシロキサンオリゴマーとを含む溶液を塗布し350℃窒素雰囲気中で焼成し、SiOからなる低誘電率多孔質絶縁膜を形成することができる。
工程(b):多孔質絶縁層4に配線溝(ビア7、トレンチ8)を形成する。
多孔質絶縁層4を形成後、通常の方法により、フォトレジストマスクを用いて多孔質絶縁層4をエッチングし、ビア7とトレンチ8を形成する。そして、アッシングにてフォトレジストマスクを除去する(図1(b))。ビア7は、多孔質絶縁層4とエッチングストップ・拡散防止膜3を貫通し下地膜1に達しており、トレンチ8は多孔質絶縁層4の膜厚の約1/2の深さである。
工程(c):多孔質絶縁層4に反応性炭素含有化合物を含浸させる。
工程(c)においては、ビア7およびトレンチ8が形成された多孔質絶縁層4を、気化された反応性炭素含有化合物を含む雰囲気下に曝すことにより、多孔質絶縁層4中に反応性炭素含有化合物を含浸させる。
反応性炭素含有化合物としては、環状シロキサンや、酸化反応や還元反応をする第2級アルコールなどを用いることができる。環状シロキサンとしては、ヘキサメチルジシラザン(HMDS)、トリメチルシリルジメチルアミン(TMSDMA)、トリメチルシリルアセトアミド(TMSA)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)などを挙げることができ、第2級アルコールとしてはイソプロパノールなどを挙げることができる。これらの化合物は、1種または2種以上混合して用いることができる。
本実施形態では、350℃程度に加熱した減圧炉内において、気化したヘキサメチルジシラザン(HMDS)雰囲気中で、ビア7およびトレンチ8が形成された多孔質絶縁層4を30分間曝し、多孔質絶縁層4内部へ蒸気を拡散させることができる。これにより、多孔質絶縁層4内の細孔表面が、有機シリコンや有機基で修飾されると考えられる。
そして、洗浄工程により第1配線表面に付着した反応性炭素含有化合物を除去する。
工程(d):ビア7およびトレンチ8の側面に位置する多孔質絶縁層4表面およびビア7の底面に露出する第1配線2の表面に金属膜を堆積させ、該金属膜に反応性炭素含有化合物に含まれる炭素を導入することにより、多孔質絶縁層4表面に炭素含有金属膜9aを形成する。
まず、金属スパッタ・ターゲット、HeやAr等のガスプラズマを用いたPVD法により、多孔質絶縁層4表面およびビア7の底面に露出する第1配線2の表面に金属膜を堆積する。PVD(Physical Vapor Deposition)法における熱により、多孔質絶縁層4中から反応性炭素含有化合物を気散させ、堆積された金属膜に反応性炭素含有化合物に含まれる炭素を導入する。これにより、多孔質絶縁層4表面に選択的に炭素含有金属膜9aが形成され、第1配線2の表面には、PVD法により堆積された金属により金属膜9bが形成される(図1(c))。なお、本実施形態において、PVD法における熱には、加熱された基板の熱およびスパッタの際に発生する熱のいずれも含まれる。
金属スパッタ・ターゲットとしては、チタン(Ti)、タングステン(W)、アルミ(Al)、タンタル(Ta)等の、比較的安定な酸化物、炭化物を形成する金属の単体やそれらの合金を使用することができる。
本実施形態においては、Tiターゲット、Heガスプラズマを用いたPVD法により、多孔質絶縁層4表面およびビア7の底面に露出する第1配線2の表面にTiを堆積させることができる。多孔質絶縁層4表面には、炭素含有金属膜としてTiC膜を形成することができる。炭素含有金属膜9aの組成は、オージェ電子分光法(製品名:PHI 650、アルバック・ファイ株式会社製)を用いて測定することができる。なお、第1配線2の表面にはTi膜が形成される。
工程(e):炭素含有金属膜9aが形成された配線溝(ビア7、トレンチ8)に、第2配線11を形成する。
本実施形態においては、給電膜を付けた後、めっき法にてビア7、トレンチ8にCuまたはAlを埋設する(図2(a))。そして、通常のCMP(Chemical Mechanical Polishing)法にて余分な金属等を除去し、第2配線11を形成する。
そして、その後通常の工程により半導体装置を製造する。
以下、本実施形態の効果について説明する。
本実施形態の半導体装置は、多孔質絶縁層4と第2配線11とを隔離する炭素含有金属膜9aを有している。
炭素含有金属膜9aは金属拡散を抑制する効果が高く、第2配線11から多孔質絶縁層4への金属拡散が抑制される。そのため、エレクトロマイグレーションやストレスマイグレーション等の発生が抑制され、接続信頼性が向上するので、動作保証寿命の長い高品質な配線を有する半導体装置を提供することができる。
さらに、第1配線2と第2配線11との間には炭素含有金属膜9a等の絶縁膜が形成されていないので、配線間の接触抵抗は小さくなり、配線抵抗の小さい高性能な配線が形成される。そのため、半導体装置の品質が向上し、歩留まりも向上する。
炭素含有金属膜9aは、TiC、TaC、WCまたはAlCを含むことができる。
これにより、第2配線11から多孔質絶縁層4への金属拡散が効果的に抑制され、接続信頼性に優れた半導体装置を得ることができる。
炭素含有金属膜9aの膜厚は、3nm以上、50nm以下とすることができる。
これにより、第2配線11から多孔質絶縁層4への金属拡散が効果的に抑制され、接続信頼性により優れた半導体装置を得ることができる。
本実施形態の半導体装置の製造方法においては、反応性炭素含有化合物が含浸した多孔質絶縁層4表面およびビア7の底面に露出する第1配線2の表面に金属膜を堆積させる。当該工程において、堆積された金属膜に、反応性炭素含有化合物に含まれる炭素を導入することにより、多孔質絶縁層4表面にのみ炭素含有金属膜9aを形成することができる。さらに、第1配線2と第2配線11との間には、炭素含有金属膜9a等の絶縁膜は形成されない。
本実施形態によれば、多孔質絶縁層4表面において、金属膜に反応性炭素含有化合物に含まれる炭素を導入することにより、多孔質絶縁層4表面に選択的に炭素含有金属膜9aを形成することができ、さらに、第1配線2表面には絶縁膜が形成されない。このように、簡便な方法で、接続信頼性および品質に優れ、製品の歩留まりが向上した半導体装置を得ることができる。
本実施形態においては、気化された反応性炭素含有化合物を含む雰囲気下に多孔質絶縁層4を曝し、反応性炭素含有化合物を多孔質絶縁層4中に含浸させる。
この工程により、多孔質絶縁層4に反応性炭素含有化合物を効率的に含有させることができる。
本実施形態における反応性炭素含有化合物は、熱により、堆積された金属膜に炭素を導入することができる。そのため、スパッタリング(PVD法)により金属膜を堆積させるとともに、スパッタリングにおける熱により金属膜に炭素を導入することができる。
このように簡便な方法により、多孔質絶縁層4表面には選択的に炭素含有金属膜9aが形成され、一方、第1配線2表面には絶縁膜が形成されない半導体装置が製造される。
本実施形態において、反応性炭素含有化合物は、環状シロキサンおよび第2級アルコールから選択される。
これらの化合物は気化された状態で多孔質絶縁層4内に含浸されやすく、スパッタリングの熱により蒸散するとともに堆積された金属膜に炭素を容易に導入することができる。そのため、多孔質絶縁層4表面において選択的に炭素含有金属膜9aを形成することができる。
(第2実施形態)
本実施形態の半導体装置は、図4(b)に示すように、第1配線2と、第1配線2上に形成された多孔質絶縁層4と、多孔質絶縁層4中に埋設され、第1配線2と電気的に接続された第2配線11とを備える。さらに、多孔質絶縁層4と第2配線11との間には、多孔質絶縁層4側から順に、炭素含有金属膜9aと、バリアメタル膜10とを備える。第1配線2とバリアメタル膜10との間には、金属膜9bを備える
炭素含有金属膜9aは、第1実施形態と同様の炭化金属を含む。なお、本実施形態において、炭素含有金属膜9aの膜厚は、3nm以上、50nm以下である。本実施形態においては、膜厚25nm程度の炭素含有金属膜9aを用いた例によって説明する。
本実施形態において、バリアメタル膜10の膜厚は、10nm程度である。
次に、本実施形態における半導体装置の製造方法について説明する。
本実施形態における半導体装置の製造方法は、以下の工程を備える。
(a)第1配線2上に多孔質絶縁層4を形成する工程(図3(a)〜(b))
(b)多孔質絶縁層4に配線溝(ビア7、トレンチ8)を形成する工程(図3(b))
(c)多孔質絶縁層4に反応性炭素含有化合物を含浸させる工程
(d)ビア7およびトレンチ8の側面に位置する多孔質絶縁層4表面およびビア7の底面に露出する第1配線2の表面に金属膜を堆積させ、該金属膜に反応性炭素含有化合物に含まれる炭素を導入することにより、多孔質絶縁層4表面に炭素含有金属膜9aを形成する工程(図3(c))
(e)炭素含有金属膜9aおよび金属膜9b上に、バリアメタル膜10を形成する工程(図4(a))
(f)炭素含有金属膜9aが形成された配線溝(ビア7、トレンチ8)内に、第2配線11を形成する工程(図4(a)〜(b))
以下、第1実施形態と異なる、工程(e)および工程(f)についてのみ説明する。
工程(e):炭素含有金属膜9aおよび金属膜9b上に、バリアメタル膜10を形成する(図4(a))。
本実施形態において、バリアメタル膜10は通常の方法で形成することができる。バリアメタル膜10を構成する金属としては、第2配線11を構成する金属の拡散を抑制する効果の大きいものを用いることができる。
工程(f):炭素含有金属膜9aが形成された配線溝(ビア7、トレンチ8)内に、第2配線11を形成する工程(図4(a)〜(b))
本実施形態においては、炭素含有金属膜9a表面および金属膜9b表面に給電膜を付けた後、めっき法にてビア7、トレンチ8にCuまたはAlを埋設する(図4(a))。そして、通常のCMP法にて余分な金属等を除去し、第2配線11を形成する(図4(b))。
そして、その後通常の工程により半導体装置を製造する。
以下、本実施形態の効果について説明する。
本実施形態の半導体装置は、炭素含有金属膜9a上に、バリアメタル膜10を備えているので、第2配線11から多孔質絶縁層4への金属拡散がより抑制される。そのため、エレクトロマイグレーションやストレスマイグレーション等の発生が抑制され、接続信頼性が向上するので、動作保証寿命の長い高品質な配線を有する半導体装置を提供することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
第1実施形態の半導体装置においては、炭素含有金属膜9aが均一な組成である例により説明したが、多孔質絶縁層4側の炭素含有金属膜9a表層の炭素濃度が、第2配線11側の炭素含有金属膜9a表層の炭素濃度よりも高くなっていてもよい。
本実施形態の半導体装置の製造方法においては、気化された反応性炭素含有化合物を用いて多孔質絶縁層4中に反応性炭素含有化合物を含浸させたが、反応性炭素含有化合物を溶解または分散させた溶媒等を細孔に浸透させ、そして加熱乾燥するにより多孔質絶縁層4中に反応性炭素含有化合物を含浸させることもできる。

Claims (8)

  1. 第1配線上に多孔質絶縁層を形成する工程と、
    前記多孔質絶縁層に配線溝を形成する工程と、
    前記多孔質絶縁層に反応性炭素含有化合物を含浸する工程と、
    前記配線溝の側面に位置する前記多孔質絶縁層表面および前記配線溝の底面に露出する前記第1配線の表面に金属膜を堆積させ、該金属膜に前記反応性炭素含有化合物に含まれる炭素を導入することにより、前記多孔質絶縁層表面に炭素含有金属膜を形成する工程と、
    前記炭素含有金属膜が形成された前記配線溝に、第2配線を形成する工程と、
    を含む半導体装置の製造方法。
  2. 請求項に記載の半導体装置の製造方法において、
    前記反応性炭素含有化合物を含浸する前記工程は、
    気化した前記反応性炭素含有化合物を含む雰囲気下において、前記多孔質絶縁層に反応性炭素含有化合物を含浸する工程を含むことを特徴とする半導体装置の製造方法。
  3. 請求項に記載の半導体装置の製造方法において、
    前記反応性炭素含有化合物を含浸させる前記工程は、
    前記反応性炭素含有化合物を含む溶液に、前記配線溝が形成された前記多孔質絶縁層を浸漬し、加熱乾燥する工程を含むことを特徴とする半導体装置の製造方法。
  4. 請求項乃至のいずれかに記載の半導体装置の製造方法において、
    前記反応性炭素含有化合物は熱反応性であって、
    前記炭素含有金属膜を形成する前記工程は、
    前記多孔質絶縁層表面および前記配線溝の底面に露出する前記第1配線の表面にスパッタリングにより金属膜を堆積させ、このスパッタリングにおける熱により該金属膜に前記反応性炭素含有化合物に含まれる炭素を導入する工程を含むことを特徴とする半導体装置の製造方法。
  5. 請求項乃至のいずれかに記載の半導体装置の製造方法において、
    前記炭素含有金属膜を形成する前記工程の後に、
    前記炭素含有金属膜上に、バリアメタル膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
  6. 請求項乃至のいずれかに記載の半導体装置の製造方法において、
    前記反応性炭素含有化合物は、環状シロキサンおよび第2級アルコールから選択されることを特徴とする半導体装置の製造方法。
  7. 請求項乃至のいずれかに記載の半導体装置の製造方法において、
    前記炭素含有金属膜は、TiC、TaC、WCまたはAlC 含むことを特徴とする半導体装置の製造方法。
  8. 請求項乃至のいずれかに記載の半導体装置の製造方法において、
    前記炭素含有金属膜の膜厚は、3nm以上、50nm以下であることを特徴とする半導体装置の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043706B2 (en) * 2013-01-18 2018-08-07 Taiwan Semiconductor Manufacturing Company Limited Mitigating pattern collapse
US10714382B2 (en) * 2018-10-11 2020-07-14 International Business Machines Corporation Controlling performance and reliability of conductive regions in a metallization network
US11462397B2 (en) * 2019-07-31 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP2007043018A (ja) * 2005-08-05 2007-02-15 Toshiba Corp 半導体装置
JP2007173511A (ja) * 2005-12-22 2007-07-05 Sony Corp 半導体装置の製造方法
JP2008066428A (ja) * 2006-09-06 2008-03-21 Sony Corp 半導体装置の製造方法および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6787453B2 (en) 2002-12-23 2004-09-07 Intel Corporation Barrier film integrity on porous low k dielectrics by application of a hydrocarbon plasma treatment
US7057287B2 (en) 2003-08-21 2006-06-06 International Business Machines Corporation Dual damascene integration of ultra low dielectric constant porous materials
US7217648B2 (en) 2004-12-22 2007-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Post-ESL porogen burn-out for copper ELK integration
US7135402B2 (en) 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
US7473634B2 (en) 2006-09-28 2009-01-06 Tokyo Electron Limited Method for integrated substrate processing in copper metallization

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012996A (ja) * 2005-07-01 2007-01-18 Toshiba Corp 半導体装置
JP2007043018A (ja) * 2005-08-05 2007-02-15 Toshiba Corp 半導体装置
JP2007173511A (ja) * 2005-12-22 2007-07-05 Sony Corp 半導体装置の製造方法
JP2008066428A (ja) * 2006-09-06 2008-03-21 Sony Corp 半導体装置の製造方法および半導体装置

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