TWI528454B - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

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TWI528454B
TWI528454B TW100115148A TW100115148A TWI528454B TW I528454 B TWI528454 B TW I528454B TW 100115148 A TW100115148 A TW 100115148A TW 100115148 A TW100115148 A TW 100115148A TW I528454 B TWI528454 B TW I528454B
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川原潤
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齋藤忍
林喜宏
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Description

半導體裝置及半導體裝置之製造方法 【相關申請案之交互參照】
本申請案係基於日本專利申請案第2010-107698號,其內容係藉由參考文獻方式合併於此。
本發明係關於一種半導體裝置以及半導體裝置的製造方法。
近年來,隨著LSIs的微型化,已將具有低比介電常數的絕緣膜主要使用作為互連絕緣中間層。此外,為了低介電常數之目的,已將屬於蝕刻中止層的覆蓋絕緣膜變薄。因此,在形成穿孔(via)互連的製程中,蝕刻中止性會降低。又,為了降低穿孔電阻,必須採用具有大開口直徑的狹縫狀穿孔。因此,在未來的LSI互連中,同時對常態穿孔以及具有比常態穿孔更大之直徑的狹縫狀穿孔進行加工之技術的重要性將會增加。
此種用以形成具有不同開口直徑之狹縫狀穿孔圖案的技術係揭露於例如日本專利公開案第2007-318124號中。
日本專利公開案第2007-318124號揭露,在設置於SiCN的覆蓋絕緣膜上之SiOCH的絕緣中間層中,將具有大開口直徑之狹縫狀穿孔圖案部分中的蝕刻中止層部分地增厚。因此,其揭露了穿孔間的深度變異可藉由增加蝕刻中止性而受到抑制。此外,在日本專利公開案第2007-318124號並未揭露氣態物質。
又,日本專利公開案第2009-105272號揭露一種用以控制具有不同縱橫比之溝渠之蝕刻速率的技術。亦即,日本專利公開案第2009-105272號揭露,藉由結合使用例如CH3F氣體的含氫氣體與N2氣體,在設置於例如SiC之覆蓋絕緣膜上的CF基絕緣中間層中形成溝渠。於溝渠形成製程中,在具有小縱橫比的穿孔洞(via hole)中,沉積物沉積在底部。
另一方面,在具有高縱橫比的穿孔洞中,沉積物不沉積在底部。因此,其揭露了在具有小縱橫比的穿孔洞中,可藉由沉積物來降低蝕刻速率。
另一方面,一種用以改善覆蓋絕緣膜之蝕刻中止性的技術係揭露在例如日本專利公開案第2008-177596號中。在日本專利公開案第2008-177596號中,藉由以N2氣體來替代CF氣體/O2氣體/Ar氣體之混合氣體中的O2氣體,在設置於SiN之覆蓋絕緣膜上的(HO)3SiCH3的絕緣中間層上執行電漿處理。其揭露了由於N2氣體無法以化學方式來蝕刻CF基沉積膜,所以不會發生絕緣中間層(於其中存在CF基沉積膜)之CH3的引出現象。因此,其揭露了提高對SiN的選擇性,並同時抑制子溝渠(sub-trench)的產生。
此外,M. Ueki,IEEE,pp 619-622(2008)揭露可使用高含碳有機矽氧膜來抑制蝕刻損害。如M. Ueki,IEEE,pp 619-622(2008)所示,此高含碳有機矽氧膜的碳含量係比如日本專利公開案第2007-318124號所示被廣泛使用之多孔SiOCH膜的碳含量更高。
然而,為了不削減覆蓋絕緣膜,必須選擇適當的氣體來作為氣態物質。此外,絕緣中間層需要低介電常數膜,並存在各種膜。因此,考慮到覆蓋絕緣膜的選擇性,在改變絕緣中間層之材料或其組合的情況下,必須改變所施加之氣態物質。
在一實施例中,提供一種半導體裝置的製造方法,包含下列步驟:在一基板上形成包含Si與C的一絕緣膜;在此絕緣膜上形成一有機矽氧膜,此有機矽氧膜具有比此絕緣膜更高的碳原子數對矽原子數之組成比率;以及藉由電漿處理在此有機矽氧膜中形成兩個以上的凹部,此凹部具有不同開口直徑,於此電漿處理中係使用包含惰性氣體、含N氣體、氟碳化合物氣體以及氧化劑氣體的混合氣體。
依照本發明,可提供一種半導體裝置,其係藉由上述半導體裝置的製造方法所獲得。
含N氣體中的N在激發時會與碳反應。在本發明中,使有機矽氧膜的碳含量增加,並同時使絕緣膜的碳含量降低。因此,可降低絕緣膜之碳的蝕刻速率,並同時增加有機矽氧膜之碳的蝕刻速率。以此方式,可藉由含N氣體來改善蝕刻選擇性。可藉由改善蝕刻選擇性而抑制具有不同開口直徑之穿孔間的深度變異。
在另一實施例中,提供一種半導體裝置,包含:一基板;一絕緣中間層,設置在此基板上;一第一金屬膜,分別埋設在此絕緣中間層內所設置的複數互連溝渠中;一絕緣膜,設置在此絕緣中間層上,並且包含Si與C;一有機矽氧膜,設置在此絕緣膜上,並且具有比此絕緣膜更高的碳原子數對矽原子數之組成比率;以及一第二金屬膜,分別埋設在此有機矽氧膜內所設置的第一凹部與第二凹部中,第二凹部具有比第一凹部更大的開口直徑,其中,第二金屬膜與第一金屬膜係彼此電性連接,以及其中,當藉由穿透式電子顯微鏡與電子能量損失光譜法量測時,在分別埋設於第一凹部與第二凹部中的第二金屬膜、與第一金屬膜之間的第一金屬膜之表面上,不存在相當於第一金屬膜內所包含之金屬的氧化物的波峰。
在依照本發明的半導體裝置中,其設置係在於使有機矽氧膜的碳含量為高,並同時使絕緣膜的碳含量為低。因此,如上所述,在半導體裝置的製造過程中,可藉由改善蝕刻選擇性而抑制具有不同開口直徑之穿孔間的深度變異。因此,可抑制第一凹部與第二凹部中之絕緣膜的剩餘膜厚度變異,並且可在凹部形成時保護第一金屬膜的表面免於氧化。因此,其設置係在於在第一金屬膜的表面上,實質上不存在第一金屬膜內所包含之金屬的氧化物。
依照本發明,可抑制穿孔的深度變異,並且可實現具有優異可靠度之半導體裝置的結構及其製造方法。
現在,在此將參考說明實施例來描述本發明。熟習本項技藝者可確認許多替代實施例可使用本發明之教示來加以完成,以及本發明並不限於為解釋目的而說明的實施例。
以下,將參考隨附圖式來說明本發明之實施例。在所有這些圖式中,相同的元件係參照相同的參考符號,並且將不重覆其說明。
(半導體裝置)
圖9C係說明依照本實施例之半導體裝置的概略橫剖面圖。
依照本實施例的半導體裝置包含:基板(矽基板);下層互連結構201;有機矽氧膜202,其係設置在位於下層互連結構201中之包含Si與C的覆蓋絕緣膜201d上,並且具有比覆蓋絕緣膜201d更高的碳原子數對矽原子數之組成比率(以下稱為C/Si);以及第二金屬膜(Cu膜211),其係埋設在有機矽氧膜202內所設置的第一凹部(開口208)與第二凹部(開口209)。
開口208與開口209的開口直徑(或開口面積)係彼此相異。舉例而言,開口208的開口直徑係大於開口209的開口直徑。在開口208中之Cu膜211與Cu膜201c(第一金屬膜)的界面組成以及在開口209中之Cu膜211與Cu膜201c的界面組成為均一而不與開口率相依(然而,當阻障金屬膜210形成在Cu膜211的底部時,阻障金屬膜210與Cu膜201c的界面組成係設置成均一)。因此,Cu膜201c內所包含之金屬(Cu)的氧化物(CuO)可實質上不存在於各開口208及開口209中之Cu膜211與Cu膜201c之間的Cu膜201c之表面上。
在此,此氧化物(CuO)實質上不存在的事實係指在各開口208及開口209中之Cu膜211與Cu膜201c之間的Cu膜201c之表面上不存在相當於此氧化物(CuO)的波峰,此波峰係藉由穿透式電子顯微鏡與電子能量損失光譜法(TEM-EELS,a transmission electron microscope and an electron energy loss spectroscopy)所量測,並且比Cu膜201c內所包含之金屬(Cu)的波峰更為突出。
如圖9C所示,依照本實施例的半導體裝置包含多層互連層,其係形成在未圖示的半導體基板(矽基板)上,其中將由互連(銅互連)與絕緣層(絕緣中間層)所構成的複數互連層加以層疊。分別在有機矽氧膜201a以及有機矽氧膜202(第一絕緣中間層以及第二絕緣中間層)中形成複數互連溝渠。在各互連溝渠中埋設Cu膜201c以及Cu膜211(第一金屬互連以及第二金屬互連)。第一金屬互連(Cu膜201c)以及第二金屬互連(Cu膜211)係彼此電性連接。Cu膜211可具有雙金屬鑲嵌結構,亦可具有單一金屬鑲嵌結構。此外,在上層互連結構220中形成線狀的Cu膜211以及穿孔狀(柱狀)的Cu膜211。各Cu膜211的開口直徑(或開口面積)係彼此相異。在各互連溝渠內形成阻障金屬膜201b以及阻障金屬膜210,以覆蓋Cu膜201c以及Cu膜211。在有機矽氧膜201a與有機矽氧膜202之間形成覆蓋絕緣膜201d。另一方面,在有機矽氧膜202以及Cu膜211上形成覆蓋絕緣膜212。
當共同形成具有複數狹縫狀穿孔圖案(這些穿孔圖案的開口直徑(開口面積)為不同)的Cu多層互連時,在本實施例的半導體裝置中存在有足夠的加工可控性。此開口中之下層互連的界面組成為均一而不與開口率相依。因此,在本實施例的半導體裝置中,可獲得多層銅互連,其不因為製造程序的影響而抑制裝置性能。因此,在本實施例中,可獲得具有高可靠度的半導體裝置。
接著,將說明依照本實施例的製造方法。
依照本實施例之半導體裝置的製造方法包含:在基板上形成包含Si與C的覆蓋絕緣膜201d;在覆蓋絕緣膜201d上形成有機矽氧膜202,此有機矽氧膜具有比覆蓋絕緣膜201d更高的碳原子數對矽原子數之組成比率;藉由使用包含惰性氣體、含N氣體、氟碳化合物氣體以及氧化劑氣體之混合氣體的電漿處理,在有機矽氧膜202中形成具有不同開口直徑的兩個以上凹部(開口208以及開口209)。
本案發明人已發現到使用高碳含量的有機矽氧膜可進行有機矽氧膜/覆蓋絕緣膜的高選擇性蝕刻。因此,在本實施例中,吾人可實現具有高加工可控性的多層互連。
作為依照本實施例之共同形成穿孔的一範例,將Ar使用作為惰性氣體,將N2使用作為含N氣體(反應加速氣體),將CF4使用作為氟碳化合物氣體,以及將O2使用作為氧化劑氣體。此外,在使用SiOCH膜作為有機矽氧膜以及使用SiC膜作為覆蓋絕緣膜時,有機矽氧膜對覆蓋絕緣膜的(C/Si)係設定成1以上。此外,使用線狀穿孔以及具有比此線狀穿孔之開口直徑更小之開口直徑的穿孔洞來作為穿孔。
圖1係說明有機矽氧膜對覆蓋絕緣膜之蝕刻選擇性與N2/Ar比率的關係圖表。
如圖1所示,當增加N2氣體的流率時,會增加有機矽氧膜對覆蓋絕緣膜的蝕刻選擇性(以下簡稱為蝕刻選擇性)。又,就惰性氣體的基礎而言,當增加N2/Ar比率時,亦會增加蝕刻選擇性。
以下將說明此點。首先,當N2氣體中的N被激發時,其係與有機矽氧膜中的C反應。使有機矽氧膜的碳含量變多,而同時會使覆蓋絕緣膜的碳含量變少。因此,有機矽氧膜的蝕刻速率增加,而覆蓋絕緣膜的蝕刻速率會同時降低。因此,上述蝕刻選擇性可變得更高。
此外,由於N2係易於離子化的元素以及具有比Ar更小的原子數並且具有少量的離子轟擊,所以即使在將此元素使用於高離子蝕刻時,仍可抑制子溝渠的形成。因此,吾人可實現具有高加工均勻性的蝕刻。
並沒有特別限制N2/Ar比率,但其較佳為1以上,更佳為1.5以上。
如上所述,當使用N2氣體時,可在具有比覆蓋絕緣膜更高之碳含量的有機矽氧膜中改善蝕刻選擇性。此並不限於N2氣體,而可以係含N氣體的相同物。吾人可藉由改善蝕刻選擇性而抑制位在具有不同開口直徑之穿孔間之深度的變異。
因此,吾人可藉由將有機矽氧膜對覆蓋絕緣膜的(C/Si)設定成1以上(更佳為2以上)並透過含N氣體而改善蝕刻選擇性。
此外,圖2顯示蝕刻速率與CF4流率的關係。在此,圖2中的(i)係表示在O2氣體流率為15 sccm之條件下的蝕刻速率,而(ii)係表示在O2氣體流率為10 sccm之條件下的蝕刻速率。
如圖2所示,在具有1以上之C/Si比率的有機矽氧膜的蝕刻中,當CF4流率為預定值以上時,蝕刻速率會飽和並因此變得固定。又,就O2氣體的基礎而言,當CF4/O2比率為預定值以上時,蝕刻速率會飽和並因此變得固定。吾人可從圖2瞭解到,當CF4/O2比率為4以上時,蝕刻速率會飽和並因此變得固定。
因此,當以此種CF4/O2比率來執行蝕刻時,蝕刻速率可變得固定而不與穿孔間的開口直徑(或開口面積)相依,因此可使具有不同開口直徑之穿孔間的穿孔深度相等。
此外,使蝕刻速率變得固定的CF4/O2比率(以下稱為飽和CF4/O2比率)係由C/Si比率所決定,以及當C增加時,飽和CF4/O2比率會變得更小。此外,使蝕刻速率變得固定的CF4流率(以下稱為飽和CF4流率)係由C/Si比率所決定,以及當C增加時,飽和CF4流率會變得更小。
在本實施例中,CF4/O2比率較佳係等於或大於1.0並且等於或小於5.0。吾人可藉由將CF4/O2比率設定成下限值以上而抑制蝕刻速率的變異。另一方面,藉由將此比率設定成上限值以下而改善蝕刻選擇性,因此獲得優異的加工可控性。
因此,吾人可藉由將有機矽氧膜對覆蓋絕緣膜的(C/Si)設定成1以上(更佳為2以上)並透過氟碳化合物氣體來改善蝕刻選擇性。
此外,由於高含碳有機矽氧膜具有比覆蓋絕緣膜(蝕刻中止層)更高的C/Si比率,所以蝕刻中止性係在CF4/O2比率為低的側上達到最大等級。
將對此點做出補充說明。當CF4流率變低時,Si的蝕刻速率會變低。在本實施例中,有機矽氧膜中的Si含量為小,而在覆蓋絕緣膜中為大。因此,覆蓋絕緣膜的蝕刻速率會變低。因此,可改善蝕刻選擇性。
此外,藉由CFx自由基的Si主要移除係發生圖案間差異的主因。然而,在本實施例中,當使CF4(CFx自由基)流率高於飽和CF4/O2比率中的飽和CF4流率時,蝕刻速率會變得固定。因此,即使當CFx自由基供應量隨著開口直徑改變時,蝕刻速率仍可不改變。亦即,可使具有不同開口直徑之穿孔間的蝕刻速率相等。因此,可解決蝕刻速率的圖案間差異。
此外,當CF4流率係高於飽和CF4/O2比率的飽和CF4流率時,於穿孔加工時可在不與開口直徑以及開口面積相依的情況下同時打開狹縫狀穿孔。因此,在打開此覆蓋膜之後,使對狹縫狀穿孔部分中之Cu互連的過蝕刻量相等。可在不與開口直徑以及開口面積相依的情況下,使因過蝕刻所引起的Cu表面氧化或將要附著的蝕刻產物、以及Cu變形量等等的程度相等。因此,在所有狹縫狀穿孔中,由化學處理所引起的清除效果亦會相同,以及在晶圓面內(in-plane),穿孔與下層Cu互連的界面組成及其形狀為均一。在本實施例中,由於可均一地控制穿孔與Cu互連間之界面的組成或形狀,所以可降低穿孔電阻的變異,並且亦可改善穿孔可靠度。
此外,在進行高離子蝕刻時,藉由離子轟擊來打斷鍵結,並且加速蝕刻。然而,由於C/Si比率大於1的高含碳有機矽氧膜類似於覆蓋絕緣膜,係由具有相對弱鍵結的CH-*(*為Si或C)所形成並且缺乏強Si-O鍵結,所以可降低蝕刻速率而非降低高Ar流率。亦即,在高含碳有機矽氧膜的蝕刻中,即使利用高Ar流率蝕刻也幾乎不形成子溝渠形狀。此外,即使當使用N2來作為替代Ar的氣體時,在不與N離子供應量相依的情況下,可藉由飽和CF4/O2比率使蝕刻速率固定,因此同樣地,幾乎不形成子溝渠形狀。因此,在高含碳有機矽氧膜的蝕刻中,透過高Ar流率以及高N2流率的高離子蝕刻係可行的。尤其,當N2/Ar比率為1以上時,可改善高含碳有機矽氧膜與覆蓋絕緣膜的加工選擇性。
此外,使用具有1以上之N2/Ar比率且具有5以下之CF4/O2比率的混合氣體,藉以可實現覆蓋絕緣膜的蝕刻中止性,並同時抑制具有不同開口直徑之狹縫狀穿孔圖案的圖案間差異。以此方式,本案發明人已發現到關於高含碳有機矽氧膜,在使用藉由離子轟擊而於蝕刻速率上具有輕微改善效果之物性的蝕刻中,可藉由高於某一數值的CF4/O2比率,使位在具有不同開口直徑之穿孔間的有機矽氧膜的蝕刻速率固定。
因此,可抑制在具有不同開口直徑之穿孔間的穿孔深度的變異。此外,由於可使在穿孔之間位於穿孔正下方之蝕刻絕緣膜的剩餘膜相等,所以在每一開口中之下層互連的界面組成可變得均一而不與開口率相依。
以下,將詳述依照本實施例之每一氣體的成分或有機矽氧膜的材料。
吾人可使用氮氣、氨氣、一級胺氣體、二級胺氣體、三級胺氣體、或四級銨等等(然而,氧化劑氣體除外)來作為含N氣體。當將這些氣體激發成電漿時,其係用以作為反應加速氣體,這些反應加速氣體係與有機矽氧膜中的C反應。
舉例而言,吾人可使用例如氦、氖、氬、氪、氙、以及氡的氣體(然而,含氮氣體除外)來作為惰性氣體。
吾人可使用由CxHyFz(x與z分別為相同或不同的自然數,而y為零或自然數)所表示的氣體來作為氟碳化合物氣體。尤其,此氣體包含CF4、CHF3、CH2F2、C2F6、C2H2F4、C2H4F2、C2F4、C2H2F2、C3F8、C3H2F6、C3H4F4、C3H6F2、C3F6、C3HF5、C3H3F3、C3H4F2或C3H5F等等。
吾人可使用例如O2、CO2、CH3OH、C2H5OH、C3H7OH、N2O、NO、N2O3、NO2、N2O4或N2O5的氣體來作為氧化劑氣體。
覆蓋絕緣膜係由碳化矽(SiC)以及碳氮化矽(SiCN)其中任一者所製造的膜,或者為其層疊膜。此外,覆蓋絕緣膜係由包含不飽和碳氫化合物、非晶碳以及氧的含氧碳化矽(SiCON)所製造的膜,或者為SiCN、SiC以及此含氧碳化矽膜的層疊膜。此外,覆蓋絕緣膜的C/Si比率較佳為1.0到1.5。
依照本實施例之有機矽氧膜為多孔SiOCH膜。此多孔SiOCH膜包含環狀有機矽氧烷。
此環狀有機矽氧烷具有環狀矽氧烷結構,並且在其側鏈具有碳氫基。
當將Si-O(矽氧烷鍵結)視為一個單元時,此環狀矽氧烷係具有由複數單元所構成的環狀結構。此環狀矽氧烷具有相同數量之矽(Si)原子與氧(O)原子交替連結的環狀結構。此環狀結構包含例如 三元環、四元環、以及五元環(在此,將Si-O(矽氧烷鍵結)視為一個單元)。從製程安定性的觀點來看,較佳係以具有小空孔直徑的三元環來作為環狀結構。
此外,多孔SiOCH膜包含獨立的空孔,其中各個空孔係不相互連接。在此,將說明多孔SiOCH膜之空孔的形成機制。多孔SiOCH膜中之空孔的起源為環狀矽氧烷骨架。因此,藉由(其中各個空孔不相互連接的)獨立的空孔,使多孔SiOCH膜形成多孔。換言之,在本實施例中,不需要將致孔劑(porogen)脫附而使膜形成多孔的製程。因此,在依照本實施例之多孔SiOCH膜中,不形成因脫附所造成的連續空孔。
藉由使用具有以下列式(1)所表示之結構的環狀有機矽氧烷化合物來獲得有機矽氧膜。例如,藉由電漿聚合法來獲得有機矽氧膜。因此,形成具有小空孔直徑的多孔SiOCH膜。
在式(1)中,R1與R2分別為相同或不同,並且表示碳氫基。此碳氫基包含直線或分支的烷基、環狀的烷基、烯基等等。
此烷基為例如具有1到8個碳數範圍內的烷基。此烷基的一範例包含甲基、乙基、丙基、異丙基、丁基等等。
此烯基為例如具有1到8個碳數範圍內的烯基。此烯基的一範例包含乙烯基、丙烯基等等。
具有環狀有機矽氧烷結構之化合物的設置可在於R1為不飽和碳氫基,而R2為飽和碳氫基。在此情況下,可成長低介電常數絕緣膜,其中環狀矽氧烷係藉由R1之不飽和碳氫基的電漿聚合反應而進行鍵結。尤其,其可設置成具有例如異丙基(由下列式(3)所表示之環狀有機矽氧烷結構)的化合物,其中R1為乙烯基,而R2為具有伴隨大立體阻礙之分支結構的飽和碳氫基。較佳係因為側鏈R2的大立體阻礙,所以可降低膜的密度,並且可降低比介電常數。又,明顯地,具有伴隨大立體阻礙之分支結構的飽和碳氫化合物(R2)包含異丁基、第三丁基等等。
尤其,具有環狀矽氧烷結構的環狀有機矽氧化合物較佳係包含具有至少3個以上碳數的碳氫基以及不飽和碳氫基兩者。以此方式,矽氧烷結構包含不飽和碳氫基以及具有3個以上碳原子數的碳氫基兩者,藉以可形成有機矽氧膜,於此有機矽氧膜中,脫碳速率係因不飽和碳氫基的強鍵能而降低,碳氫成分係藉由具有多碳原子數的碳氫基而大量維持,以及使碳組成濃化。
此外,吾人可使用具有下列式(2)或(3)所示之環狀有機矽氧烷結構的化合物以作為材料並藉由電漿化學氣相沉積(CVD,chemical vapor deposition)來有機矽氧膜。在此時,有機矽氧膜可具有小空孔結構,此空孔結構具有小於1 nm的平均空孔直徑,例如0.3到0.7 nm。
此平均空孔直徑可藉由小角度X光散射法或正子毀滅法、高解析電子顯微鏡觀測等等加以量測。
[式2]
[式3]
並沒有特別限制有機矽氧膜的介電常數,但其例如為2.7以下,並且較佳可設定成2.6以下。另一方面,介電常數為2.0以上,並且可設定成2.2以上。
此外,有機矽氧膜中的C/Si比率例如為1以上,並且較佳可設定成2以上。另一方面,此比率為20以下,並且可設定成5以下。此外,有機矽氧膜對覆蓋絕緣膜的(C/Si)係大於1,並且較佳係2以上。
吾人可藉由將此C/Si比率設定在上述範圍內,以同時實現蝕刻選擇性的改善以及製程安定性兩者。尤其,當使用具有2以上之高C含量C/Si比率的有機矽氧膜時,容易形成屬於蝕刻產物的CxFy膜,並且容易使用飽和CF4/O2比率來控制蝕刻速率。此外,藉由增加主要含有Si之覆蓋絕緣膜與有機矽氧膜之間的組成差異,以改善有機矽氧膜對覆蓋絕緣膜的蝕刻選擇性,並且改善加工選擇性。
接著,將說明本實施例之第一範例。
圖3A到3C係說明依照本實施例之第一範例之半導體裝置之製造程序的橫剖面圖。圖4係顯示本實施例中之膜形成設備的簡圖。圖5係用以說明依照本實施例之效果的圖表。圖6A與6B係依照本實施例之線以及穿孔的橫剖面圖。
如圖3A所示,相繼地將上層互連用的有機矽氧膜2以及硬遮罩3(SiO2)形成在其中形成下層互連結構1的半導體基板上。在此,下層互連結構1係由有機矽氧膜1a、阻障金屬膜1b、Cu膜1c以及覆蓋絕緣膜1d所構成。
將電漿聚合法用於有機矽氧膜2的形成方法中。此外,雖然CVD法可用於形成硬遮罩3,但CVD法亦可用於形成有機矽氧膜2。在此時,硬遮罩3可包含層疊結構,依照本實施例,於此層疊結構中係使用具有與有機矽氧膜2不同之組成的有機矽氧膜。將光阻遮罩4形成在硬遮罩3上,並且藉由乾式蝕刻並使用此光阻遮罩來形成彼此具有不同開口直徑的線狀穿孔5與柱狀穿孔6(圖3B)。在穿孔的形成中,即使當開口直徑彼此不同時,仍可以相同的蝕刻速率使穿孔洞往下蝕刻到覆蓋絕緣膜1d。因此,對覆蓋絕緣膜的過蝕刻量可為相同而不與開口直徑以及開口面積相依。在此時,覆蓋絕緣膜的剩餘膜厚度亦可為相同而不與開口直徑以及開口面積相依。
在此,將詳細說明有機矽氧膜的形成方法。
吾人可使用具有Si:O:C=1:0.9:2.7之組成比率的多孔SiOCH膜來作為依照本實施例之有機矽氧膜的一範例。此多孔SiOCH膜的空孔係獨立的空孔,而其直徑可設定成0.8 nm以下。
圖4係說明有機矽氧膜之膜形成設備的示意圖。依照本實施例的膜形成設備包含貯槽101、原料加壓與饋送部102、載氣供應部103、液體質量流量控制器104、氣體質量流量控制器105、氣化器106、反應器107、RF電源109、以及空氣排放幫浦110。
以下,將說明膜形成設備的每一構件。
貯槽101係用以保留並儲存單體原料的容器。原料加壓與饋送部102係供應用以加壓與饋送貯槽101內之原料的氣體。將He使用作為加壓與饋送氣體。載氣供應部103係供應用以運送單體原料的He。液體質量流量控制器104係控制將被供應之原料的流率。氣體質量流量控制器105係控制屬於載氣之He的流率。氣化器106氣化單體原料。氣化溫度較佳係從原料的沸點或蒸氣壓以及聚合起始溫度決定,並且其一般為50℃到200℃,較適當為75℃到150℃。當氣化溫度為50℃以上的低溫時,可抑制發生氣化變得不安定的情況。另一方面,當氣化溫度為200℃以下的高溫時,可抑制一部分的原料分子在氣化之前發生熱分解或熱聚合的情況。反應器107係膜形成腔室,於其中,藉由電漿聚合對氣化原料執行膜形成。
RF電源109供應高頻功率。因此,使氣化單體原料或載氣電漿化。藉由化學氣相沉積在放置於反應器107內的基板108上成長有機矽氧膜。空氣排放幫浦110係排放導入到反應器107內的原料氣體以及載氣。此外,可藉由不同於原料的系統(未圖示)將激發氣體或氧化氣體導入到反應器107內。一般係將例如氦(He)、氬(Ar)、氖(Ne)、以及氙(Xe)的惰性氣體使用作為激發氣體。較佳係選擇與載氣相同的氣體。此外,可將氧(O2)、二氧化碳(CQ2)、一氧化碳(CO)、一氧化氮(NO)、二氧化氮(NO2)等等使用作為氧化氣體。
接著,將使用依照本實施例之膜形成設備來說明有機矽氧膜的形成製程。在此,使用具有上述通式(1)所示之環狀有機矽氧結構的原料來執行膜形成。
首先,藉由原料加壓與饋送部102所供應的He氣體,將原料從貯槽101送出。藉由液體質量流量控制器104來控制原料的流率。另一方面,從載氣供應部103供應He氣體。藉由氣體質量流量控制器105來控制He氣體的流率。原料與屬於載氣的He氣體恰好在氣化器106之前混合,並且導入到氣化器106內。將加熱的加熱器組件(未圖示)配置在氣化器106內。將氣化器106內的液體單體原料加以氣化,並且將氣化產物與載氣一起導入到反應器107內。例如透過13.56 MHz的高頻率使反應器107內的氣化單體原料以及載氣電漿化,並且在基板108上成長有機矽氧膜。
導入到反應器107內之單體原料的流率較佳係等於或大於0.1 g/min並且等於或小於10 g/min,更佳係等於或小於2 g/min。屬於載氣之He的流率較佳係等於或大於50 sccm並且等於或小於5,000 sccm,更佳係等於或小於2,000 sccm。反應器107內的壓力較佳係133到1,333 Pa。對於300 mm的晶圓,RF電源109的功率較佳係等於或小於2,000 W,更佳係等於或小於1,000 W。
圖5顯示以相同速率對第一範例所示之具有不同開口直徑的穿孔進行乾式蝕刻之情況下的蝕刻速率。在圖5中,(i)表示有機矽氧膜,而(ii)表示覆蓋絕緣膜。吾人可瞭解在CF4為20到50sccm的部分,高含碳有機矽氧膜的蝕刻速率為固定。亦即,即使當來自電漿的CF4供應量因為圖案而差異兩倍以上時,加工速率仍為相同。在此情況下,CF4流率以外的蝕刻條件為例如Ar:600sccm、N2:200sccm、O2:10sccm、壓力:30mTorr、以及RF功率:500到1,200W。在此情況下,N2/Ar比率為3.0,而飽和CF4/O2比率為1.5以上。當CF4/O2比率為5.0以下時,選擇性會變高。即使當使用氨氣或例如甲胺、二甲胺、以及三甲胺的胺基氣體來替代N2時,仍獲得與N2相同的效果。
圖6A與6B顯示同時對第一範例所示之具有不同開口直徑的穿孔進行乾式蝕刻之情況下的橫剖面。圖6A顯示線狀穿孔6,而圖6B顯示柱狀穿孔5。當實際以CF4/O2比率為2.5的條件來執行乾式蝕刻時,吾人可瞭解即使在具有不同開口直徑的狹縫(線)圖案以及穿孔圖案中,穿孔的深度仍會相同。亦即,吾人可瞭解在具有不同開口直徑的狹縫之間的蝕刻速率為相同。
之後,使用有機矽氧膜對覆蓋絕緣膜之選擇性的高度來執行過蝕刻(圖3C)。在此情況下,蝕刻條件較佳係設定成例如Ar:100到400sccm、N2:400到800sccm、CF4:15到100sccm、O2:3到20sccm、壓力:15到30mTorr、RF功率:500到1,500W、以及時間:10到60秒。
在此情況下,惰性氣體可為例如He的稀有氣體以取代Ar。
反應加速氣體可為氨氣或例如甲胺、二甲胺以及三甲胺的胺基氣體、可為例如碳酸銨的四級銨、或可為其組合氣體,以取代N2
此外,氟碳化合物氣體可為CHF3、CH2F2、C2F6、C2H2F4、C2H4F2、C2F4、C2H2F2、C3F8、C3H2F6、C3H4F4、C3H6F2、C3F6、C3HF5、C3H3F3、C3H4F2或C3H5F等等、或可為其組合氣體,以取代CF4。此外,氧化劑氣體可為CO2、CH3OH、C2H5OH、C3H7OH、N2O、NO、N2O3、NO2、N2O4或N2O5的任何氣體,以取代O2
在進行穿孔蝕刻之後,執行雙金屬鑲嵌蝕刻、化學處理、金屬化製程、以及化學機械研磨(CMP,chemical mechanical polishing)處理,然後形成具有穿孔互連的互連結構,這些穿孔互連係具有不同開口直徑。在此情況下,覆蓋絕緣膜在穿孔加工之後的剩餘膜厚度可為相同而不與開口直徑以及開口面積相依。因此,亦可在進行雙金屬鑲嵌蝕刻的時候同時打開位於穿孔下方的覆蓋絕緣膜,而不與開口直徑以及開口面積相依。在雙金屬鑲嵌蝕刻中,較佳係使用設定如下的蝕刻條件,Ar:100到400sccm、CF4:50到400sccm、O2:3到20sccm、壓力:15到50mTorr、RF功率:200到1,000W、以及時間:10到60秒。
此外,Cu(Cu膜1c)係受到穿孔加工後之覆蓋絕緣膜1d的剩餘膜所保護,因此可以良好的可控性來管理覆蓋絕緣膜1d之開口部分的Cu(Cu膜1c)。例如,執行將O2或CO2用在穿孔加工後之光阻剝除的灰化處理,並且使碳包含在覆蓋絕緣膜1d中。因此,由於將O2用在雙金屬鑲嵌蝕刻,所以容易使覆蓋絕緣膜1d之開口部分的Cu(Cu膜1c)氧化。圖13顯示在穿孔先(via-first)雙金屬鑲嵌製程中於穿孔加工後之覆蓋絕緣膜1d與穿孔良率比的關係。如圖13所示,吾人可瞭解穿孔良率比在穿孔加工後之覆蓋絕緣膜的剩餘膜為小於10nm的區域內會下降。此外,如圖14所示,即使在電子遷移(EM,Electron Migration)可靠度試驗中,仍可觀察到覆蓋絕緣膜之剩餘膜的相依性。如圖14所示,吾人可瞭解當剩餘膜成長薄於如15nm(圓形)、5nm(長菱形)、以及0nm(三角形)的厚度時,EM壽命會衰退。以此方式,在穿孔加工之後缺乏覆蓋絕緣膜的剩餘膜會對穿孔可靠度具有極大的影響。然而,在第一範例中,由於可如上所述輕易地降低穿孔深度的變異,所以可在不與穿孔之開口直徑以及開口面積相依的情況下輕易保留住10nm以上的剩餘膜。因此,在第一範例中,穿孔加工後之覆蓋絕緣膜1d的剩餘膜為相同,並且可保護Cu(Cu膜1c)免於氧化等等。此外,由於剩餘膜為相同,並且亦可在進行雙金屬鑲嵌蝕刻的時候同時打開這些覆蓋膜,所以在所有穿孔中,對打開後之Cu互連的 過蝕刻量,例如相對於15nm之覆蓋絕緣膜之剩餘膜厚度的15nm(100%=20秒)之過蝕刻量,可為相同而不與開口直徑以及開口面積相依。亦即,由於位在所有穿孔下方之Cu互連(Cu膜1c)的表面曝露於電漿的時間係等於20秒,所以因過蝕刻之影響所引起的Cu膜1c的表面氧化、或進一步將要附著的蝕刻產物、以及Cu變形量等等的程度亦可不與開口直徑以及開口面積相依,並且可抑制這些變異。因此,在所有穿孔(穿孔5或穿孔6等等)之間,由化學處理所引起的清除效果亦可相同。
如上所述,在將Cu埋設在穿孔部分中之後,於晶圓面內,穿孔與下層Cu互連之間的界面組成及其形狀可變得均一。在此,此界面組成係指例如在Cu(Cu膜1c)表面附近的氧含量等等。在第一範例中,即使當執行穿孔洞(穿孔5)以及狹縫狀穿孔圖案(穿孔6)之穿孔與Cu互連間之界面的組成分析時,偵測狀態仍可為相同。
反之,在覆蓋絕緣膜缺乏中止性的情況下,例如當在形成穿孔洞期間移除覆蓋絕緣膜時,可能存在使穿孔洞下方之Cu表面氧化的情況(圖15A)。因此,如圖15B所示,藉由TEM-EELS,僅在穿孔洞下方的部分中偵測出CuO(相當於CuO:930到940(eV)的波峰)。在A點上,由於與此CuO相當的波峰係相對於與Cu相當的波峰而突出,所以吾人可瞭解存在有CuO。另一方面,在B點(參考基準)上,由於不存在與CuO相當的波峰(其係相對於與Cu相當的波峰而突出),所以吾人可瞭解不存在有CuO。
另一方面,在第一範例中,可控制穿孔加工後之覆蓋絕緣膜的剩餘膜。在第一範例中,穿孔加工後之覆蓋絕緣膜1d的剩餘膜係處於相同程度,因此可保護Cu(Cu膜1c)免於氧化等等。因此,在第一範例中,位於具有不同開口直徑之穿孔間之Cu互連的整個表面之設置可在於不存在藉由TEM-EELS所量測之與CuO相當的波峰(其係相對於與Cu相當的波峰而突出)。亦即,位於具有不同開口直徑之穿孔間之Cu互連的整個表面之設置可在於防止氧化,以及實質上不存在CuO。因此,在晶圓面內可均一地控制穿孔與Cu互連間之界面的組成或其形狀,並且可降低穿孔電阻的變 異,因此可改善可靠度。
在此,將加上第一範例之效果的說明。
在本實施例中,吾人可透過含N氣體並藉由將有機矽氧膜對覆蓋絕緣膜的(C/Si)設定成1以上而改善蝕刻選擇性。可藉由改善蝕刻選擇性而抑制具有不同開口直徑之穿孔間之深度的變異。
又,在本實施例中,吾人可透過氟碳化合物氣體並藉由將有機矽氧膜對覆蓋絕緣膜的(C/Si)設定成1以上而改善蝕刻選擇性。尤其,當以飽和CF4/O2比率來執行蝕刻時,蝕刻速率可變得固定而不與穿孔間的開口直徑(或開口面積)相依,因此可使具有不同開口直徑之穿孔間的穿孔深度相等。亦即,使用具有1以上之N2/Ar比率且具有5以下之CF4/O2比率的混合氣體,藉以可實現覆蓋絕緣膜的蝕刻中止性,並同時降低具有不同開口直徑之狹縫狀穿孔圖案的圖案間差異。在此情況下,使用包含惰性氣體、反應加速氣體、氟碳化合物氣體、以及氧化劑氣體的混合氣體,藉以可共同形成具有不同開口面積的複數穿孔洞。
一般而言,藉由高Ar流率的高離子蝕刻係有效抑制圖案間差異。高離子蝕刻係藉由施加偏壓而將蝕刻劑引到蝕刻表面。然而,在具有低碳濃度之多孔有機矽氧膜的蝕刻中,存在有以下顧慮:因為在蝕刻速率上由離子轟擊所引起的改善效果會變得過大,所以在包含大量Ar離子的高離子蝕刻中形成子溝渠形狀。
另一方面,在本實施例中,吾人可藉由使用富有碳的有機矽氧膜(例如,具有2以上的(C/Si))來抑制製程的損害。即使在使用藉由高Ar流率的高離子蝕刻時,仍可避免上述顧慮。
當使用O2在低碳多孔有機矽氧膜((C/Si)<1)中執行蝕刻時,可能存在膜中的碳在蝕刻期間被引出的情況,以及例如穿孔側壁的部分會變成接近於SiO2的膜,此會造成介電常數的上升。尤其,因為相較於常態的穿孔圖案,狹縫狀穿孔圖案中的穿孔側壁面積係大的,所以可能存在介電常數增加的影響會變大的情況,因此降低裝置性能。
另一方面,在本實施例中,可藉由使用富有碳的有機矽氧膜(例 如,具有1以上的(C/Si))來避免此種負效應。
此外,如上所述,在本實施例中,充分獲得絕緣中間層對覆蓋絕緣膜的蝕刻選擇性。因此,不需要藉由將覆蓋絕緣膜增厚來改善蝕刻中止性。因此,可降低有效介電常數,並且可實現LSI的高性能與低功率消耗。
接著,將說明本實施例的第二範例。
圖7A到圖9C係說明依照本實施例之第二範例之半導體裝置之製造程序的橫剖面圖。圖10係說明依照本實施例之第二範例之半導體裝置的鳥瞰圖。
首先,如圖7A所示,藉由單金屬鑲嵌法將下層互連結構201形成在矽基板(未圖示)上。下層互連結構201係由有機矽氧膜201a、阻障金屬膜201b、Cu膜201c、以及覆蓋絕緣膜201d所構成。
接著,如圖7B所示,將有機矽氧膜202形成在下層互連結構201上。藉由使用具有上述式3所示之環狀有機矽氧結構之化合物的電漿聚合法來形成有機矽氧膜202。有機矽氧膜202例如具有230nm的厚度以及2.5的比介電常數。有機矽氧膜202例如為在具有Si:O:C=1:0.9:2.7之組成比率的膜中具有空孔的多孔有機矽氧膜,其中空孔係獨立的空孔,而空孔的直徑為0.8nm以下。之後,例如,以15到30秒的處理時間來執行He電漿處理,並且藉由其中將SiH4使用作為來源氣體的電漿CVD法在同一腔室中形成硬遮罩203。例如,將硬遮罩203形成為具有80nm之厚度的SiO2膜。可使用其中將四乙氧基矽烷(TEOS,tetraethoxysiliane)使用作為來源氣體的SiO2膜來作為硬遮罩203的SiO2膜。此外,在此腔室中,可分開執行透過He電漿處理之表面改質層的形成以及硬遮罩203的膜形成。之後,藉由微影在光阻204中形成狹縫狀穿孔圖案。在此情況下,將具有最小開口直徑的狹縫狀穿孔圖案形成為穿孔洞。
接著,如圖7C所示,以高均勻性/高選擇性蝕刻的條件來形成具有不同開口直徑的複數凹部(穿孔205與穿孔206)。亦即,藉 由乾式蝕刻同時形成具有大開口直徑的狹縫狀穿孔205以及具有小開口直徑的穿孔206。執行蝕刻直到每一穿孔的底部到達覆蓋絕緣膜201d為止(圖8A)。穿孔205以及穿孔206可形成為獨立分開的圖案,但亦可各別形成為複數穿孔集中的密集穿孔圖案群。在此情況下,蝕刻條件較佳係設定成例如Ar:100到400sccm、N2:400到800sccm、CF4:15到100sccm、O2:3到20sccm、壓力:15到30mTorr、RF功率:500到1,500W、以及時間:10到60秒。此外,使用上述材料來作為覆蓋絕緣膜201d的材料,以及C/Si比率較佳為1.0到1.5。
在形成穿孔205與穿孔206的時候,其可藉由與第一範例所示之穿孔5與穿孔6相同的方法加以形成。
接著,使用光阻207並藉由微影以及乾式蝕刻,將互連溝渠(開口208與開口209)形成在有機矽氧膜202中(圖8B與8C)。當形成這些互連溝渠時,同時打開覆蓋絕緣膜201d,並且露出下層互連結構201的Cu互連201c。較佳係使用設定成例如Ar:100到400sccm、CF4:50到400sccm、O2:3到20sccm、壓力:15到50mTorr、RF功率:200到1,000W、以及時間:10到60秒的蝕刻條件,以作為互連溝渠的乾式蝕刻條件。由於覆蓋絕緣膜201d的剩餘膜可為相同而不與穿孔的開口直徑相依,所以同時打開覆蓋絕緣膜201d之具有大開口直徑的開口208以及具有小開口直徑的開口209。在此情況下,開口208以及開口209可為獨立稀疏的穿孔圖案,亦可為密集穿孔圖案群。
接著,藉由化學處理來清除開口208與開口209之Cu互連表面的Cu氧化物或蝕刻產物。在此情況下,化學品較佳係含有氟化物。此係因為含有氟化物的化學品在去除Cu氧化物或去除蝕刻產物方面極為有效。如上所述,在不與開口直徑以及開口面積相依的情況下同時打開覆蓋絕緣膜201d,因此所有Cu互連表面曝露於電漿的時間可為相同。因此,因過蝕刻之影響所引起的Cu表面氧化或將要附著的蝕刻產物、以及Cu變形量等等的程度亦可為相同,而不與開口直徑以及開口面積相依。因此,在所有穿孔中, 透過化學處理的清除效果可為相同,並且在晶圓面內的穿孔與下層Cu互連之間的界面組成以及形狀可變得均一。在晶圓的表面內,當開口中之Cu互連的表面組成或表面形狀可受到均一控制時,可降低穿孔電阻的變異。
如圖9A所示,在化學處理之後,藉由離子化濺鍍法,將由TaN膜與Ta膜所製造的阻障金屬膜210、以及Cu薄膜形成在基板的整個表面上。藉由電解電鍍法並使用此Cu薄膜來作為電極而形成由Cu或Cu合金等等所製造的Cu膜211。
之後,如圖9B所示,在為了成長Cu晶粒而於例如350℃之溫度下的氮環境中執行熱處理2分鐘之後,藉由CMP來去除多餘的Cu。藉由CMP並透過更換漿體以及研磨頭而去除多餘的Ta、TaN、以及硬遮罩203。露出有機矽氧膜202的表面而結束CMP。以下,如圖9C所示,將SiCN膜形成在Cu膜211與有機矽氧膜202的整個表面上以作為覆蓋絕緣膜212。
以此方式,獲得如圖10所示之實施例的半導體裝置。
在習知方法中,存在具有低有機矽氧膜/覆蓋絕緣膜選擇性以及大圖案間差異的穿孔形成製程。因此,存在下列情況:在形成雙層互連之後,穿孔與下層Cu互連間之界面的組成係取決於穿孔的開口直徑以及開口面積,並且當開口直徑增加時,在Cu互連中所偵測到之雜質(例如氧)的量會增加。
另一方面,於本範例中,在晶圓面內,穿孔與下層Cu互連間之界面的組成及其形狀可變得均一。因此,在Cu互連中所偵測到之雜質的量可為相同,而不與開口直徑以及開口面積相依。穿孔與下層Cu互連間之界面的組成可藉由例如TEM-EELS的物理分析法加以偵測。
在本實施例中,較佳係有機矽氧膜具有2以上的C/Si原子組成比率以及高C含量。具有高C含量的膜會使得屬於蝕刻產物的CxFy膜易於形成。因此,吾人可使用飽和CF4/O2比率而輕易控制蝕刻速率。此外,主要含有Si的覆蓋絕緣膜與有機矽氧膜間之組成的差異增加,因此改善有機矽氧膜對覆蓋絕緣膜的蝕刻選擇 性。因此,改善加工選擇性。
在第二範例中亦會獲得與第一範例相同的效果。
接著,將說明本實施例的第三範例。
圖11係說明依照本實施例之第三範例之半導體裝置的鳥瞰圖。
在依照第三範例的半導體裝置中,執行例如類比/RF的信號處理。在此情況下,可將Cu互連形成為具有漩渦形狀的感應器。
依照本範例的半導體裝置包含:下層Cu互連301,藉由金屬鑲嵌法形成在基板(未圖示)上;覆蓋絕緣膜(未圖示),含有碳化矽以作為主成分,並形成在此Cu互連上;有機矽氧膜,形成在覆蓋絕緣膜上並具有至少比覆蓋絕緣膜之(C/Si)更大的(C/Si);以及上層Cu互連303,形成在有機矽氧膜上。上層Cu互連303係透過狹縫狀穿孔302而連接至下層Cu互連301。上與下互連係透過具有低電阻的狹縫狀穿孔而彼此連接。因此,吾人可使用此雙層Cu互連來作為一個感應器。因此,依照第三範例,可充分實現如感應器元件的電路功能。
形成在下層Cu互連301上所形成之有機矽氧膜與硬遮罩層的層疊結構(未圖示),並且藉由與第二範例相同的方法在光阻中形成狹縫狀穿孔圖案。接著,藉由乾式蝕刻,在高均勻/高選擇性的蝕刻條件下同時形成在開口直徑方面為彼此不同之具有大開口直徑的狹縫狀穿孔302以及具有小開口直徑的穿孔(未圖示),並且執行往下到覆蓋絕緣膜的加工。由於即使在不同開口直徑的情況下仍可以相同的蝕刻速率使穿孔洞往下蝕刻到覆蓋絕緣膜,所以對覆蓋絕緣膜的過蝕刻量可為相同而不與開口直徑以及開口面積相依。在此情況下,覆蓋絕緣膜的剩餘膜厚度亦可為相同而不與開口直徑以及開口面積相依。在此情況下,於狹縫狀穿孔302的形成中,較佳係使用設定成例如Ar:100到400sccm、N2:400到800sccm、CF4:15到100sccm、O2:3到20sccm、壓力:15到30mTorr、RF功率:500到1,500W、以及時間:10到60秒的蝕刻條件。在形成狹縫狀穿孔302的時候,吾人可藉由與第一範例 之穿孔形成方法相同的方法來形成此狹縫狀穿孔。
使上與下互連彼此連接的狹縫狀穿孔302可為具有不同開口直徑與形狀的複數穿孔。此外,使用作為感應器的Cu互連層可為三層或四層。
在第三範例中,當在細微的Cu互連中形成感應器時,可使互連電阻下降,並同時增厚互連的寬度。因此,可抑制因感應器發熱所引起之功率損失變大的裝置功能降低之發生。
在第三範例中亦獲得與第一範例相同的效果。
接著,將說明本實施例的第四範例。
圖12係說明依照本實施例之第四範例之半導體裝置的鳥瞰圖。
依照第四範例之半導體裝置的設置係在於在用以將類比信號轉換成數位信號的A/D轉換器中,將局部互連之互連間的電容使用作為平行板之電容式元件的電容。
本範例之半導體裝置包含:下層Cu互連401,藉由金屬鑲嵌法形成在基板(未圖示)上;覆蓋絕緣膜(未圖示),含有碳化矽以作為主成分,並形成在此Cu互連上;有機矽氧膜,形成在覆蓋絕緣膜上並具有至少比覆蓋絕緣膜之(C/Si)更大的(C/Si);以及上層Cu互連403,形成在有機矽氧膜上。上層Cu互連403係透過狹縫狀穿孔402而連接至下層Cu互連401。上與下互連係透過具有低電阻的狹縫狀穿孔402而彼此連接。因此,此局部互連可作為Cu互連中的電容式元件。
在形成狹縫狀穿孔402的時候,藉由與第三範例所示之狹縫狀穿孔302相同的方法來形成此狹縫狀穿孔。藉由乾式蝕刻同時形成在開口直徑方面為彼此不同之具有大開口直徑的狹縫狀穿孔402以及具有小開口直徑的穿孔(未圖示)。狹縫狀穿孔402的加工條件亦係與第一範例相同。如上所述,在穿孔加工後之覆蓋絕緣膜的剩餘膜厚度為相同,而不與開口直徑以及開口面積相依。因此,在進行雙金屬鑲嵌蝕刻的時候,亦可同時打開位於穿孔下方的覆蓋絕緣膜而不與開口直徑以及開口面積相依。因此,位在打 開後之所有穿孔下方之Cu互連的表面曝露於電漿的時間可為相同。因此,因過蝕刻之影響所引起的Cu表面氧化或將要附著的蝕刻產物、以及Cu變形量等等的程度亦可為相同,而不與開口直徑以及開口面積相依。因此,在所有穿孔中,透過化學處理的清理效果亦可為相同,因此即使在將Cu埋設在穿孔中之後,在晶圓面內,穿孔與下層Cu互連之間的界面組成及其形狀可變得均一。
狹縫狀穿孔402的設立係在於其係設置在鄰接互連之間的末端距離上,藉以可增加互連之間的寄生電容,並且可抑制在電容性元件方面的變異。
然而,上層Cu互連403並不限於圖12所示的結構,而係可具有比狹縫狀穿孔402更大的互連寬度,亦可具有與此相等的互連寬度。此外,狹縫狀穿孔402可為具有不同開口直徑或形狀的複數穿孔。
又,當然本實施例以及上述多個修改範例可在其內容不為相互對立的範圍內加以結合。此外,在本實施例以及上述修改範例中,雖然具體說明各部分的結構等等,但其結構等等可在符合本發明的範圍內進行種種變化。
在本實施例中,可將具有小於2之縱橫比的穿孔洞與具有2以上之縱橫比的穿孔洞加以結合。
在本實施例中,可將狹縫式穿孔結構與圓柱形通孔(through-hole)穿孔加以結合。藉由使用狹縫式穿孔結構來增加接觸面積,因此可使電阻降低。因此,在本實施例中,可避免高速類比/晶載(on-chip)感應器等等的操作速度降低或其特性劣化。
在本實施例中,可執行不存在具有不同開口直徑之狹縫狀穿孔的圖案間差異的加工。因此,即使為其中在有機矽氧膜與覆蓋絕緣膜的界面中不執行透過過蝕刻之穿孔深度調整的溝渠先(trench-first)製程,吾人仍可將其用於本實施例的穿孔蝕刻製程。 在本實施例中,由於可實現具有高蝕刻選擇性的製程,所以可獲得達到大範圍的穿孔加工製程邊限(process margin)。又,在進行穿孔加工的時候,可利用選擇性將覆蓋絕緣膜用於硬遮罩。因此, 在本實施例中,吾人亦可執行具有比習知溝渠先製程(於其中係使用難以處理的金屬硬遮罩)更佳之可控性的加工。
又,在本實施例中,由於可改善蝕刻選擇性,所以可使用穿孔先雙金屬鑲嵌加工法。
於此,在所謂其中於溝渠互連之前形成通孔穿孔的穿孔先雙金屬鑲嵌加工法中,使蝕刻中止於在銅互連上所形成的覆蓋絕緣膜上,並且執行過蝕刻,藉以吸收蝕刻速率的圖案間差異或面內變異等等。又,藉由覆蓋絕緣膜來保護下層Cu互連,藉以在於互連絕緣中間層中形成溝渠互連的下一個製程中,防止因例如下層Cu互連層氧化之表面變化所引起的連接良率比降低或可靠度劣化。因此,在穿孔先雙金屬鑲嵌加工法中,穿孔的加工深度變異係小的,並且容易控制位於穿孔下方的開口。因此,此方法為具有比溝渠先雙金屬鑲嵌加工法(於其中穿孔加工係在半途中止)更高之加工可控性的製程。
以下,將對本說明書所使用的用語做出補充說明。
「絕緣膜」一詞係指用以絕緣與隔離例如互連材料的膜(絕緣中間層),而「低介電常數絕緣膜」一詞係指具有比用於降低多層互連(其用以使半導體元件相互連接)間之電容的氧化矽膜(其具有3.9到4.5的比介電常數)更低之比介電常數的材料。尤其,多孔絕緣膜包含例如藉由使氧化矽膜形成多孔所獲得並藉以降低比介電常數的材料、或藉由使氫半矽氧烷(HSQ,hydrogen silsesquioxane)膜或有機矽氧膜、SiOC(例如Black DiamondTM、CORALTM、AuroraTM)等等形成多孔所獲得並藉以降低比介電常數的材料等等。較佳係使這些膜的低介電常數降低。
在本實施例中,金屬互連材料含有Cu以作為主成分。為了改善金屬互連材料的可靠度,在由Cu所製造的構件中可含有Cu以外的金屬元素,並且可在Cu的上表面或側表面等等上形成Cu以外的金屬元素(例如Al或Ni)。
「金屬鑲嵌互連」一詞係指藉由將金屬互連材料埋設在事先形成之絕緣中間層的溝渠中並且藉由例如CMP等等去除溝渠內 部以外之多餘金屬而形成的埋設互連。當以Cu來形成金屬鑲嵌互連時,一般係使用其中以阻障金屬來覆蓋Cu互連之側邊與外周邊並且以絕緣阻障膜來覆蓋Cu互連之上表面的互連結構。
「化學機械研磨(CMP)法」一詞為使晶圓表面在多層互連形成製程期間所發生之粗糙部平坦化的方法,其係藉由使粗糙部與在使研磨液流到晶圓表面同時進行旋轉的研磨墊相接觸而對粗糙部進行研磨。在藉由金屬鑲嵌法的互連形成中,尤其,在將金屬埋設在互連溝渠或穿孔洞中之後,使用CMP法藉由去除多餘的金屬部分而獲得平坦化互連表面。
「阻障金屬」一詞係指具有阻障特性的導電膜,其用以塗佈互連的側邊與底部,以防止在互連中所包含的金屬元素擴散到絕緣中間層或下層。例如,當互連係由含有Cu以作為主成分的金屬元素所製造時,使用例如鉭(Ta)、氮化鉭(TaN)、氮化鈦(TiN)、碳氮化鎢(WCN)的高熔點金屬、或其氮化物等等、或其層疊膜。
「覆蓋絕緣膜」係指形成在Cu互連之上表面上並具有防止Cu氧化或防止Cu擴散到絕緣膜內之功能的膜,並且在進行加工時,其具有作為蝕刻中止層的角色。為了改善互連信號傳送延遲,較佳係採用具有低介電常數的絕緣阻障膜。覆蓋絕緣膜亦稱為阻障絕緣膜。
「半導體基板」一詞為其中形成多層銅互連的基板,並且特別係其不僅包含在單晶矽基板上所建構的基板,而且包含例如絕緣層上矽晶(SOI,silicon-on-insulator)基板或用以製造薄膜電晶體(TFT,thin film transistor)與液晶之基板的基板。
「硬遮罩」一詞係指具有當因為絕緣中間層的低介電常數引起強度降低而導致難以直接執行CMP時,藉由將此硬遮罩層疊在絕緣中間層上而保護絕緣中間層之角色的絕緣膜。
「鈍化膜」一詞為形成在半導體元件最上層上的膜,其具有保護半導體元件免於來自外部之溼氣等等的角色。通常係使用藉由電漿CVD法所形成的氧氮化矽(SiON)膜或聚醯亞胺膜等等。
「電漿CVD法」一詞為例如在降低的壓力下將氣態原料連續 供應至反應腔室且藉由電漿能使分子變成激發狀,並藉由氣相反應或基板表面反應等等在基板上形成連續膜的方法。
「PVD法」一詞為其中達到埋設特性改善、膜品質改善、或晶圓膜厚度之面內均勻性,並且除了常態濺鍍法以外,可使用例如長拋(long-throw)濺鍍法、準直(collimated)濺鍍法、或離子化濺鍍法之具有高指向性之濺鍍法的方法。當濺鍍合金時,先將主成分以外的金屬包含在金屬靶內而使其達到固溶限(solid solubility limit)以下,俾能使所形成的金屬膜可被使用作為合金膜。在本發明中,當形成在主要形成金屬鑲嵌Cu互連時的Cu晶種層或Cu合金晶種層、以及阻障金屬層時,可使用金屬膜。吾人可明白本發明並不限於上述實施例,並且可在不背離本發明之範圍與精神的情況下進行修改與變化。
1‧‧‧下層互連結構
1a‧‧‧有機矽氧膜
1b‧‧‧阻障金屬膜
1c‧‧‧Cu膜
1d‧‧‧覆蓋絕緣膜
2‧‧‧有機矽氧膜
3‧‧‧硬遮罩
4‧‧‧光阻遮罩
5‧‧‧穿孔
6‧‧‧穿孔
101‧‧‧貯槽
102‧‧‧原料加壓與饋送部
103‧‧‧載氣供應部
104‧‧‧液體質量流量控制器
105‧‧‧氣體質量流量控制器
106‧‧‧氣化器
107‧‧‧反應器
108‧‧‧基板
109‧‧‧RF電源
110‧‧‧空氣排放幫浦
201‧‧‧下層互連結構
201a‧‧‧有機矽氧膜
201b‧‧‧阻障金屬膜
201c‧‧‧Cu膜
201d‧‧‧覆蓋絕緣膜
202‧‧‧有機矽氧膜
203‧‧‧硬遮罩
204‧‧‧光阻
205‧‧‧穿孔
206‧‧‧穿孔
207‧‧‧光阻
208‧‧‧開口
209‧‧‧開口
210‧‧‧阻障金屬膜
211‧‧‧Cu膜
212‧‧‧覆蓋絕緣膜
220‧‧‧上層互連結構
301‧‧‧下層Cu互連
302‧‧‧狹縫狀穿孔
303‧‧‧上層Cu互連
401‧‧‧下層Cu互連
402‧‧‧狹縫狀穿孔
403‧‧‧上層Cu互連
吾人可從與隨附圖式結合之若干較佳實施例的說明而更加明白本發明之上述及其他目的、優點以及特徵,其中: 圖1係說明有機矽氧膜對覆蓋絕緣膜之蝕刻選擇性與N2/Ar比率的關係圖表。
圖2係說明蝕刻速率與CF4流率的關係圖表。
圖3A到3C係說明依照本發明之一實施例之半導體裝置之製造程序的橫剖面圖。
圖4係說明依照本發明之實施例之膜形成設備的簡圖。
圖5係用以說明依照本發明之實施例之效果的圖表。
圖6A與6B係說明依照本發明之實施例之線以及穿孔的橫剖面圖。
圖7A到7C係說明依照本發明之實施例之半導體裝置之製造程序的橫剖面圖。
圖8A到8C係說明依照本發明之實施例之半導體裝置之製造程序的橫剖面圖。
圖9A到9C係說明依照本發明之實施例之半導體裝置之製造 程序的橫剖面圖。
圖10係說明依照本發明之實施例之半導體裝置的鳥瞰圖。
圖11係說明依照本發明之實施例之半導體裝置的鳥瞰圖。
圖12係說明依照本發明之實施例之半導體裝置的鳥瞰圖。
圖13係說明覆蓋絕緣膜之剩餘膜與良率比的關係圖表。
圖14係說明覆蓋絕緣膜之剩餘膜與可靠度的關係圖表。
圖15A與15B係說明穿孔洞下方之銅互連之表面與內部的組成成分的圖。
201...下層互連結構
220...上層互連結構

Claims (9)

  1. 一種半導體裝置的製造方法,包含下列步驟:在一基板上形成包含Si與C的一絕緣膜;在該絕緣膜上形成一有機矽氧膜,該有機矽氧膜具有比該絕緣膜更高的碳原子數對矽原子數之組成比率;以及藉由電漿處理在該有機矽氧膜中形成兩個以上的凹部,該凹部具有不同開口直徑,於該電漿處理中係使用包含惰性氣體、含N氣體、氟碳化合物氣體以及氧化劑氣體的混合氣體;該含N氣體之流率對該惰性氣體之流率的比率為1以上;該有機矽氧膜包含具有由下列通式(1)所表示之環狀有機矽氧烷結構的一化合物: 其中,R1與R2為相同或不同,並且表示碳氫基。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該具有環狀有機矽氧烷結構的化合物係由下列式(2)或下列式(3)所表示:[式2]
  3. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該氟碳化合物氣體之流率對該氧化劑氣體之流率的比率係等於或大於1並且等於或小於5。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該有機矽氧膜對該絕緣膜的組成比率為2以上。
  5. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該含N氣體包含選自於由氮氣、氨氣、以及胺氣所組成之群組的至少一者。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該氟碳化合物氣體包含選自於由CF4、CHF3、CH2F2、C2F6、C2H2F4、C2H4F2、C2F4、C2H2F2、C3F8、C3H2F6、C3H4F4、C3H6F2、C3F6、C3HF5、C3H3F3、C3H4F2或C3H5F所組成之群組的至少一者。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該氧化劑氣體包含選自於由O2、CO2、CH3OH、C2H5OH、C3H7OH、N2O、NO、N2O3、NO2、N2O4以及N2O5所組成之群組的至少一者。
  8. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該絕緣膜包含SiC、SiCN、或SiOCN。
  9. 如申請專利範圍第1項所述之半導體裝置的製造方法,其中該有機矽氧膜為一多孔絕緣膜,而該多孔絕緣膜的平均空孔直徑係小於1nm。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623396B (zh) * 2012-04-17 2014-05-14 上海华力微电子有限公司 连接孔的形成方法
JP5925611B2 (ja) * 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN102779780B (zh) * 2012-07-25 2014-10-29 上海华力微电子有限公司 一种形成无负载效应大尺寸沟槽的方法
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8871639B2 (en) * 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9865798B2 (en) * 2015-02-24 2018-01-09 Qualcomm Incorporated Electrode structure for resistive memory device
KR20160139420A (ko) * 2015-05-27 2016-12-07 삼성전자주식회사 반도체 소자의 제조 방법
KR102344996B1 (ko) * 2017-08-18 2021-12-30 삼성전자주식회사 전구체 공급 유닛, 기판 처리 장치 및 그를 이용한 반도체 소자의 제조방법
US10460988B2 (en) * 2017-12-21 2019-10-29 Tokyo Electron Limited Removal method and processing method
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates
US10381263B1 (en) * 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
JP7346218B2 (ja) * 2018-12-06 2023-09-19 東京エレクトロン株式会社 エッチング処理方法及び基板処理装置
US10804145B2 (en) * 2019-01-10 2020-10-13 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
US11756786B2 (en) 2019-01-18 2023-09-12 International Business Machines Corporation Forming high carbon content flowable dielectric film with low processing damage
JP7244394B2 (ja) * 2019-09-18 2023-03-22 株式会社東芝 デジタルアイソレータ

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3398173A (en) * 1964-10-01 1968-08-20 Gen Electric Process for producing siloxanes
EP0596730A1 (en) * 1992-11-06 1994-05-11 Shin-Etsu Chemical Co., Ltd. Cyclotrisiloxane and process for producing the same
US5241097A (en) * 1992-12-21 1993-08-31 Allied-Signal Inc. Process for the preparation of cyclic siloxane
US5412135A (en) * 1993-04-21 1995-05-02 Shin-Etsu Chemical Co., Ltd. Organic silicon compounds and curable organopolysiloxane compositions
JPH0722393A (ja) * 1993-06-23 1995-01-24 Toshiba Corp ドライエッチング装置及びドライエッチング方法
SG71147A1 (en) * 1997-08-29 2000-03-21 Dow Corning Toray Silicone Method for forming insulating thin films
TW437017B (en) * 1998-02-05 2001-05-28 Asm Japan Kk Silicone polymer insulation film on semiconductor substrate and method for formation thereof
US6593247B1 (en) * 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6068884A (en) * 1998-04-28 2000-05-30 Silcon Valley Group Thermal Systems, Llc Method of making low κ dielectric inorganic/organic hybrid films
US5914420A (en) * 1998-05-29 1999-06-22 Pcr, Inc. Perfluorinated organo substituted cyylosiloxanes and copolymers prepared from these cyclosiloxahes
US6160150A (en) * 1998-12-21 2000-12-12 Dow Corning Corporation Cyclic organosilicon endcapper having one silicon-bonded hydrogen atom
US6858898B1 (en) * 1999-03-23 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4173307B2 (ja) 1999-06-24 2008-10-29 株式会社ルネサステクノロジ 半導体集積回路の製造方法
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
JP2001284347A (ja) * 2000-03-31 2001-10-12 Canon Sales Co Inc 成膜方法及び半導体装置の製造方法
US6441491B1 (en) * 2000-10-25 2002-08-27 International Business Machines Corporation Ultralow dielectric constant material as an intralevel or interlevel dielectric in a semiconductor device and electronic device containing the same
US6479391B2 (en) * 2000-12-22 2002-11-12 Intel Corporation Method for making a dual damascene interconnect using a multilayer hard mask
US6572923B2 (en) * 2001-01-12 2003-06-03 The Boc Group, Inc. Asymmetric organocyclosiloxanes and their use for making organosilicon polymer low-k dielectric film
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4198906B2 (ja) * 2001-11-15 2008-12-17 株式会社ルネサステクノロジ 半導体装置および半導体装置の製造方法
US6656840B2 (en) * 2002-04-29 2003-12-02 Applied Materials Inc. Method for forming silicon containing layers on a substrate
JP4217870B2 (ja) 2002-07-15 2009-02-04 日本電気株式会社 有機シロキサン共重合体膜、その製造方法、成長装置、ならびに該共重合体膜を用いた半導体装置
JP4173374B2 (ja) * 2003-01-08 2008-10-29 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Necエレクトロニクス株式会社 SiCHN膜の成膜方法。
US6913992B2 (en) * 2003-03-07 2005-07-05 Applied Materials, Inc. Method of modifying interlayer adhesion
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JPWO2005013356A1 (ja) * 2003-07-18 2007-09-27 日本電気株式会社 溝配線を有する半導体装置および半導体装置の製造方法
JP4492947B2 (ja) * 2004-07-23 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7285853B2 (en) * 2005-02-17 2007-10-23 Taiwan Semiconductor Manufacturing Co., Ltd. Multilayer anti-reflective coating for semiconductor lithography and the method for forming the same
US7790630B2 (en) * 2005-04-12 2010-09-07 Intel Corporation Silicon-doped carbon dielectrics
JP4628257B2 (ja) * 2005-11-15 2011-02-09 三井化学株式会社 多孔質膜の形成方法
JP4563927B2 (ja) * 2005-12-02 2010-10-20 信越化学工業株式会社 基板及びその製造方法、並びにそれを用いたパターン形成方法
US20070287301A1 (en) * 2006-03-31 2007-12-13 Huiwen Xu Method to minimize wet etch undercuts and provide pore sealing of extreme low k (k<2.5) dielectrics
US7476971B2 (en) 2006-05-11 2009-01-13 Toshiba America Electronic Components, Inc. Via line barrier and etch stop structure
US8043957B2 (en) * 2006-05-17 2011-10-25 Nec Corporation Semiconductor device, method for manufacturing semiconductor device and apparatus for manufacturing semiconductor
WO2007142172A1 (ja) * 2006-06-09 2007-12-13 Nec Corporation 多層配線製造方法と多層配線構造と多層配線製造装置
JP5072531B2 (ja) 2007-10-24 2012-11-14 東京エレクトロン株式会社 プラズマエッチング方法及び記憶媒体
JP5554951B2 (ja) 2008-09-11 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20100087062A1 (en) * 2008-10-06 2010-04-08 Applied Materials, Inc. High temperature bd development for memory applications
JP2010153824A (ja) * 2008-11-18 2010-07-08 Renesas Electronics Corp 多孔質絶縁膜の製造方法、半導体装置の製造方法、及び半導体装置
JP2010245235A (ja) * 2009-04-03 2010-10-28 Panasonic Corp 半導体装置及びその製造方法
US8606207B2 (en) * 2009-12-18 2013-12-10 Broadcom Corporation Fractal curve based filter

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