KR20160098502A - 진보된 배선들을 위한 유전체 캡핑 배리어로서의 금속-함유 필름들 - Google Patents

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Abstract

반도체 디바이스들에서 사용하기 위한 배선 구조를 형성하기 위한 방법이 제공된다. 방법은, 기판 상에 저-k 벌크(bulk) 유전체 층을 형성하는 것으로 시작되며, 그런 다음, 저-k 벌크 유전체 층 내에 트렌치를 형성한다. 라이너 층이 저-k 벌크 유전체 층 상에 형성되며, 라이너 층은 트렌치에 대해 등각적으로(conformally) 증착된다. 구리 층이 라이너 층 상에 형성되어, 트렌치를 충진한다. 저-k 벌크 유전체 층, 라이너 층 및 구리 층의 상부 표면을 형성하기 위해, 구리 층 및 라이너 층의 일부분들이 제거된다. 금속 함유 유전체 층이 저-k 벌크 유전체 층, 라이너 층 및 구리 층의 상부 표면 상에 형성된다.

Description

진보된 배선들을 위한 유전체 캡핑 배리어로서의 금속-함유 필름들{METAL-CONTAINING FILMS AS DIELECTRIC CAPPING BARRIER FOR ADVANCED INTERCONNECTS}
[0001] 본 발명의 양상들은 일반적으로, 반도체 디바이스들에서 사용하기 위한 배선 구조들 및 이러한 구조들을 형성하기 위한 방법들에 관한 것이다.
[0002] 구리 배선(copper interconnect)들은, 이들의 높은 배선 전도율 및 전자 이동 저항(electromigration resistance)으로 인해 180 nm CMOS 기술 노드들 이후 산업 표준이 되었다. 하지만, 다른 전이 금속들과 비교하여, 구리는 실리콘-기반 재료들에서 훨씬 더 높은 확산율(diffusivity)을 갖는다. 디바이스 동작 동안의 주위의 실리콘 이산화물 또는 다른 저(low)-k 유전체 재료들 내로의 구리 원자들의 급속한 확산은 숏컷 경로(shortcut path)들을 생성하며, 이러한 쇼컷 경로들은 유전체 층을 열화시키고 디바이스 고장을 초래한다. 따라서, 유전체 신뢰성이 구리 배선 구조들에서의 주요 관심사들 중 하나가 되었다. 현재의 해결책은, 질화 탄탈륨(tantalum nitride) 또는 탄탈륨 측벽 배리어 내에 구리 배선을 임베딩(embed)하고, 구리 배선을 실리콘-함유 유전체 캡핑(capping) 층, 이를 테면 실리콘 질화물 또는 실리콘 탄화물로 둘러싸는(enclose) 것이다. 전자 이동에 대한 공통의 실패 메커니즘은 캡핑 층을 통해서 이루어지기 때문에, 캡핑 층의 특성들이 특히 중요하다.
[0003] 전자 이동을 막기 위해 캡핑 층을 더 두껍게 만드는 것은 효과적인 해결책이 아닌데, 왜냐하면 캡핑 층의 유전 상수는 금속화 스택(metallization stack)에서 가장 크고, 이는 배선 레벨의 효과적인 유전 상수를 강하게 손상시키기 때문이다. 따라서, 캡핑 층의 두께는, 인접하는 층들과의 우수한 접착 세기 및 충분한 확산-차단 특성(diffusion-blocking feature)들을 여전히 유지하면서, 최소화되어야 한다.
[0004] 반도체 디바이스들의 제조업자들은, 더 적은 비용으로 증가된 용량을 갖는 더 작은 기하형상들을 끊임없이 추구하고 있다. 따라서, 배선 구조들 및 이들의 각각의 캡핑 층들의 치수들 또한 감소되어야 한다. 실리콘-함유 유전체 캡핑 층들, 이를 테면 실리콘 질화물 또는 실리콘 탄화물 층들의 두께는 약 20 nm로 제한되었는데, 왜냐하면 20 nm 미만의 두께에서는 필요한 확산-차단 특성들을 보장하기가 어렵기 때문이다. 대안적인 접근법들, 이를 테면 구리와 실리콘-함유 유전체 캡핑 층 사이에 선택적인 금속 캡핑 배리어 또는 구리 실리콘 질화물 버퍼 층을 사용하는 것이 제안되었다. 하지만, 이러한 접근법들은, 디바이스 성능을 감소시키는, 배선 저항의 증가로 인해 바람직하지 않다.
[0005] 따라서, 개선된 배선 구조들 및 이러한 구조들을 형성하기 위한 방법들에 대한 필요성이 존재한다.
[0006] 일 실시예에서, 반도체 디바이스들에서 사용하기 위한 배선 구조를 형성하기 위한 방법이 제공된다. 방법은, 기판 상에 저-k 벌크(bulk) 유전체 층을 형성하는 단계; 저-k 벌크 유전체 층 내에 트렌치를 형성하는 단계; 저-k 벌크 유전체 층 상에 라이너(liner) 층을 형성하는 단계 ― 라이너 층은 트렌치에 대해 등각적으로(conformally) 증착됨 ― ; 라이너 층 상에 구리 층을 형성하는 단계 ― 구리 층은 트렌치를 충진(fill)함 ― ; 저-k 벌크 유전체 층의 상부 표면, 라이너 층의 상부 표면 및 구리 층의 상부 표면을 노출시키기 위해, 구리 층 및 라이너 층의 일부분들을 제거하는 단계; 및 저-k 벌크 유전체 층의 상부 표면, 라이너 층의 상부 표면 및 구리 층의 상부 표면 상에 금속 함유 유전체 층을 형성하는 단계를 포함하며, 금속 함유 유전체 층은, 금속 산화물들, 금속 질화물들 및 금속 산질화물(metal oxynitride)들로 이루어진 그룹으로부터 선택되는 금속성 화합물(metallic compound)이다.
[0007] 다른 실시예에서, 반도체 배선 구조가 제공된다. 배선 구조는, 기판; 트렌치가 내부에 형성되는 저-k 벌크 유전체 층; 트렌치 내의 저-k 벌크 유전체 층 상에 등각적으로 증착되는 라이너 층; 라이너 층 상에 배치되어 트렌치를 충진하는 구리 층; 및 저-k 벌크 유전체 층, 라이너 층 및 구리 층을 접촉하는 바닥 표면을 갖는 금속 함유 유전체 층을 포함하며, 금속 함유 유전체 층은, 금속 산화물들, 금속 질화물들 및 금속 산질화물들로 이루어진 그룹으로부터 선택되는 금속성 화합물이다.
[0008] 본 발명의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 발명의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 발명의 단지 전형적인 실시예들을 도시하는 것이므로 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 발명이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1은 배선 구조를 형성하기 위한 프로세스의 프로세스 흐름도이다.
[0010] 도 2a 내지 도 2g는 도 1의 프로세스의 상이한 스테이지들에서의 배선 구조를 예시한다.
[0011] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예에 개시된 엘리먼트들은 구체적인 언급없이 다른 실시예들에서 유익하게 활용될 수 있음이 예상된다.
[0012] 구리 확산을 차단하는 데에 있어서 장점들을 제공하는, 반도체 디바이스들에서 사용되는 배선 구조들 및 이러한 구조들을 형성하기 위한 방법들이 설명된다. 특히, 금속 함유 유전체 층이 배선 구조에서 캡핑 층으로서 사용되어, 캡핑 층을 통한 전자 이동을 감소시키며, 따라서, 작은 임계 치수(critical dimension)들에서 보다 강건한(robust) 배선들을 가능하게 한다.
[0013] 도 1은 복수의 층들을 갖는 배선 구조를 형성하기 위한 프로세스(100)를 요약하는 프로세스 흐름도이다. 도 2a 내지 도 2g는 프로세스(100)의 상이한 스테이지들에서의 배선 구조의 횡단면도들이다. 블록(102)에서, 기판(200)이 증착 반응기의 프로세싱 챔버 내로 이송된다. 증착 반응기는 화학 기상 증착(CVD) 챔버, 플라즈마 강화 화학 기상 증착(PECVD) 챔버, 원자 층 증착(ALD) 챔버, 또는 물리 기상 증착(PVD) 챔버, 또는 저-k 벌크 유전체 층(210)을 증착하기에 적합한 다른 챔버일 수 있다. 기판(200)은 디바이스들이 상부에 형성될 수 있는 표면을 제공하며, 이러한 디바이스들은 그 위에 형성되는 배선 구조를 활용하여 선택적으로 연결된다. 따라서, 기판(200)은, 실리콘, 게르마늄 또는 화합물 반도체와 같은 반도체 재료, 유리, 세라믹 또는 플라스틱과 같은 유전체 재료, 또는 알루미늄 또는 다른 금속과 같은 전도성 재료일 수 있다.
[0014] 블록(104)에서, 저-k 벌크 유전체 층(210)이 기판(200) 상에 형성된다. 저-k 벌크 유전체 층(210)은 적어도 약 1000 Å의 두께로 증착될 수 있다. 저-k 벌크 유전체 층(210)은 실리콘 이산화물 보다 작은 (또는 약 4.0 미만의) 유전 상수를 갖는 재료, 이를 테면 탄소 도핑된 실리콘 이산화물들, 예를 들어, 캘리포니아 산타클라라에 소재하는 Applied Materials, Inc.로부터 입수가능한 BLACK DIAMOND
Figure pct00001
저-k 유전체 필름으로 형성된다. BLACK DIAMOND
Figure pct00002
저-k 유전체 필름의 저-k 벌크 유전체 층(210)을 형성하기에 적합한 프로세스 가스들은 OMCTS(octamethylcyclotetrasiloxane), 헬륨 및 산소를 포함할 수 있다. OMCTS의 유량은 약 2000 sccm 내지 약 3500 sccm, 예를 들어 약 2700 sccm 일 수 있다. 헬륨의 유량은 약 600 sccm 내지 약 1200 sccm, 예를 들어 약 900 sccm 일 수 있다. 산소의 유량은 약 100 sccm 내지 약 200 sccm, 예를 들어 약 160 sccm 일 수 있다.
[0015] 일 실시예에서, PECVD 프로세스가 저-k 벌크 유전체 층(210)을 형성하기 위해 사용되지만, 다른 증착 방법들도 사용될 수 있다. 저-k 벌크 유전체 층(210)을 형성하기 위해 프로세싱 챔버에 제공되는 가스 혼합물은, 가스 혼합물이 프로세싱 챔버에 공급된 후, 플라즈마로 이온화될 수 있다. PECVD 프로세스는 고 주파수 RF 전력 및 저 주파수 RF 전력을 사용할 수 있다. 고 주파수 RF 전력은, 약 1 MHz 내지 약 20 MHz, 예를 들어 약 13.56 MHz의 주파수에서 약 100 Watts 내지 약 1500 Watts의 전력 레벨로 제공될 수 있다. 저 주파수 RF 전력은, 약 200 kHz 내지 약 1 MHz, 예를 들어 약 350 kHz의 주파수에서 약 0 Watts 내지 약 500 Watts의 전력 레벨로 제공될 수 있다. RF 전력은 사이클링되거나(cycled) 펄싱될(pulsed) 수 있고, 연속적이거나 불연속적일 수 있다. 저-k 벌크 유전체 층(210)의 증착 동안, 증착 반응기의 프로세싱 챔버는, 약 200 ℃ 내지 약 650 ℃, 예를 들어 350 ℃의 온도 및 약 0.5 Torr 내지 20 Torr, 예를 들어 5 Torr의 압력으로 유지될 수 있다. 저-k 벌크 유전체 층(210)의 증착 동안의 기판 지지 페디스털과 샤워헤드 간의 간격은, 약 200 mils 내지 약 1,000 mils, 예를 들어 350 mils 일 수 있다.
[0016] 블록(106)에서, 트렌치(212)가 저-k 벌크 유전체 층(210) 내에 형성된다. 트렌치(212)는, 저-k 벌크 유전체 층(210) 상에 포토레지스트 층을 패터닝함으로써 그리고 적합한 에칭 프로세스를 사용함으로써 형성될 수 있다.
[0017] 블록(108)에서, 라이너 층(214)이 저-k 벌크 유전체 층(210) 상에 형성된다. 라이너 층(214) 또한, 트렌치(212)에 대해 등각적으로 증착된다. 라이너 층(214)은 약 0.5 Å 내지 약 20 Å의 두께로 증착될 수 있다. 라이너 층(214)은, 탄탈륨, 질화 탄탈륨, 루테늄 또는 다른 적합한 재료의 층일 수 있다. 몇몇 실시예들에서, ALD 또는 PVD 프로세스가 라이너 층(214)을 형성하기 위해 사용될 수 있지만, 다른 증착 방법들도 사용될 수 있다.
[0018] 블록(110)에서, 구리 층(216)이 라이너 층(214) 상에 형성된다. 구리 층(216)은 트렌치(212)를 충진하며, 저-k 벌크 유전체 층(210)의 일부를 덮어씌울(overlay) 수 있다. 구리 층(216)은 임의의 적합한 기법에 의해 증착될 수 있다. 예를 들어, 구리 층(216)의 일부가 구리 시드(seed) 층을 형성하기 위해 ALD 또는 PVD를 사용하여 증착될 수 있으며, 이후, 구리 층(216)의 나머지가 도금 프로세스에 의해 형성된다.
[0019] 블록(112)에서, 저-k 벌크 유전체 층(210)의 상부 표면, 라이너 층(214)의 상부 표면, 및 구리 층(216)의 상부 표면을 노출시키기 위해, 구리 층(216) 및 라이너 층(214)의 일부분들이 제거된다. 구리 층(216) 및 라이너 층(214)의 일부분들을 제거하기 위해, 화학 기계적 폴리싱이 사용될 수 있다. 블록(112) 이후, 저-k 벌크 유전체 층(210), 라이너 층(214), 및 구리 층(216)의 상부 표면들은 실질적으로 동일 평면 상에 있을 수 있다.
[0020] 블록(114)에서, 저-k 벌크 유전체 층(210)의 상부 표면, 라이너 층(214)의 상부 표면, 및 구리 층(216)의 상부 표면 상에 금속 함유 유전체 층(218)이 형성된다. 금속 함유 유전체 층(218)은, 금속 산화물들, 금속 질화물들 및 금속 산질화물들로 이루어진 그룹으로부터 선택되는 금속성 유전체 화합물(metallic dielectric compound)일 수 있다.
[0021] 금속 함유 유전체 층(218)으로서 사용될 수 있는 금속 산화물들의 예들은, 산화 알루미늄, 산화 아연, 산화 마그네슘, 산화 니켈, 산화 하프늄, 산화 지르코늄, 산화 탄탈륨, 산화 티타늄, 산화 구리, 산화 세륨 및 이들의 비-화학량론적 형태(non-stoichiometric form)들 또는 조합들을 포함한다. 금속 산화물은 ALD, CVD, 또는 PVD, 스핀-온 기법들, 또는 다른 적합한 기법들을 사용하여 증착될 수 있다.
[0022] 일 실시예에서, 산화 알루미늄이 금속 함유 유전체 층(218)으로서 사용된다. 산화 알루미늄 층은, 전구체들로서 물 및 TMA(trimethylaluminum)를 사용하여 ALD를 통해 형성될 수 있다. 대안적으로, 플라즈마 강화 프로세스가, 전구체들로서 산소 및 TMA를 사용하여 산화 알루미늄 층을 형성하기 위해 사용될 수 있다.
[0023] 다른 실시예에서, 산화 마그네슘이 금속 함유 유전체 층(218)으로서 사용된다. 산화 마그네슘 층은, 제 1 전구체로서 디에틸 마그네슘(diethyl magnesium), 비스(시클로펜타디에닐) 마그네슘(bis(cylcopentadienyl) magnesium), 또는 비스(에틸시클로펜타디에닐) 마그네슘(bis(ethylcyclopentadienyl) magnesium)을 사용하고 그리고 제 2 전구체로서 물을 사용하여, ALD를 통해 형성될 수 있다.
[0024] 금속 함유 유전체 층(218)으로서 사용될 수 있는 금속 질화물들의 예들은 질화 알루미늄, 질화 티타늄 및 질화 지르코늄을 포함한다. 일 실시예에서, 질화 알루미늄이 금속 함유 유전체 층(218)으로서 사용된다. 질화 알루미늄 층은, 전구체들로서 TMA 및 암모니아를 사용하여, 플라즈마 강화된 ALD 프로세스를 통해 형성될 수 있다.
[0025] 알루미늄 산질화물이, 금속 함유 유전체 층(218)에 대해 사용될 수 있는 예시적인 금속 산질화물이다. 알루미늄 산질화물 층은, 전구체들로서 TMA, 암모니아 및 물을 사용함으로써 형성될 수 있다.
[0026] 금속 함유 유전체 층(218)의 두께는 약 20 nm 미만, 예를 들어 약 5 nm 일 수 있다. 몇몇 실시예들에서, 금속 함유 유전체 층(218)의 두께는 약 0.5 nm 내지 약 1.0 nm, 예를 들어 약 0.7 nm 일 수 있다.
[0027] 몇몇 실시예들에서, 12 미만의 유전 상수 및 5 MV/cm 내지 20 MV/cm의 절연 강도(dielectric strength)를 갖는 금속성 유전체 화합물들이 금속 함유 유전체 층(218)으로서 사용된다. 유전체 상수와 절연 강도의 이러한 조합을 갖는 금속성 유전체 화합물들은, 1 nm 미만, 예를 들어 0.5 nm의 두께에서 구리 배선들에 대한 효과적인 캡핑 층으로서 기능할(perform) 수 있다.
[0028] 블록(116)에서, 부가적인 저-k 벌크 유전체 층(220)이 금속 함유 유전체 층(218) 상에 형성된다. 부가적인 저-k 벌크 유전체 층(220)은, 저-k 벌크 유전체 층(210)을 형성하는 것과 관련하여 상기 설명된 것과 유사한 프로세스에 따라 형성될 수 있다.
[0029] 결정 동작(118)에 의해 예시된 바와 같이, 부가적인 배선들이 기판(200) 상에서 요구되는 경우, 저-k 벌크 유전체 층(210) 내에 트렌치(212)를 형성하는 단계, 저-k 벌크 유전체 층(210) 상에 라이너 층(214)을 형성하는 단계, 라이너 층(214) 상에 구리 층(216)을 형성하여 트렌치(212)를 충진하는 단계, 저-k 벌크 유전체 층(210)의 상부 표면, 라이너 층(214)의 상부 표면, 및 구리 층(216)의 상부 표면을 노출시키기 위해, 구리 층(216) 및 라이너 층(214)의 일부분들을 제거하는 단계, 저-k 벌크 유전체 층(210)의 상부 표면, 라이너 층(214)의 상부 표면, 및 구리 층(216)의 상부 표면 상에 금속 함유 유전체 층(218)을 형성하는 단계, 및 금속 함유 유전체 층(218) 상에 부가적인 저-k 벌크 유전체 층(220)을 형성하는 단계의 프로세스가 반복될 수 있다. 임의의 요구되는 횟수(number of times) 만큼 프로세스를 반복함으로써, 임의의 개수의 배선들이 제공될 수 있다.
전술한 내용들이 본 발명의 실시예들에 관한 것이지만, 본 발명의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.

Claims (15)

  1. 배선(interconnect) 구조를 형성하기 위한 방법으로서,
    (a) 기판 상에 저(low)-k 벌크(bulk) 유전체 층을 형성하는 단계;
    (b) 상기 저-k 벌크 유전체 층 내에 트렌치를 형성하는 단계;
    (c) 상기 저-k 벌크 유전체 층 상에 라이너(liner) 층을 형성하는 단계 ― 상기 라이너 층은 상기 트렌치에 대해 등각적으로(conformally) 증착됨 ― ;
    (d) 상기 라이너 층 상에 구리 층을 형성하는 단계 ― 상기 구리 층은 상기 트렌치를 충진(fill)함 ― ;
    (e) 상기 저-k 벌크 유전체 층의 상부 표면, 상기 라이너 층의 상부 표면 및 상기 구리 층의 상부 표면을 노출시키기 위해, 상기 구리 층 및 상기 라이너 층의 일부분들을 제거하는 단계; 및
    (f) 상기 저-k 벌크 유전체 층의 상부 표면, 상기 라이너 층의 상부 표면 및 상기 구리 층의 상부 표면 상에 금속 함유 유전체(metal containing dielectric) 층을 형성하는 단계를 포함하며,
    상기 금속 함유 유전체 층은, 금속 산화물들, 금속 질화물들 및 금속 산질화물들로 이루어진 그룹으로부터 선택되는 금속성 화합물(metallic compound)인,
    배선 구조를 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    (g) 상기 금속 함유 유전체 층 상에 제 2 저-k 벌크 유전체 층을 형성하는 단계; 및
    (h) 상기 (b) 내지 (f) 단계들을 반복하는 단계를 더 포함하는,
    배선 구조를 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 금속 함유 유전체 층은, 12 미만의 유전 상수 및 8 MV/cm 초과의 절연 강도(dielectric strength)를 갖는 재료인,
    배선 구조를 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 금속 함유 유전체 층의 두께는 20 nm 또는 그 미만인,
    배선 구조를 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 금속 함유 유전체 층의 두께는 약 0.5 nm 내지 약 1 nm의 범위 내에 있는,
    배선 구조를 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 금속 함유 유전체 층은, 산화 알루미늄, 산화 마그네슘, 질화 알루미늄, 및 알루미늄 산질화물(aluminum oxynitride)로 이루어진 그룹으로부터 선택되는 재료인,
    배선 구조를 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 금속 함유 유전체 층은 산화 알루미늄인,
    배선 구조를 형성하기 위한 방법.
  8. 제 6 항에 있어서,
    상기 금속 함유 유전체 층의 두께는 약 0.5 nm 내지 약 1 nm의 범위 내에 있는,
    배선 구조를 형성하기 위한 방법.
  9. 반도체 배선 구조로서,
    기판;
    트렌치가 내부에 형성되는 저-k 벌크 유전체 층;
    상기 트렌치 내의 상기 저-k 벌크 유전체 층 상에 등각적으로 증착되는 라이너 층;
    상기 라이너 층 상에 배치되어 상기 트렌치를 충진하는 구리 층; 및
    상기 저-k 벌크 유전체 층, 상기 라이너 층 및 상기 구리 층을 접촉하는 바닥 표면을 갖는 금속 함유 유전체 층을 포함하며,
    상기 금속 함유 유전체 층은, 금속 산화물들, 금속 질화물들 및 금속 산질화물들로 이루어진 그룹으로부터 선택되는 금속성 화합물인,
    반도체 배선 구조.
  10. 제 9 항에 있어서,
    트렌치가 내부에 형성되는 제 2 저-k 벌크 유전체 층;
    상기 트렌치 내의 상기 제 2 저-k 벌크 유전체 층 상에 등각적으로 증착되는 제 2 라이너 층;
    상기 제 2 라이너 층 상에 배치되며, 상기 제 2 저-k 벌크 유전체 층 내에 형성된 상기 트렌치를 충진하는 제 2 구리 층; 및
    상기 제 2 저-k 벌크 유전체 층, 상기 제 2 라이너 층 및 상기 제 2 구리 층을 접촉하는 바닥 표면을 갖는 제 2 금속 함유 유전체 층을 더 포함하며,
    상기 제 2 금속 함유 유전체 층은, 금속 산화물들, 금속 질화물들 및 금속 산질화물들로 이루어진 그룹으로부터 선택되는 금속성 화합물인,
    반도체 배선 구조.
  11. 제 9 항에 있어서,
    상기 금속 함유 유전체 층은, 12 미만의 유전 상수 및 8 MV/cm 초과의 절연 강도를 갖는 재료인,
    반도체 배선 구조.
  12. 제 9 항에 있어서,
    상기 금속 함유 유전체 층의 두께는 20 nm 또는 그 미만인,
    반도체 배선 구조.
  13. 제 9 항에 있어서,
    상기 금속 함유 유전체 층의 두께는 약 0.5 nm 내지 약 1 nm의 범위 내에 있는,
    반도체 배선 구조.
  14. 제 9 항에 있어서,
    상기 금속 함유 유전체 층은, 산화 알루미늄, 산화 마그네슘, 질화 알루미늄, 및 알루미늄 산질화물로 이루어진 그룹으로부터 선택되는 재료인,
    반도체 배선 구조.
  15. 제 14 항에 있어서,
    상기 금속 함유 유전체 층의 두께는 약 0.5 nm 내지 약 1 nm의 범위 내에 있는,
    반도체 배선 구조.
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