KR102414130B1 - 집적된 금속 스페이서 및 에어 갭 인터커넥트 - Google Patents

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    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Abstract

본원에서 설명되는 실시예들은 에어 갭 인터커넥트(air gap interconnect)를 형성하기 위한 방법들에 관한 것이다. 맨드릴 구조(mandrel structure)들이 상부에 형성되어 있는 기판 상에 금속 스페이서 층이 등각적으로 증착된다. 금속 스페이서 층이 에칭되어, 스페이서 피처(feature)들을 형성하며, 그리고 맨드릴 구조들은 기판으로부터 제거된다. 기판 상에 존재하는 재료들을 바람직하게 패터닝하기 위해, 다양한 다른 유전체 증착, 패터닝 및 에칭 단계들이 수행될 수 있다. 궁극적으로, 인접하는 스페이서 피처들 사이에 트렌치가 형성되며, 그리고 인접하는 스페이서 피처들 간에 에어 갭을 형성하기 위해, 트렌치 위에 캡핑 층이 증착된다. 패키징(packaging) 목적들을 위해, 인터커넥트 비아(interconnect via)가, 에어 갭에 인접하는 스페이서 피처들 중 적어도 하나를 접촉하도록 구성될 수 있다.

Description

집적된 금속 스페이서 및 에어 갭 인터커넥트{INTEGRATED METAL SPACER AND AIR GAP INTERCONNECT}
[0001] 본원에서 설명되는 실시예들은 일반적으로, 에어 갭(air gap)을 갖는 반도체 디바이스를 형성하기 위한 방법들에 관한 것이다. 보다 구체적으로, 본원에서 설명되는 실시예들은 집적된(integrated) 금속 스페이서(metal spacer) 및 에어 갭 인터커넥트(air gap interconnect)에 관한 것이다.
[0002] 진보된 노드 기술들에 대해, 캐패시턴스로 인한 전력 댐프닝(power dampening) 및 인터커넥트 RC 딜레이(interconnect RC delay)(스위칭 성능)가 디바이스 성능의 임계 문턱치(critical threshold)들이다. 전류 누출 성능 및 기계적 강도를 손상시키는 결과로서 유전 상수(k 값)를 낮춤에 있어서의 통상의 저(low)-k 재료들의 스케일링(scaling) 성능 제한들을 고려하면, 캐패시턴스 스케일링을 위한 하나의 유망한 후보는 금속 와이어링(metal wiring) 간의 에어 갭들의 채택을 포함한다. 약 1.0의 k 값을 갖는 에어 갭들은, 전체적인 유효 k 값을 디바이스 내에서 허용가능한 레벨들로 감소시키는 것을 돕는다. 하지만, 에어 갭 집적(integration)은, 배제 마스크 리소그래피(exclusion mask lithography), 유전체 리세스(dielectric recess), 라이너 증착, 유전체 증착, 유전체 화학 기계적 폴리싱(CMP) 등을 포함하는 부가적인 프로세싱 단계들을 요구한다. 이러한 부가적인 단계들은 에어 갭들을 집적하는 비용을 증가시키고, 에어 갭 기술들의 이득들 및 채택(acceptance)을 감소시킨다.
[0003] 또한, 에어 갭들을 형성하기 위해, 단일 프린트 패터닝 대신 이중 패터닝(double patterning)이 일반적으로 활용된다. 이중 패터닝의 몇몇 예들은 LELE(litho-etch-litho-etch) 및 SADP(spacer aligned double patterning)를 포함한다. 이러한 이중 패터닝 기법들은 부가적인 노출 및 에칭 프로세스들을 요구할 뿐만 아니라, 커넥터들 및 라인 단부(line end)들을 정의하기 위한 마스크들을 또한 요구한다. 이중 패터닝 프로세스들은 요구되는 설계를 최종 제품에 전사(transfer)시키지만, 이는 비용을 증가시키고 효율을 감소시키면서 이루어진다.
[0004] 따라서, 에어 갭 인터커넥트 구조들을 형성하기 위한 개선된 방법들이 필요하다.
[0005] 일 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은, 맨드릴 구조(mandrel structure) 위에 금속 스페이서 층을 등각적으로(conformally) 증착하는 단계, 및 하나 또는 그 초과의 스페이서 피처(feature)들을 형성하기 위해, 금속 스페이서 층의 적어도 일부를 에칭하는 단계를 포함한다. 맨드릴 구조가 제거되고, 유전체 층이 스페이서 피처들 위에 증착되며, 그리고 유전체 층이 패터닝되고 인접하는 스페이서 피처들 사이에서 에칭된다. 그런 다음, 인접하는 스페이서 피처들 사이에 에어 갭을 형성하기 위해, 스페이서 피처들 위에 캡핑(capping) 층이 비-등각적으로 증착된다.
[0006] 다른 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은, 맨드릴 구조 위에 금속 스페이서 층을 등각적으로 증착하는 단계, 및 하나 또는 그 초과의 스페이서 피처들을 형성하기 위해, 금속 스페이서 층의 적어도 일부를 에칭하는 단계를 포함한다. 맨드릴 구조가 제거되고, 유동성(flowable) 유전체 층이 금속 스페이서 층 위에 증착되며, 그리고 유동성 유전체 층의 제 1 영역이 패터닝된다. 그런 다음, 제 1 트렌치를 형성하기 위해, 유동성 유전체 층, 및 스페이서 피처들 중 적어도 하나가 에칭되며, 그리고 유동성 유전체 층이 제 1 트렌치 내에 재증착된다. 유동성 유전체 층의 제 2 영역이 패터닝되며, 그리고 제 2 트렌치를 형성하기 위해, 인접하는 스페이서 피처들 사이에서 에칭된다. 제 2 트렌치 내에 에어 갭을 형성하기 위해, 스페이서 피처들, 제 2 트렌치 및 유동성 유전체 층 위에 캡핑 층이 비-등각적으로 증착된다. 마지막으로, 유동성 유전체 층 및 캡핑 층의 적어도 일부가 평탄화된다(planarized).
[0007] 또 다른 실시예에서, 반도체 디바이스를 형성하는 방법이 제공된다. 방법은, 산화물 맨드릴 구조가 상부에 형성되어 있는 기판을 제공하는 단계, 및 산화물 맨드릴 구조 위에 금속 스페이서 층을 등각적으로 증착하는 단계를 포함한다. 하나 또는 그 초과의 스페이서 피처들을 형성하기 위해, 금속 스페이서 층의 적어도 일부가 에칭된다. 맨드릴 구조가 에칭되고, 유동성 유전체 층이 금속 스페이서 층 위에 증착되며, 그리고 유동성 유전체 층의 제 1 영역이 패터닝된다. 제 1 트렌치를 형성하기 위해, 제 1 영역 내의 스페이서 피처들 중 적어도 하나 및 유동성 유전체 층이 에칭되며, 유동성 유전체 층이 제 1 트렌치 내에 재증착된다. 유동성 유전체 층의 제 2 영역이 패터닝되며, 그리고 제 2 트렌치를 형성하기 위해, 제 2 영역 내의 인접하는 스페이서 피처들 간의 유동성 유전체 층이 에칭된다. 제 2 트렌치 내에 에어 갭을 형성하기 위해, 스페이서 피처들, 제 2 트렌치 및 유동성 유전체 층 위에 실리콘 함유 캡핑 층이 증착된다. 평탄화된 표면을 형성하기 위해, 유동성 유전체 층 및 캡핑 층의 적어도 일부가 폴리싱되며(polished), 그리고 에어 갭에 인접하는 스페이서 피처들 중 적어도 하나에 대한 인터커넥트가 기판을 통해 형성된다.
[0008] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 도시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0009] 도 1 내지 도 15는 본원에서 개시되는 일 실시예에 따른, 에어 갭 인터커넥트를 형성하는 시퀀스를 예시하는 기판의 개략적인 단면도들이다
[0010] 도 16은 본원에서 설명되는 다양한 프로세스들을 수행하는 데에 사용될 수 있는 장치의 개략적인 평면도이다.
[0011] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예에 개시된 엘리먼트들은 구체적인 언급없이 다른 실시예들에 대해 유익하게 활용될 수 있음이 예상된다.
[0012] 본원에서 설명되는 실시예들은 에어 갭 인터커넥트를 형성하기 위한 방법들에 관한 것이다. 맨드릴 구조들이 상부에 형성되어 있는 기판 상에 금속 스페이서 층이 등각적으로 증착된다. 금속 스페이서 층이 에칭되어 스페이서 피처들을 형성하며, 그리고 맨드릴 구조들은 기판으로부터 제거된다. 기판 상에 존재하는 재료들을 바람직하게 패터닝하기 위해, 다양한 다른 유전체 증착, 패터닝 및 에칭 단계들이 수행될 수 있다. 프로세싱 시퀀스의 결과로서, 인접하는 스페이서 피처들 사이에 트렌치가 형성되며, 그리고 인접하는 스페이서 피처들 간에 에어 갭을 형성하기 위해, 트렌치 위에 캡핑 층이 증착된다. 패키징(packaging) 목적들을 위해, 인터커넥트 비아(interconnect via)가, 에어 갭에 인접하는 스페이서 피처들 중 적어도 하나를 접촉하도록 구성될 수 있다.
[0013] 하기에서 상세히 설명되는 형성 시퀀스(formation sequence)들은 다양한 제조 스테이지들에서의 반도체 디바이스의 부분적인 도면(view)들을 도시한다. 에어 갭 인터커넥트를 형성하는 것에 부가하여, 하기 설명되는 방법들은 인터커넥트 기술들 이상의 구현예를 위한 에어 갭들을 형성하는 데에 활용될 수 있음이 고려된다. 하기 설명되는 시퀀스들은 에어 갭 인터커넥트를 형성하는 일 실시예를 제공하지만, 형성 시퀀스의 다양한 동작들은 시퀀스가 재배열되거나, 삭제되거나, 반복되거나, 또는 이들의 임의의 조합으로 수행될 수 있음을 이해해야 한다.
[0014] 도 1은 디바이스 구조(100)의 개략적인 단면도를 예시한다. 디바이스 구조(100)는 기판(102), 및 기판(102) 상에 형성되는 하나 또는 그 초과의 맨드릴 구조들(104)을 포함한다. 일 실시예에서, 기판(102)은 에칭 정지 층(etch stop layer)을 포함하며, 그리고 다양한 재료들, 이를 테면 SiN, SiCN, SiOC, SiON, Si, C, O, N, 금속 질화물들, 예를 들어, AlN, 및 이들의 조합들로 형성될 수 있다. 맨드릴 구조들(104)는, 이후 증착되는 재료들을 위한 템플릿(template)을 정의하기 위해 서로로부터 떨어져 이격된다. 맨드릴 구조들(104)은 산화물 또는 실리콘 함유 재료들로 형성된다. 예를 들어, 맨드릴 구조들(104)은 실리콘 이산화물 또는 폴리실리콘으로 형성될 수 있다.
[0015] 도 2는 금속 증착 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 금속 스페이서 층(106)이 기판(102) 및 맨드릴 구조들(104) 위에 등각적으로 증착된다. 금속 스페이서 층(106)에 대해 활용되는 재료들의 예들은, 유기 금속 화학 기상 증착(MOCVD)된 텅스텐, 물리 기상 증착(PVD)된 금속 실리사이드들, 및 화학 기상 증착(CVD)된 금속 실리사이드들을 포함한다. 적합한 금속 실리사이드 재료들의 예들은 코발트 실리사이드들, 티타늄 실리사이드들, 니켈 실리사이드들, 및 이들의 조합들을 포함한다.
[0016] 금속 스페이서 층(106)이 맨드릴 구조(104) 재료와 반응하여, 디바이스 구조(100)의 최종 금속 와이어링(metal wiring)을 형성하도록, 금속 스페이서 층 재료가 선택될 수 있다. 금속 스페이서 층(106)이 증착된 후, 금속 스페이서 층(106)/맨드릴 구조(104) 반응을 촉진시키기 위해, 증착 후 실리사이드화 프로세스(post deposition silicidation process)가 수행될 수 있다. 결과적인 맨드릴 구조(104)는 유전체 특성들을 유지하는 한편, 금속 스페이서 층(106)은 저-저항률(low-resistivity) 컨덕터로 형성된다.
[0017] 적합한 맨드릴 구조 재료 및 금속 스페이서 층 재료 조합들의 예들은 산화물들/MOCVD 텅스텐, 폴리실리콘/MOCVD 텅스텐, 및 산화물들 또는 실리콘/실리사이드를 포함한다. 금속 스페이서 층 재료는 또한, 특히, 니켈, 코발트, 및 텅스텐을 포함할 수 있다. 맨드릴 구조들(104) 위에 등각적으로 증착되는 금속 스페이서 층(106)은 금속 인터커넥트 와이어링을 형성하며, 그에 따라, 통상의 에어 갭 인터커넥트 기술들에서의 통상의 금속 갭 필(metal gap fill)에 대한 필요성을 감소시키거나 또는 없앤다. 더욱이, 하기에서 더 상세히 설명되는 패터닝 프로세스들이 최종 금속 와이어링(금속 스페이서 층(106)) 상에서 직접적으로 수행되며, 이는 에어 갭 인터커넥트 형성을 위한 패턴 전사(에칭) 단계들의 필요성을 감소시키거나 또는 없앤다.
[0018] 도 3은 에칭 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 금속 스페이서 층(106)은 이방성으로(anisotropically) 에칭되어, 금속 스페이서 층(106)의 부분들을 제거한다. 일 예에서, 이방성 건식 플라즈마 에칭 프로세스(anisotropic dry plasma etching process)가 활용될 수 있다. 금속 스페이서 층(106)이 텅스텐을 포함하는 경우, CF4 건식 플라즈마가 금속 스페이서 층(106)을 식각하기 위해 활용될 수 있다. 이러한 예에서, CF4 전구체 가스는, 약 10 mT 내지 약 50 mT의 압력을 갖는 환경에서 약 50 sccm 내지 약 200 sccm의 레이트(rate)로 유동될 수 있다. CF4는, 약 200 W 내지 약 400 W의 RF 전력 및 약 100 W 내지 약 500 W의 바이어스에 의해 플라즈마로 에너자이징될(energized) 수 있다. 설명되는 에칭 프로세스들을 수행하는 데에 활용될 수 있는 프로세싱 챔버의 일 예는, 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 입수가능한 MESATM 에칭 챔버이다. 하지만, 다른 제조사들로부터의 유사하게 구성되는 다른 챔버가 또한, 설명되는 프로세스들을 수행할 수 있음이 고려된다.
[0019] 에칭 프로세스의 결과로서, 금속 스페이서 층(106)의 적어도 일부가 제거되어, 맨드릴 구조들(104)의 상단 표면(108) 및 기판(102)의 상단 표면(110)을 노출시킨다. 금속 스페이서 층(106)의 에칭은, 금속 스페이서 층(106)의 나머지 부분들이 맨드릴 구조들(104)의 상단 표면(108)과 동일 평면 상에 있게 되도록, 종점 제어될(end point controlled) 수 있거나, 또는 시간 의존적(time dependent)일 수 있다. 금속 스페이서 층(106)을 에칭한 후, 이전에 연속적이었던 금속 스페이서 층(106)은 이제, 분리된 별개의(discrete) 구조들을 포함한다. 이러한 구조들은 스페이서 피처들(107)로서 지칭될 수 있다. 이하에서 사용되는 바와 같이, 금속 스페이서 층(106) 및 스페이서 피처들(107)의 용어는 동일한 재료를 지칭하지만, 스페이서 피처들(107)은 금속 스페이서 층(106)의 에칭후(post-etching) 형태이다.
[0020] 도 4는 에칭 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 스페이서 피처들(107)의 금속 재료와 비-반응성인 선택적 에칭 프로세스를 활용하여, 맨드릴 구조들(104)이 에칭된다. 일 실시예에서, 희석된 HF 용액을 활용하는 습식 에칭 프로세스가 맨드릴 구조들(104)을 에칭하는 데에 사용된다. 습식 에칭 프로세스는, 기판(102)으로부터 맨드릴 구조들(104)을 완전히 제거하는 데에 충분한 시간량 동안 진행될 수 있다. 다른 실시예에서, NF3 및 NH3를 활용하는 이방성 건식 에칭 프로세스가 맨드릴 구조들(104)을 제거하는 데에 활용될 수 있다. 이러한 예에서, NF3 전구체 가스는 약 10 sccm 내지 약 200 sccm의 레이트로 유동될 수 있으며, 그리고 NH3 전구체 가스는 약 200 mT 내지 약 3000 mT의 압력을 갖는 환경에서 약 100 sccm 내지 약 1000 sccm의 레이트로 유동될 수 있다. NF3 및 NH3는 약 200 W 내지 약 2000 W의 RF 전력에 의해 플라즈마로 에너자이징될 수 있다. 결과적인 디바이스 구조(100)는, 기판(102)의 노출된 표면(110)에 의해 서로로부터 떨어져 이격되는 스페이서 피처들(107)을 포함한다. 도 1 내지 도 4에서 설명되는 프로세스들은 금속 스페이서 층(106)의 패터닝을 완료한다.
[0021] 도 5는 유동성 CVD 증착 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 예시된 바와 같이, 디바이스 구조(100)에 대한 유동성 또는 유동형(flow-like) CVD 프로세스에 의해, 기판(102) 및 스페이서 피처들(107) 위에 유전체 층(112)이 증착된다. 유전체 층(112)이, 인접하는 스페이서 피처들(107) 간의 공간들을 충진(fill)하고 기판(102)을 접촉하도록, 유전체 층(112)은 블랭킷 방식(blanket fashion)으로 증착된다. 유동성 유전체 층(112)의 특성들로 인해, 유전체 층(112) 내의 공극(void)들이 최소화되거나 제거되며, 그리고 유전체 층(112)의 상단 표면은 실질적으로 평평하다. 유전체 층(112)은, 스페이서 피처들(107) 위로 연장하도록 설정되는(configured) 두께로 증착된다.
[0022] 유동성 CVD 프로세스의 일 예에서, 유기실리콘 전구체(organosilicon precursor) 및 산소 전구체가, 유전체 층(112)을 형성하기 위해 약 100℃ 또는 그 미만의 온도에서 반응한다. 적합한 유기실리콘 전구체들은 약 8 미만의, 실리콘 원자들에 대한 탄소 원자들의 비율을 갖는다. 적합한 유기실리콘 화합물들은 또한, 약 0 내지 약 6의, 실리콘 원자들에 대한 산소의 비율을 가질 수 있고, Si-O-Si 결합(linkage)을 포함할 수 있으며, 이는 탄소 및 히드록실기(hydroxyl group)들로부터 감소된 오염을 갖는 SiOx 막(film)의 형성을 가능하게 한다. 적합한 산소 전구체들은 분자 산소(molecular oxygen)(O2), 오존(O3), 질소-산소 화합물, 이를 테면 NO, NO2, 또는 N2O, 수소-산소 화합물, 이를 테면 물 또는 과산화물, 탄소-산소 화합물, 이를 테면 일산화탄소(carbon monoxide) 또는 이산화탄소(carbon dioxide), 및 다른 산소-함유 전구체들을 포함할 수 있다. 일 실시예에서, 유전체 층(112)은 SiOCH를 포함하며, 그리고 약 2.0 내지 약 3.0의 k 값을 갖는다.
[0023] 캐리어 가스, 예를 들어 비활성 가스가 또한, 유기실리콘 및 산소 전구체들과 함께 제공될 수 있다. 산소 전구체는, 예를 들어, 열 해리(thermal dissociation), 자외선 해리(ultraviolet light dissociation), RF, DC, 및/또는 마이크로파 해리(microwave dissociation)를 포함할 수 있는 원격 플라즈마 발생기를 사용하여, 챔버에 도입되기 전에 활성화될 수 있다. 일 실시예에서, 4-6 kW의 RF 전력이 900-1,800 sccm의 아르곤 및 600-1,200 sccm의 분자 산소의 유동 내로 커플링될 수 있다. 유기실리콘 전구체는, 챔버 밖에서의 반응들을 막기 위해, 산소 전구체와 별도로 챔버에 제공될 수 있다. 유기실리콘 전구체는, 약 800 mgm 내지 약 1,600 mgm의 액체-등가(liquid-equivalent) 유량으로 챔버에 가스로서 도입될 수 있다. 헬륨이 약 600 sccm 내지 약 2,400 sccm의 유량으로 캐리어 가스로서 포함될 수 있다. 활성화된 산소 전구체가 약 3 sLm 내지 약 20 sLm의 유량으로 챔버에 도입될 수 있다.
[0024] 전구체들이 반응하여, 기판(102) 상에, 유동성 산화물 층, 또는 유전체 층(112)을 증착한다. 상기 설명된 CVD 프로세스는, 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 입수가능한 PRODUCER
Figure 112021114098291-pat00001
ETERNATM FCVD 시스템 상에서 구현될 수 있다. 하지만, 다른 제조사들로부터의 유사하게 구성되는 다른 챔버들이 또한, 설명되는 프로세스들을 수행할 수 있음이 고려된다.
[0025] 도 6은 마스크 형성 및 패터닝 프로세스의 결과를 예시하는, 디바이스 구조(100)는 개략적인 단면도이다. 제 1 마스크(114), 이를 테면 포토레지스트 재료가 유전체 층(112) 상에 증착되며, 이후 패터닝된다. 제 1 마스크(114)는, 유전체 층(112) 상에 블랭킷 증착되는 감광성 폴리머 재료일 수 있다. 제 1 마스크(114)가 패터닝되어, 노출된 제 1 영역(116)을 형성한다. 일 실시예에서, 제 1 마스크(114)를 패터닝하고 제 1 영역(116)을 노출시키기 위해, 193 nm 액침 리소그래피 프로세스(immersion lithography process)가 활용된다. 제 1 영역(116) 내의 제 1 마스크(114)가 제거되고, 유전체 층(112)이 노출된다. 일 실시예에서, 스페이서 피처들(107) 중 적어도 하나가 제 1 영역(116) 아래에 포함된다. 일 예에서, 제 1 영역(116)은, 디바이스 구조(100)로부터 이후 제거될 라인 단부를 정의한다.
[0026] 도 7은 라인 단부 제거 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 제 1 트렌치(117)를 형성하기 위해, 제 1 영역(116)(도 6 참조) 내의 재료들을 제거하도록 이방성 에칭 프로세스가 활용될 수 있다. 습식 에칭 및 건식 플라즈마 에칭 기법들을 포함하는 다양한 에칭 기법들이 활용될 수 있다. 이러한 예에서, 제 1 트렌치(117)를 형성하기 위해, 하나 또는 그 초과의 에천트(etchant)들이 제 1 영역(116) 내의 유전체 층(112) 및 스페이서 피처들(107)을 제거하기 위해 활용된다. 예를 들어, 제 1 트렌치(117)를 형성하기 위해, 유전체 층(112) 또는 스페이서 피처들(107)에 대해 선택적인 다수의 에천트들이 활용될 수 있거나, 또는 단일 에천트가 제 1 영역(116) 내의 유전체 층(112) 및 스페이서 피처(107) 모두를 제거할 수 있다. 제 1 트렌치(117)의 바닥은 기판(102)의 표면(110)에 의해 정의되며, 그리고 제 1 트렌치(117)의 측벽들은 유전체 층(112)에 의해 정의된다. 제 1 영역(116) 내의 스페이서 피처들(107)을 제거함으로써, 디바이스 구조(100)의 라인 단부들이 형성되어, 요구되는 와이어링 구조를 생성하며, 그리고 추가의 프로세싱이 진행될 수 있다.
[0027] 도 8은 마스크 제거 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 예시된 바와 같이, 제 1 마스크(114)는 유전체 층(112)을 노출시키도록 제거되었다. 제 1 마스크(114)는, 제 1 마스크(114)를 에칭 또는 애싱(ashing)하는 것을 포함하는 다양한 방법들에 의해 제거될 수 있다. 예를 들어, 제 1 마스크(114)는 유전체 층(112)의 재료에 대해 선택적인 습식 세정 프로세스를 통해 제거된다.
[0028] 도 9는 유동성 유전체 증착 프로세스의 결과를 도시하는, 디바이스 구조(100)의 개략적인 단면도이다. 도 5와 관련하여 상세히 설명된 프로세스들에 따라, 제 1 트렌치(117)가 유동성 유전체 층(112)에 의해 충진된다. 결과적인 유전체 층(112)은, 처음에 증착된 유전체 층(112)과 유사한 피처들을 갖는다.
[0029] 도 10은 마스크 형성 및 패터닝 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 제 1 마스크(114)와 유사한 방식으로 형성될 수 있는 제 2 마스크(118)가 유전체 층(112) 상에 증착되며, 제 2 영역(120)을 노출시키도록 패터닝된다. 제 2 마스크(118)는, 이전에 노출된 제 1 영역(116) 및 (제 1 트렌치(117)를 충진하는) 이후 증착된 유전체 층(112)을 보호할 수 있다. 제 2 마스크(118)의 패터닝은 제 1 마스크(114)의 패터닝과 유사한 방식으로 수행된다. 일 실시예에서, 제 1 마스크(114) 및 제 2 마스크(118)는 별개의 마스크들일 수 있거나 또는 동일한 마스크일 수 있다. 제 1 마스크(114) 및 제 2 마스크(118)가 단일 마스크를 형성하는 경우, 디바이스 구조(100)의 보호되는 영역들이 상보적이도록, 리소그래피 프로세스는 반대 톤 레지스트(reverse tone resist)로 이루어진다. 제 2 영역(120)은, 인접하는 스페이서 피처들(107) 위에 배치된 유전체 층(112)의 적어도 일부를 노출시킨다.
[0030] 도 11은 유전체 에칭 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 여기서, 제 2 영역(120) 내의 유전체 층(112)이 에칭되어, 기판(102)의 표면 및 인접하는 스페이서 피처들(107)의 적어도 일부를 노출시킨다. 따라서, 인접하는 스페이서 피처들(107) 사이에 제 2 트렌치(121)가 형성된다. 제 2 트렌치(121)는 약 1.5:1.0 내지 약 5.0:1.0의 종횡비를 가질 수 있다. 유전체 층(112)은 패시베이팅(passivated) 건식 플라즈마 에칭 프로세스를 사용하여 에칭된다. 활용되는 에천트 종(etchant species)은 스페이서 피처들(107)의 금속과 유전체 층(112) 사이에 높은 선택성(selectivity)을 나타낼 수 있다.
[0031] 일 실시예에서, C4F6이 유전체 층(112)을 에칭하는 데에 활용된다. 이러한 예에서, C4F6 전구체 가스는 약 200 mT의 압력을 갖는 환경에서 약 10 sccm의 레이트로 유동될 수 있다. C4F6은, 약 100 W 내지 약 2000 W의 RF 전력 및 약 50 W 내지 약 500 W의 바이어스에 의해 플라즈마로 에너자이징될 수 있다. 에천트 종은 바람직하게는, 유전체 층(112)을 에칭하면서 스페이서 피처들(107)의 노출된 표면들(122)을 보호하도록 선택된다. 유사하게, 에천트 종은 기판(102)에 대해 선택적이며, 그리고 유전체 층(112)을 에칭하도록 선택된다. 일 실시예에서, 유전체 라이너(dielectric liner)가 스페이서 피처들(107)의 노출된 표면들(122)을 패시베이팅하도록 증착될 수 있다. 유전체 라이너는, 이를 테면 Si, O, C, N, H, 및 이들의 조합들과 같은 재료들을 포함할 수 있다.
[0032] 도 12는 마스크 제거 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 예시된 바와 같이, 제 2 마스크(118)가 제거되어, 유전체 층(112)을 노출시킨다. 제 2 마스크(118)는, 제 1 마스크(114)를 제거하는 데에 활용되는 프로세스들과 유사한 프로세스에 의해 제거될 수 있다.
[0033] 도 13은 캡핑 층 증착 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 캡핑 층(124)이, 유전체 층(112), 및 제 2 트렌치(121)(도 12 참조)에 인접하는 스페이서 피처들(107)의 노출된 표면들(122)의 적어도 일부에 걸쳐서, 디바이스 구조(100) 위에 증착된다. 캡핑 층(124)은 저-k 실리콘 함유 재료를 포함한다. 예를 들어, 캡핑 층(124) 재료는 SiOC, SiOCN, SiCN 등을 포함할 수 있다.
[0034] 일 실시예에서, SiOC가 캡핑 층(124)으로서 활용된다. 이러한 예에서, 유기실리콘 함유 전구체 가스가 약 50 sccm 내지 약 500 sccm의 레이트로 유동될 수 있으며, 그리고 산소 함유 전구체가, 약 1000 mT 내지 약 3000 mT의 압력을 갖는 환경에서 약 200 sccm 내지 약 1000 sccm의 레이트로 유동될 수 있다. 전구체들은 약 500 W 내지 약 2000 W의 RF 전력에 의해 플라즈마로 에너자이징될 수 있다. 일 예에서, 캡핑 층(124) 증착은, 제 2 트렌치(121)를 브리징(bridge)하는 표면 곡률 의존 블랭킷 증착 프로세스(surface curvature dependent blanket deposition process)이다. 증착 프로세스는 시간 의존 CVD 프로세스일 수 있다.
[0035] 캡핑 층(124) 증착은 제 2 트렌치(121)의 일부 내에 재료를 증착하도록 구성된다. 따라서, 캡핑 층(124)은, 제 2 트렌치(121)에 인접하는 스페이서 피처들(107)의 상단(top) 노출된 표면(122)을 완전히 덮을 수 있고, 제 2 트렌치(121)에 인접하는 스페이서 피처들(107)의 측벽 노출된 표면(122)의 일부 만을 덮을 수 있다. 캡핑 층(124) 증착 프로세스는 기판(102)의 표면(110) 상의 캡핑 층(124)의 증착을 막도록 구성된다. 결과적으로, 인접하는 스페이서 피처들(107) 간의 제 2 트렌치(121) 내에 에어 갭(123)이 형성된다. 에어 갭(123)은, 인접하는 스페이서 피처들(107), 기판(102) 및 캡핑 층(124)에 의해 정의될 수 있다. 에어 갭(123)은, 공기 이외에, 실질적으로 어떠한 재료도 없다.
[0036] 도 14는 CMP 프로세스의 결과를 예시하는, 디바이스 구조의 개략적인 단면도이다. 이전에 증착된 유전체 층(112) 및 캡핑 층(124)은 디바이스 구조(100)의 표면에 걸쳐서 불-균일한 두께를 가질 수 있다. 스페이서 피처들(107), 유전체 층(112) 및 캡핑 층(124)이 실질적으로 동일 평면 상에 있도록 디바이스 구조(100)의 상단 표면을 평탄화하기 위해, CMP 프로세스 또는 다른 평탄화 프로세스가 수행된다. 일 실시예에서, 스페이서 피처들(107)은 평탄화/폴리싱 종점을 결정하기 위한 하드 스톱(hard stop)으로서 활용될 수 있다. CMP 프로세스는, 캘리포니아 산타클라라의 Applied Materials, Inc.로부터 입수가능한, REFLEXION GTTM 시스템 또는 다른 호환성(compatible) CMP 시스템들 상에서 구현될 수 있다. 다른 제조사들로부터의 평탄화 시스템들이 또한, 설명되는 프로세스들을 수행하는 데에 사용될 수 있다.
[0037] CMP 프로세싱은 결과적으로, 디바이스 구조(100)가 평탄화된 상부 표면을 갖게 하며, 남아있는 캡핑 층(124) 부분은 제 2 트렌치(121)의 상부 부분 내에 배치되어, 그 아래에 에어 갭(123)을 정의한다. CMP 프로세스는 이러한 에어 갭 집적 방식(air gap integration scheme)에서 단지 한번 수행될 수 있으며, 그에 따라, 통상의 에어 갭 집적 방식들에서의 유전체 CMP 및 금속 CMP를 위한 다수의 CMP 프로세스들의 필요성을 없앤다.
[0038] 도 15는 인터커넥트 형성 프로세스의 결과를 예시하는, 디바이스 구조(100)의 개략적인 단면도이다. 인터커넥트(126)가 적어도 기판(102)을 통해, 에어 갭(123)에 인접하는 스페이서 피처들(107)(이들은 전기적으로 전도성임) 중 하나에 대해 형성된다. 비아(미도시)가 에칭 또는 어블레이션(ablation) 프로세스에 의해 형성될 수 있으며, 결과적인 비아는 인터커넥트 재료로 충진될 수 있다. 인터커넥트(126)는, 이를 테면 금속 또는 금속 실리사이드와 같은 전도성 재료일 수 있으며 그리고, 특히, CVD, PVD, 원자 층 증착(ALD) 및 에피택셜 증착을 포함하는 다양한 프로세스들에 의해 증착될 수 있다. 인터커넥트(126)는 스페이서 피처들(107)을 반도체 디바이스의 다른 컴포넌트들에 전기적으로 연결하며, 그리고 반도체 패키징 프로세스들 동안 활용될 수 있다.
[0039] 도 16은 본원에서 설명되는 다양한 프로세스들을 수행하는 데에 활용될 수 있는 장치(200)의 개략적인 평면도이다. 장치(200)는 기판 핸들링 부분(202) 및 기판 프로세싱 부분(204)을 포함한다. 기판 핸들링 부분(202)은 로딩 스테이션(206), 이송 스테이션(208), 및 인터페이스 스테이션(210)을 포함한다. 기판들은 로딩 스테이션(206)에서 장치(200) 내로 로딩된다. 몇몇 경우들에서, 로딩 동작은, 장치(200)를 통한 운반(transport)을 위해 캐리어 상에 하나 또는 그 초과의 기판들을 배치하는 것을 포함할 수 있다. 이송 스테이션(208)은 기판들을 로딩 스테이션(206)으로부터 인터페이스 스테이션(210)으로 이동시킨다. 이송 스테이션(208)은, 요구되는 경우, 기판 핸들링 피처들, 이를 테면 플리퍼(flipper)들을 포함할 수 있다. 인터페이스 스테이션(208)은, 기판 프로세싱 부분(204)에 들어가도록 하기 위해, 일반적으로 진공하에서 동작하는 엔트리(entry) 로드-록 챔버(212)에 기판들을 제공한다. 기판 프로세싱 부분(204)은, 이송 로봇(218)이 내부에 배치되어 있는 이송 챔버(220)에 커플링되는 복수의 기판 프로세싱 챔버들(216)을 포함한다. 프로세싱 챔버들(216) 각각은, ALD 챔버, 저온 CVD 챔버, 고밀도 플라즈마 CVD 챔버, PECVD 챔버, 에칭 챔버, 또는 플라즈마 세정 챔버일 수 있다. 일 실시예에서, 챔버들(216)은 유동성 유전체 층을 형성하는 플라즈마 CVD 챔버, 및 실리콘 층들, 산화물 층들 및/또는 금속 층들을 에칭할 수 있는 플라즈마 에칭 챔버를 포함한다. 플라즈마 CVD 챔버는 HDP CVD 챔버일 수 있으며, 그리고 플라즈마 에칭 챔버는 원격 플라즈마 챔버일 수 있다. 출구 로드-록 챔버(214)가, 기판 핸들링 부분(202)으로 다시 이송하기 위해, 프로세싱된 기판들을 수용한다.
[0040] 복수의 기판들이 프로세싱을 위해 기판 캐리어 상에 배치되는 것을 특징으로 하는 실시예들에서, 프로세싱 챔버들(216) 각각은 복수의 기판들을 동시에 프로세싱할 수 있다. 장치(200)가, 상기 설명된 방법들을 실행하는 데에 사용되는 경우, 임의의 또는 모든 프로세스들이 복수의 기판들 상에서 동시에 수행될 수 있다.
[0041] 전술한 내용들이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 개시내용의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 개시내용의 범위는 하기의 청구항들에 의해 결정된다.

Claims (20)

  1. 반도체 디바이스를 형성하는 방법으로서,
    기판 상에 금속 함유 스페이서 피처들을 형성하는 단계;
    상기 금속 함유 스페이서 피처들을 위에 유전체 층을 증착하는 단계;
    상기 유전체 층을 패터닝하는 단계;
    인접하는 금속 함유 스페이서 피처들 사이의 상기 유전체 층을 에칭하는 단계; 및
    상기 금속 함유 스페이서 피처들의 측벽 노출된 표면의 일부 및 상단 노출된 표면 상에 캡핑(capping) 층을 증착하는 단계
    를 포함하고,
    인접하는 금속 함유 스페이서 피처들 사이에 에어 갭(air gap)이 형성되며, 상기 에어 갭은 상기 인접하는 금속 함유 스페이서 피처들, 상기 기판 및 상기 캡핑 층에 의해 정의되는,
    반도체 디바이스를 형성하는 방법.
  2. 제1 항에 있어서,
    맨드릴 구조(mandrel structure) 위에 금속 스페이서 층을 등각적으로(conformally) 증착하는 단계; 및
    상기 금속 함유 스페이서 피처들을 형성하기 위해 상기 금속 스페이서 층의 적어도 일부를 에칭하는 단계
    를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  3. 제2 항에 있어서,
    상기 금속 스페이서 층은 텅스텐 또는 금속 실리사이드 재료를 포함하는,
    반도체 디바이스를 형성하는 방법.
  4. 제2 항에 있어서,
    상기 금속 스페이서 층은 텅스텐, 코발트, 및 니켈로 이루어진 그룹으로부터 선택되는,
    반도체 디바이스를 형성하는 방법.
  5. 제2 항에 있어서,
    상기 금속 스페이서 층은 MOCVD 프로세스에 의해 형성되는,
    반도체 디바이스를 형성하는 방법.
  6. 제1 항에 있어서,
    상기 유전체 층은 유동성(flowable) CVD 프로세스에 의해 증착되는,
    반도체 디바이스를 형성하는 방법.
  7. 제6 항에 있어서,
    상기 유전체 층은 저-k 재료를 포함하는,
    반도체 디바이스를 형성하는 방법.
  8. 제7 항에 있어서,
    상기 유전체 층은 SiOCH를 포함하는,
    반도체 디바이스를 형성하는 방법.
  9. 제1 항에 있어서,
    인접하는 금속 함유 스페이서 피처들은, 약 1.5:1 내지 약 5:1의 종횡비를 갖는 트렌치를 정의하는,
    반도체 디바이스를 형성하는 방법.
  10. 제9 항에 있어서,
    상기 트렌치의 상부 영역은 상기 캡핑 층에 의해 정의되는,
    반도체 디바이스를 형성하는 방법.
  11. 제10 항에 있어서,
    상기 캡핑 층은 실리콘 함유 재료를 포함하는,
    반도체 디바이스를 형성하는 방법.
  12. 반도체 디바이스를 형성하는 방법으로서,
    기판 상에 맨드렐 구조들을 형성하는 단계;
    상기 기판 상에 그리고 상기 맨드렐 구조의 측벽들 상에 스페이서 피처들을 형성하는 단계;
    상기 맨드렐 구조들을 제거하는 단계;
    상기 스페이서 피처들 위에 유동성 유전체 층을 증착하는 단계;
    상기 유동성 유전체 층을 패터닝하는 단계;
    트렌치를 형성하기 위해 인접하는 스페이서 피처들 사이의 상기 유동성 유전체 층을 에칭하는 단계;
    상기 스페이서 피처들, 상기 트렌치 및 상기 유동성 유전체 층 위에 캡핑 층을 증착하는 단계 ― 상기 트렌치 내에 에어 갭이 형성됨 ―; 및
    상기 캡핑 층 및 상기 유동성 유전체 층의 적어도 일부를 평탄화(planarizing)하는 단계
    를 포함하는,
    반도체 디바이스를 형성하는 방법.
  13. 제12 항에 있어서,
    상기 에어 갭에 인접한 상기 스페이서 피처들 중 적어도 하나의 스페이서 피처에 대한 인터커넥트(interconnect)를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
  14. 제12 항에 있어서,
    상기 평탄화하는 단계는 유전체 CMP 공정을 포함하는,
    반도체 디바이스를 형성하는 방법.
  15. 제14 항에 있어서,
    상기 스페이서 피처들은 상기 평탄화를 위한 정지 포인트(stopping point)를 정의하는,
    반도체 디바이스를 형성하는 방법.
  16. 제12 항에 있어서,
    상기 캡핑 층은, 상기 스페이서 피처들의 상단 표면 아래의 상기 트렌치 내로 연장하는,
    반도체 디바이스를 형성하는 방법.
  17. 제16 항에 있어서,
    상기 캡핑 층은 실리콘 함유 재료를 포함하는,
    반도체 디바이스를 형성하는 방법.
  18. 제12 항에 있어서,
    상기 트렌치는 약 1.5:1 내지 약 5:1의 종횡비를 갖는,
    반도체 디바이스를 형성하는 방법.
  19. 반도체 디바이스를 형성하는 방법으로서,
    금속 함유 스페이서 피처들이 상부에 형성되어 있는 기판을 제1 프로세싱 챔버에 포지셔닝(positioning)하는 단계;
    상기 스페이서 피처들 위에 유전체 층을 증착하는 단계;
    제1 트렌치를 형성하기 위해, 제1 영역 내의 상기 스페이서 피처들 중 적어도 하나의 스페이서 피처 및 상기 유전체 층을 에칭하는 단계;
    제2 트렌치를 형성하기 위해, 제2 영역 내의 인접하는 스페이서 피처들 사이의 상기 유전체 층을 에칭하는 단계;
    상기 스페이서 피처들, 상기 제2 트렌치 및 상기 유전체 층 위에 캡핑 층을 증착하는 단계 ― 상기 제2 트렌치 내에 에어 갭이 형성됨 ―;
    상기 기판을 제2 프로세싱 챔버로 이송하는 단계; 및
    상기 캡핑 층 및 유전체 층의 적어도 일부를 평탄화하는 단계
    를 포함하는,
    반도체 디바이스를 형성하는 방법.
  20. 제19 항에 있어서,
    상기 기판을 통해, 상기 에어 갭에 인접하는 상기 스페이서 피처들 중 적어도 하나의 스페이서 피처에 대한 인터커넥트를 형성하는 단계를 더 포함하는,
    반도체 디바이스를 형성하는 방법.
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