KR20090013489A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 트렌치에 산화막 형성시 갭필 마진을 확보하여 보이드가 형성되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하기 위한 것으로, 본 발명은 기판 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각배리어로 상기 기판을 일부 깊이 식각하여 트렌치를 형성하는 단계; 상기 하드마스크패턴의 표면을 일부두께 산화시키는 단계; 상기 하드마스크패턴의 산화된 부분을 제거하는 단계; 상기 트렌치를 매립하는 절연막을 형성하는 단계; 상기 절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하여 트렌치 형성시 사용된 하드마스크의 일부두께를 산화 후 세정공정을 통해 제거하여 상부의 폭을 증가시켜 절연막의 갭필 마진을 증가시킴으로써 트렌치 내부에 절연막 형성시 보이드의 형성을 방지하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.
질화막, 산화막, 갭필마진, 소자분리막

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴의 축소화(Shrinkage) 또한 비약적으로 발전하게 되면서, 패턴의 크기 감소로 인하여 소자의 가장 하부에 형성되는 활성영역의 경우 활성영역 간의 간격이 점점 감소하며 깊이 또한 증가함에 따라 종횡비(Aspect Ratio)가 증가하고 있다.
따라서, 활성영역 간의 절연 및 분리를 위한 소자분리막 형성시에도 트렌치의 종횡비가 증가하여 트렌치 내부에 산화막 형성시 문제가 발생하고 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 나타내는 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 패드질화막패턴(12)을 형성하고, 패드질화막패턴(12)을 식각배리어로 기판(11)을 일부 두께 식각하여 트렌치(13)를 형성한다.
도 1b에 도시된 바와 같이, 트렌치(13)를 매립하도록 산화막(14)을 형성한다.
위와 같이, 종래 기술은 소자분리막 형성시 패드질화막패턴(12)을 이용하여 트렌치(13)를 형성하고, 패드질화막패턴(12)이 그대로 잔류하는 상태에서 트렌치(13) 내부에 산화막(14)을 형성하고 있다.
그러나, 종래 기술은 트렌치(13)의 깊이와 패드질화막패턴(12)의 두께가 합쳐져 증가된 종횡비와 산화막(14)의 스텝 커버리지에 의하여 산화막(14) 증착 후 트렌치(13)의 내부 또는 표면에 보이드(100, Void)가 형성되고, 이러한 보이드(100)는 후속 소자 집적 및 전기적 특성에 영향을 주는 문제점이 있다.
즉, 산화막(14)의 스텝 커버리지가 열악하여 트렌치(13)의 종횡비(Aspect Ratio)가 일정값 이상이 되는 경우 트렌치(13) 내에 매립이 끝나지 않은 시점에서 산화막(14)의 오버행(Over Hang, 트렌치(13)의 어깨부에 산화막이 두껍게 증착된 형상)에 의해 보이드(100)가 발생하고, 증착이 계속 진행되는 경우 오버행이 P1, P2, P3와 같이 증가 되어 결국, 트렌치(13) 내에 보이드(100)를 형성하면서 산화막(14)이 모두 채워지지 않은 채로 증착이 완료된다. 이로 인해, 소자분리막을 형성하기 위한 후속 연마 공정에서 보이드(100)의 생성 부분이 드러나거나, 트렌치(13) 내부에 보이드(100)가 그대로 잔류함으로써 후속 공정 진행시 결점(Defect) 으로 작용하거나, 소자의 전기적 특성에 영향을 주는 문제점이 있다.
도 2는 종래 기술에 따른 반도체 소자의 소자분리막 형성시 문제점을 나타내는 TEM사진이다.
도 2를 참조하면, 트렌치 상부에 보이드(100)가 형성된 것을 알 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치에 산화막 매립시 갭필 마진을 확보하여 보이드가 형성되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 소자분리막 형성방법은 기판 상에 하드마스크패턴을 형성하는 단계; 상기 하드마스크패턴을 식각배리어로 상기 기판을 일부 깊이 식각하여 트렌치를 형성하는 단계; 상기 하드마스크패턴의 표면을 일부두께 산화시키는 단계; 상기 하드마스크패턴의 산화된 부분을 제거하는 단계; 상기 트렌치를 매립하는 절연막을 형성하는 단계; 상기 절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 하드마스크패턴은 질화막이고, 하드마스크패턴의 일부를 산화시키는 단계는 라디칼 산화(Radical Oxdidation)로 실시하되, 0.3Torr∼1.5Torr의 압력과 400℃∼700℃의 온도에서 O2/H2O의 혼합가스 또는 H2/O2의 혼합가스를 사용하여 실시하는 것을 특징으로 한다.
또한, 하드마스크패턴의 산화된 부분을 제거하는 단계는 습식세정으로 실시하되, 탈이온수(De-ionized Water)와 HF를 15:1∼25:1의 질량비로 혼합하여 실시하 는 것을 특징으로 한다.
상술한 본 발명에 의한 반도체 소자의 소자분리막 형성방법은 트렌치 형성시 사용된 하드마스크의 일부두께를 산화 후 세정공정을 통해 제거하여 상부의 폭을 증가시켜 절연막의 갭필 마진을 증가시킴으로써 트렌치 내부에 절연막 형성시 보이드의 형성을 방지하여 소자의 신뢰성을 확보할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 STI(Shallow Trench Isolation) 공정 진행 후 트렌치를 제공하는 기판의 상부에 형성되어 있는 패드질화막의 넓이(폭)를 감소시킴으로써 산화막 매립시 갭필 마진을 확보하여 보이드(Void)가 트렌치 내부 또는 표면에 형성되는 것을 방지한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 나타내는 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(31) 상에 패드질화막(32)을 형성한다. 기판(31)은 DRAM공정이 진행되는 실리콘기판일 수 있다. 패드질화막(32)은 소자분리 막 형성시 기판(31)을 식각하기 위한 하드마스크 역할을 하기 위한 것으로, 패드질화막(32)을 형성하기 전에 패드산화막을 형성할 수 있다.
이어서, 패드질화막(32) 상에 감광막패턴(33)을 형성한다. 감광막패턴(33)은 패드질화막(32) 상에 감광막을 코팅(Coating)하고 노광 및 현상으로 소자분리막 예정지역이 오픈되도록 패터닝하여 형성할 수 있다.
이어서, 감광막패턴(33)을 이용하여 패드질화막(32)을 식각한다.
도 3b에 도시된 바와 같이, 패드질화막(32)을 식각배리어로 기판(31)을 일부 두께 식각하여 트렌치(34)를 형성한다. 기판(31)의 식각은 실리콘을 식각하기 위한 가스 즉, Cl2 또는 HBr을 사용하여 실시할 수 있다.
이어서, 패드질화막(32)의 표면을 일정두께 산화시킨다. 패드질화막(32)의 산화는 라디칼 산화(Radical Oxidation)로 실시할 수 있고, 라디칼 산화에 의해 산화된 패드질화막(32B)의 측벽 및 상부 두께는 50Å∼100Å일 수 있다.
라디칼 산화란 산소와 수소 같은 소스가스(Source gas)를 라디칼 상태(H*, O*)로 활성화시켜서 실리콘과의 산화 반응을 일으키는 방법이다. 라디칼 산화에 의하면 산화 반응이 활발하게 일어날 뿐만 아니라, 산화 반응이 일어나는 곳의 프로파일에 관계없이 전체적으로 균일한 산화 반응이 일어나게 할 수 있다.
이를 위해, 라디칼 산화는 패드질화막(32)을 저압력 하에서 산소(Oxygen)와 수소(Hydrogen)를 이용하여 산화시키는데, 구체적으로는 0.3Torr∼1.5Torr의 압력과 400℃∼700℃의 온도에서 O2/H2O의 혼합가스 또는 H2/O2의 혼합가스를 사용하여 실시할 수 있다.
자세히 살펴보면, 사일렌(SiH4)가스와 적정량의 H2 및 O2와 헬륨가스를 혼합 반응시킴으로써 플라즈마 가스 내부의 사일렌가스와 산소가 반응하기 이전에 산소(Oxygen)와 패드질화막(32) 내의 실리콘(Si)만 반응하여 실리콘산화막(SiO2)을 형성하도록 함으로써 패드질화막(32)의 측벽 및 상부의 일정 두께를 균일하게 산화시킬 수 있다.
라디칼 산화에 의해 패드질화막(32)의 표면에는 일부두께의 산화막(32B)이 형성되고 나머지는 패드질화막패턴(32A)으로 잔류한다.
도 3c에 도시된 바와 같이, 산화막(32B)을 제거한다. 산화막(32B)의 제거는 습식세정으로 실시할 수 있다. 습식세정은 탈이온수(De-ionized Water)와 HF를 혼합하여 실시할 수 있고, 탈이온수(De-ionized Water)와 HF는 15:1∼25:1의 질량비로 혼합할 수 있다.
따라서, 트렌치(34)를 제공하는 기판(31) 상부에는 산화막(32B)이 제거되어 본래 패드질화막(32)보다 측벽 및 상부 두께가 50Å∼100Å만큼 줄어든 패드질화막패턴(32A)이 잔류하고, 트렌치(34)의 상부 폭은 'Ｔ'만큼 증가한다. 또한, 습식세정시 산화막(32B)이 제거됨과 동시에 식각부산물 등의 불순물도 함께 제거될 수 있다.
도 3d에 도시된 바와 같이, 트렌치(34)를 매립하도록 절연막(35)을 형성한다. 절연막(35)은 산화막으로 형성할 수 있고, 패드질화막패턴(32A)이 본래 패드질 화막(32) 보다 측벽 및 상부의 두께가 50Å∼100Å만큼 줄어들어 상부에 갭필 공간이 확보되어 갭필 마진을 확보함으로써 트렌치(34)에 보이드 없이 절연막(35)의 매립이 가능하다.
또한, 보이드가 형성되어도 트렌치(34)의 상부에 갭필 공간이 확보되어 패드질화막패턴(32A) 높이 이상으로 형성되기 때문에 증착이 계속 진행되어 오버행(Over Hang)의 증가로 인해 표면이 막히면서 증착이 완료되어도, 절연막(35) 내에 발생하는 후속 절연막(35)의 평탄화 공정에 의해 쉽게 제거할 수 있다.
도 3e에 도시된 바와 같이, 절연막(35)을 평탄화하여 소자분리막(35A)을 형성한다. 여기서, 평탄화는 화학적기계적연마(Chemical Mechanical Polishing) 공정으로 실시할 수 있다. 이때, 평탄화는 패드질화막패턴(32A)을 타겟으로 진행할 수 있다.
이어서, 후속 공정으로 패드질화막패턴(32A)을 제거하여 소자분리막(35A)을 형성할 수 있다.
특히, 절연막(35)의 평탄화 공정에서 패드질화막패턴(32A)의 높이 이상에서 발생한 보이드가 제거되므로 후속 공정에서 보이드에 의한 결점을 방지할 수 있다.
위와 같이, 패드질화막(32)의 표면을 일부두께 산화시켜 산화막(32B)을 형성한 후 후속 세정 공정에서 산화막(32B)을 제거하여 트렌치(34) 상부의 폭을 증가시켜 갭필마진을 확보하여 절연막(35) 형성시 트렌치(34) 내부 및 표면에 보이드가 형성되는 것을 방지할 수 있다. 즉, 갭필 마진(Gap fill Margin) 부족에 의해 트렌치(34)의 내부 또는 표면에 형성되던 보이드가 상부의 갭필 공간이 증가됨에 따라 패드질화막패턴(32A)의 높이 이상에서 발생하여 후속 절연막(35)의 평탄화시 보이드의 제거가 가능하다. 따라서, 보이드에 의한 결점(Defect) 역시 방지할 수 있다.
도 4a 및 도 4b는 종래 기술과 본 발명에 따른 질화막을 비교하기 위한 TEM사진이다.
도 4a를 참조하면, 종래 기술에 따른 질화막을 알 수 있다. 종래 기술에 따른 질화막의 경우 트렌치 형성시 사용된 형태 그대로이기 때문에 후속 절연막 증착시 도 1b와 같이 트렌치 내부 또는 표면에 보이드가 형성될 수 있다.
도 4b를 참조하면, 본 발명의 실시예에 따른 질화막을 알 수 있다. 본 발명의 실시예에서는 질화막의 표면을 일부두께 산화시켜 산화막을 형성한 후 세정공정을 통해 산화막을 제거함으로써 후속 절연막 증착시 상부의 폭을 넓혀서 갭필 마진을 증가시킬 수 있고, 따라서 트렌치의 내부 또는 표면에 보이드가 형성되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 나타내는 공정 단면도,
도 2는 종래 기술에 따른 반도체 소자의 소자분리막 형성시 문제점을 나타내는 TEM사진,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 나타내는 공정 단면도,
도 4a 및 도 4b는 종래 기술과 본 발명에 따른 질화막을 비교하기 위한 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 패드질화막
33 : 감광막패턴 34: 트렌치
35A : 소자분리막

Claims (11)

  1. 기판 상에 하드마스크패턴을 형성하는 단계;
    상기 하드마스크패턴을 식각배리어로 상기 기판을 일부 깊이 식각하여 트렌치를 형성하는 단계;
    상기 하드마스크패턴의 표면을 일부두께 산화시키는 단계;
    상기 하드마스크패턴의 산화된 부분을 제거하는 단계;
    상기 트렌치를 매립하는 절연막을 형성하는 단계; 및
    상기 절연막을 평탄화하여 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 소자분리막 형성방법.
  2. 제1항에 있어서,
    상기 하드마스크패턴은 질화막인 반도체 소자의 소자분리막 형성방법.
  3. 제1항에 있어서,
    상기 하드마스크패턴의 표면을 일부두께 산화시키는 단계는,
    라디칼 산화(Radical Oxdidation)로 실시하는 반도체 소자의 소자분리막 형성방법.
  4. 제3항에 있어서,
    상기 라디칼 산화는 0.3Torr∼1.5Torr의 압력과 400℃∼700℃의 온도에서 실시하는 반도체 소자의 소자분리막 형성방법.
  5. 제4항에 있어서,
    상기 라디칼 산화는 O2/H2O의 혼합가스 또는 H2/O2의 혼합가스를 사용하여 실시하는 반도체 소자의 소자분리막 형성방법.
  6. 제5항에 있어서,
    상기 하드마스크패턴의 표면을 일부두께 산화시키는 단계는,
    상기 하드마스크패턴의 측벽 및 상부를 50Å∼100Å의 두께만큼 산화시키는 반도체 소자의 소자분리막 형성방법.
  7. 제1항에 있어서,
    상기 하드마스크패턴의 산화된 부분을 제거하는 단계는,
    습식세정으로 실시하는 반도체 소자의 소자분리막 형성방법.
  8. 제7항에 있어서,
    상기 습식세정은 탈이온수(De-ionized Water)와 HF를 혼합하여 실시하는 반도체 소자의 소자분리막 형성방법.
  9. 제8항에 있어서,
    상기 탈이온수(De-ionized Water)와 HF는 15:1∼25:1의 질량비로 혼합하는 반도체 소자의 소자분리막 형성방법.
  10. 제1항에 있어서,
    상기 절연막은 산화막인 반도체 소자의 소자분리막 형성방법.
  11. 제1항에 있어서,
    상기 평탄화는 화학적기계적연마(Chemical Mechanical Polishing)공정으로 실시하는 반도체 소자의 소자분리막 형성방법.
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