KR20070113861A - 플래쉬 메모리 소자의 소자분리막 제조 방법 - Google Patents
플래쉬 메모리 소자의 소자분리막 제조 방법 Download PDFInfo
- Publication number
- KR20070113861A KR20070113861A KR1020060047701A KR20060047701A KR20070113861A KR 20070113861 A KR20070113861 A KR 20070113861A KR 1020060047701 A KR1020060047701 A KR 1020060047701A KR 20060047701 A KR20060047701 A KR 20060047701A KR 20070113861 A KR20070113861 A KR 20070113861A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- layer
- flash memory
- memory device
- trench
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000002955 isolation Methods 0.000 title abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 9
- 230000004888 barrier function Effects 0.000 claims abstract description 3
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 4
- 238000000137 annealing Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010909 process residue Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Abstract
본 발명은 트렌치 내부의 SOD막을 제거할 때 발생하는 터널 산화막의 언더컷 및 플로팅 게이트용 폴리실리콘막의 측벽 손실을 방지하는데 적합한 플래쉬 메모리 소자의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 플래쉬 메모리 소자의 제조 방법은 터널 산화막이 형성된 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 플로팅 게이트용 폴리실리콘막을 형성하는 단계; 상기 플로팅 게이트용 폴리실리콘막, 상기 터널 산화막, 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면을 따라 제1HDP막을 형성하는 단계; 적어도 상기 트렌치를 모두 매립하는 두께의 희생막을 형성하는 단계; 건식 식각을 실시하여 상기 희생막을 제거하는 단계; 및 적어도 상기 트렌치를 모두 매립하는 두께의 제2HDP막을 형성하는 단계를 포함하며 이에 따라 본 발명은 플래쉬 메모리 소자의 소자분리막 형성시 SOD막을 습식 식각이 아닌 건식 식각을 이용하여 액티브 측면의 잔류하는 HDP막을 보존하여 터널산화막의 언더컷 및 후속 HDP막 공정 진행시 플로팅 게이트용 폴리실리콘막의 어택을 방지하고, 전체적인 HDP막의 갭필 특성을 향상시킬 수 있다.
플래쉬 메모리, 소자분리막, HDP막, SOD막, 건식 식각, 습식 식각, 터널 산화막
Description
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도.
도 2a 및 도 2b는 종래 기술의 문제점을 도시한 TEM 사진.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 터널 산화막
33 : 플로팅 게이트용 폴리실리콘막 34 : 버퍼 산화막
35 : 패드 질화막 36 : 트렌치
37 : 제1HDP막 38 : SOD막
39 : 포토레지스트 패턴 40 : 제2HDP막
41 : 소자분리막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 플래쉬 메모리 소자의 소자분리막 제조 방법에 관한 것이다.
F60 플래쉬 소자에서 소자분리막 갭필을 위해 트렌치에 1300Å 두께의 HDP(High Density Plasma)막 증착하면, 트렌치 측면 지역에는 약 150Å 정도 증착된다. HDP막 증착 후 트렌치를 완전히 매립하기 위해 6000Å 두께의 SOD(Spin On Dielectric)막을 증착한다.
도 1은 종래 기술에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(11) 상에 터널 산화막(12), 플로팅 게이트용 폴리실리콘막(13), 버퍼 산화막(14) 및 패드 질화막(15)을 차례로 형성한다. 계속해서, 트렌치 식각 공정(Trench Etch)을 실시하여, 패드 질화막(15), 버퍼 산화막(14), 플로팅 게이트용 폴리실리콘막(13), 터널 산화막(12) 및 반도체 기판(11)을 차례로 식각하여 트렌치(16)를 형성한다.
계속해서, 트렌치(16) 내부에 트렌치 갭필용 절연막으로 HDP막(17)을 증착하여 트렌치(16) 일부를 매립한다. 그리고, HDP막(17) 상에 SOD막(18)을 증착하여, 트렌치(16)를 모두 매립한다. 여기서, SOD막(18)을 증착하는 이유는 F60 소자에서는 종횡비가 5.5 이상이 되기 때문에 HDP막을 소자분리용 갭필 절연막으로 사용할 때, 한 번에 트렌치에 매립하기 어려운 특성이 있다. 따라서, 희생막으로서 SDO막(18)을 먼저 증착한 후 제거하고나서, HDP막을 증착하여 HDP막의 매립 마진을 확보한다.
SOD막(18)을 제거하기 위해 패드 질화막(15) 상에 포토레지스트 패턴(19)을 형성한다. 계속해서, 습식 식각(Wet Etch)을 실시하여 SOD막(18)을 제거한다.
도 2a 및 도 2b는 종래 기술의 문제점을 도시한 TEM 사진이다.
도 2a와 도 2b를 참조하면, 반도체 기판(11)과 터널 산화막(12)의 경계면에 어택이 발생하여 언더컷(A)이 발생함을 알 수 있고, 플로팅 게이트용 폴리실리콘막(13)의 양측벽에도 약간의 어택(B)이 발생한 것을 볼 수 있다. 터널 산화막(12) 및 플로팅 게이트용 폴리실리콘막(13)의 어택이 발생한 상태에서 상부에 캡핑막(20)을 증착한 상태이다.
상술한 종래 기술에서 HDP막과 SOD막 증착 후, SOD막을 제거하기 위한 습식 식각 공정은 FN 세정(DHF로 세정한 후 SC-1; Standard Cleaning-1)을 350초 진행한다. 이 때, SOD막의 습식 식각 공정 시간이 길기 때문에, 트렌치 양측벽에 위치한 HDP막이 완전히 손실되어 터널 산화막(Tunnel Oxide)이 노출되게 된다.
따라서, SOD막의 습식 식각시 터널 산화막의 언더컷(Undercut) 뿐만 아니라 플로팅 게이트용 폴리실리콘막의 양측벽에도 어택이 발생하는 문제가 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 트렌 치 내부의 SOD막을 제거할 때 발생하는 터널 산화막의 언더컷 및 플로팅 게이트용 폴리실리콘막의 측벽 손실을 방지하는데 적합한 플래쉬 메모리 소자의 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 플래쉬 메모리 소자의 소자분리막 제조 방법은 터널 산화막이 형성된 반도체 기판을 준비하는 단계, 상기 반도체 기판 상에 플로팅 게이트용 폴리실리콘막을 형성하는 단계, 상기 플로팅 게이트용 폴리실리콘막, 상기 터널 산화막, 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 표면을 따라 제1HDP막을 형성하는 단계, 적어도 상기 트렌치를 모두 매립하는 두께의 희생막을 형성하는 단계, 건식 식각을 실시하여 상기 희생막을 제거하는 단계, 및 적어도 상기 트렌치를 모두 매립하는 두께의 제2HDP막을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 플래쉬 메모리 소자의 소자분리막 제조 방법을 도시한 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31) 상에 터널 산화막(32), 플로팅 게이트용 폴리실리콘막(33), 버퍼 산화막(34) 및 패드 질화막(35)을 차례로 증착한다.
계속해서 패드 질화막(35) 상에 소자분리 마스크(도시하지 않음)를 형성한 후, 소자분리 마스크를 이용한 식각 공정을 실시하여, 패드 질화막(35), 버퍼 산화막(34), 플로팅 게이트용 폴리실리콘막(33), 터널 산화막(32) 및 반도체 기판(31)을 차례로 식각하여 STI(Shallow Trench Isolation) 구조의 트렌치(36)를 형성한다. 이로써, 반도체 기판(31)은 액티브 영역(Active area)과 필드 영역(Field area)으로 정의된다.
그리고 나서, 소자분리 마스크를 제거하고, 트렌치(36) 형성시 손상된 트렌치(36)의 측벽을 보상하기 위해 건식 산화(Dry oxidation) 공정을 실시하여 트렌치(36) 표면을 따라 측벽 산화막(도시하지 않음)을 형성한다.
이어서, 제1HDP막(37)을 증착하여 트렌치(36)의 일부를 매립한다. 여기서, 제1HDP막(37)은 약 1300∼2000Å 두께로 트렌치(36)를 매립하는데 이 때, 트렌치(36)의 종횡비가 크기 때문에 트렌치(36)의 양측벽(150Å) 보다는 바닥부에 더 두껍게 증착된다.
도 3b에 도시된 바와 같이, 전세정(Pre cleaning)을 실시한 후, 제1HDP막(37) 상에 SOD막(38)을 증착하여 트렌치(36)를 모두 매립한다. 전세정은 BON((H2SO4+H2O2)+BOE+SC-1)을 2초 동안 실시한다. SOD막(38)은 약 6000Å 두께를 증착한다.
SOD막(38)은 케미컬을 Spinfil 650을 사용하며, SOD막(38) 코팅(Coating)시 1000rpm을 적용한다. 계속해서 SOD막(38)의 탈수 축합과 치밀화를 위해 400∼450℃의 온도로 30∼60분 동안 경화(Curing)를 실시한다. 경화시 베이크 온도는 150℃를 적용한다. 계속해서, SOD막(38) 어닐 공정은 400∼700℃의 온도에서 습식 어닐(O2+H2)을 60분 간 진행한다.
도 3c에 도시된 바와 같이, 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 패드 질화막(35)이 드러나는 타겟으로 SOD막(38)을 평탄화한다. CMP 연마는 고선택비슬러리(HSS)와 저선택비슬러리(LSS)를 사용하며 연마 타겟은 Δ(Delta) 5Å으로 진행한다. 즉, 연마 타겟에서 ± 5Å의 여유를 가지는 것을 의미한다. 이 때, SOD막(38) CMP시 셀 센터부(Center)와 엣지부(Edge) 간의 단차는 100∼150Å이다. CMP 공정 후, 트렌치(36) 내부에는 제1HDP막(37)과 SOD(38)막이 매립되어 있다.
도 3d에 도시된 바와 같이, 필드 영역의 SOD막(38)을 제거하기 위해, 패드 질화막(35) 상에 SOD막(38) 상부는 오픈하면서 그 외 영역은 닫는 마스크(39)를 형성한다. 이 때, 마스크(39)는 포토레지스트 패턴으로 형성한다.
도 3e에 도시된 바와 같이, 마스크(39)를 식각 베리어로 건식 식각(Dry etch)을 실시하여 SOD막(38)을 제거한다. SOD막(38)을 사용하는 이유는, HDP막으로 한번에 트렌치(36) 매립이 안되기 때문에 희생막의 개념으로 SOD막(38)을 사용하는 것이다. 즉, HDP막을 두 단계에 걸쳐서 증착할 때 매립 마진(Gapfill Margin)을 확 보하기 위함이다.
건식 식각은 카본계 가스를 사용하며, 구체적으로는 CF4 가스와 CHF3 가스를 혼합하여 사용하되, CF4 가스를 20sccm, CHF3 가스를 80sccm 유량을 공급한다. 이와 같이, SOD막(38) 제거시 습식 식각이 아닌 건식 식각을 진행하면 건식 식각의 특성 때문에, 트렌치(36) 양측벽의 제1HDP막(37)의 식각 손실 없이 SOD막(38)을 제거할 수 있다. 한편, SOD막(38) 제거시 일부 제1HDP막(37)의 손실이 있을 수 있지만, 트렌치 양측벽에 충분한 두께로 증착되어 있기 때문에 문제가 되지 않는다. 건식 식각 선택비 차원에서 SOD막(38)이 제1HDP막에 비해 3배 정도 빠르기 때문에 SOD막(38)이 모두 제거되어도 제1HDP막(37)은 잔류한다.
즉, 습식 케미컬이 아닌 식각 가스를 사용하여 SOD막(38)을 제거하므로, 트렌치(36) 양측벽에 위치한 제1HDP막(37)은 식각 손실되지 않아, 터널 산화막(32)의 언더컷을 방지할 수 있다. 또한, 플로팅 게이트용 폴리실리콘막(33)의 측벽도 보호할 수 있다.
도 3f에 도시된 바와 같이, O2 애싱을 실시하여 마스크(39)를 제거한다. 그리고 나서, 후세정(Post cleaning)을 실시하여 공정 잔유물을 모두 제거한다. 트렌치(36) 내부에는 제1HDP막(37) 만이 매립되어 있다.
도 3g에 도시된 바와 같이, 트렌치(36)를 포함하는 기판 전면에 제2HDP막(40)을 매립하여 트렌치(36)를 모두 매립한다. 이 때, 제2HDP막(40)은 5500∼6500Å 두께로 형성한다.
도 3h에 도시된 바와 같이, 제2HDP막(40)의 CMP 공정을 실시한다. 화학적·기계적 연마(Chemical Mechanical Polishing; CMP)를 실시하여 패드 질화막(35)이 드러나는 타겟으로 SOD막(38)을 평탄화한다. 이 때, CMP 연마는 고선택비슬러리(HSS)와 저선택비슬러리(LSS)를 사용하며 연마 타겟은 Δ(Delta) 7Å으로 진행한다. 즉, 식각 타겟에서 ± 7Å의 연마 타겟이 여유를 가지는 것을 의미한다. 제2HDP막(40) CMP시 셀 센터부(Center)와 엣지부(Edge) 간의 단차는 100∼150Å이다.
CMP 공정 후, 트렌치(36) 내부에는 제1HDP막(37)과 연마된 제2HDP막(40a)이 매립되어 있다. 이로써, HDP막으로만 매립된 소자분리막(41)이 형성된다.
상술한 바와 같이, F60 소자에서는 종횡비가 5.5 이상이 되기 때문에 HDP막으로만으로는 트렌치 갭필이 어려운 문제가 있으므로, SOD막을 트렌치 희생막으로 사용하여 HDP막 증착 공정을 2번에 걸쳐 진행하므로서, HDP막의 갭필 마진을 확보하여 트렌치 갭필 특성을 향상시킬 수 있다.
또한, SOD막 제거시 건식 식각을 사용하므로, 트렌치 양측벽의 제1HDP막의 식각 손실을 방지하므로서, 플로팅 게이트용 폴리실리콘막 및 터널 산화막의 식각 데미지를 방지할 수 있으므로, 터널 산화막의 특성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 플래쉬 메모리 소자의 소자분리막 형성시 SOD막을 습식 식각이 아닌 건식 식각을 이용하여 액티브 측면의 잔류하는 HDP막을 보존하여 터널 산화막의 언더컷 및 후속 HDP막 공정 진행시 플로팅 게이트용 폴리실리콘막의 어택을 방지할 수 있다.
또한, HDP막을 두 단계에 걸쳐 진행하되, SOD막을 희생막으로 하여 트렌치 갭필 마진을 확보하므로, 전체적인 HDP막의 갭필 특성을 향상시킬 수 있다.
Claims (10)
- 터널 산화막이 형성된 반도체 기판을 준비하는 단계;상기 반도체 기판 상에 플로팅 게이트용 폴리실리콘막을 형성하는 단계;상기 플로팅 게이트용 폴리실리콘막, 상기 터널 산화막, 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치의 표면을 따라 제1HDP막을 형성하는 단계;적어도 상기 트렌치를 모두 매립하는 두께의 희생막을 형성하는 단계;건식 식각을 실시하여 상기 희생막을 제거하는 단계; 및적어도 상기 트렌치를 모두 매립하는 두께의 제2HDP막을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 건식 식각을 실시하여 상기 희생막을 제거하는 단계는,상기 플로팅 게이트용 폴리실리콘막 상부에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 베리어로 상기 희생막을 제거하는 단계; 및상기 포토레지스트 패턴을 스트립하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제1항 또는 제2항에 있어서,상기 건식 식각은,카본계 가스를 사용하는 플래쉬 메모리 소자의 제조 방법.
- 제3항에 있어서,상기 카본계 가스는,CF4 가스와 CHF3 가스를 혼합하여 사용하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 적어도 트렌치를 모두 매립하는 두께의 희생막을 형성하는 단계는,상기 희생막 형성 전, 전세정처리(BON; (H2SO4+H2O2)+BOE+SC-1)를 실시하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제5항에 있어서,상기 적어도 트렌치를 모두 매립하는 두께의 희생막을 형성하는 단계는,400∼450℃, 30∼60분 간 경화를 진행하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제6항에 있어서,상기 희생막은,SOD막을 사용하며 4500∼6000Å 두께를 가지는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 적어도 트렌치를 모두 매립하는 두께의 희생막을 형성하는 단계는,화학적·기계적 연마를 실시하여 상기 희생막을 평탄화하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 제2HDP막은,5500∼6500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 제1항에 있어서,상기 반도체 기판 상에 플로팅 게이트용 폴리실리콘막을 형성하는 단계는,상기 플로팅 게이트용 폴리실리콘막 상에 버퍼 산화막 및 패드 질화막을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060047701A KR20070113861A (ko) | 2006-05-26 | 2006-05-26 | 플래쉬 메모리 소자의 소자분리막 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060047701A KR20070113861A (ko) | 2006-05-26 | 2006-05-26 | 플래쉬 메모리 소자의 소자분리막 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070113861A true KR20070113861A (ko) | 2007-11-29 |
Family
ID=39091620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060047701A KR20070113861A (ko) | 2006-05-26 | 2006-05-26 | 플래쉬 메모리 소자의 소자분리막 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070113861A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877112B1 (ko) * | 2007-10-31 | 2009-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 제조방법 |
| KR100929641B1 (ko) * | 2008-02-20 | 2009-12-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2006
- 2006-05-26 KR KR1020060047701A patent/KR20070113861A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100877112B1 (ko) * | 2007-10-31 | 2009-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리소자의 제조방법 |
| KR100929641B1 (ko) * | 2008-02-20 | 2009-12-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20060011537A (ko) | 반도체소자의 소자분리 방법 | |
| KR101002548B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20090072089A (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR100676598B1 (ko) | 반도체 소자의 제조 방법 | |
| US20060270185A1 (en) | Method of forming isolation film of semiconductor device | |
| US20070264790A1 (en) | Method of manufacturing semiconductor device | |
| KR20070113861A (ko) | 플래쉬 메모리 소자의 소자분리막 제조 방법 | |
| KR100703836B1 (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100680948B1 (ko) | 반도체 소자의 스토리지 노드 콘택 형성방법 | |
| KR20070057576A (ko) | 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법 | |
| US20080102617A1 (en) | Method of Fabricating Flash Memory Device | |
| KR100419754B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR101002478B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100912986B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20070058122A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20060101947A (ko) | 반도체 소자의 형성방법 | |
| KR100509846B1 (ko) | 반도체 소자를 위한 아이솔레이션 방법 | |
| KR100760829B1 (ko) | 액티브 영역 식각 공정을 이용한 듀얼 트랜치 소자 분리공정 및 플래쉬 메모리 소자의 제조 방법 | |
| KR20040105980A (ko) | 반도체 소자의 얕은 트랜치 소자분리막 형성방법 | |
| KR100898660B1 (ko) | 낸드 플래시 메모리 소자의 제조방법 | |
| KR100751686B1 (ko) | 낸드 플래쉬 메모리 소자의 소자분리막 형성방법 | |
| KR20050118489A (ko) | 반도체 소자의 소자분리 방법 | |
| KR20070021511A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20060011614A (ko) | 반도체소자의 소자분리 방법 | |
| JP2005011872A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |