KR100929641B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은, 반도체 기판 상에 형성된 액티브를 절연하는 제1 SOD막 및 제1 SOD막 상에 형성된 제1 HDP막을 갖는 소자분리막을 형성하는 단계와, 액티브 상에 리세스를 형성하는 단계와, 리세스 및 소자분리막의 제1 HDP막 상에 형성된 손상부를 제2 SOD막으로 덮는 단계와, 액티브가 노출될 때까지 제2 SOD막을 제거하여, 리세스 및 손상부를 제2 SOD패턴으로 채우는 단계와, 리세스에 채워진 제2 SOD패턴을 질화막 패턴으로 덮는 단계와, 손상부 내에 채워진 제2 SOD패턴을 질화막 패턴을 식각마스크로 이용하여 제거하는 단계와, 질화막 패턴 및 손상부를 덮는 제2 HDP막을 형성하는 단계와, 질화막 패턴이 노출될 때까지 제2 HDP막을 제거하여, 손상부 내에 제2 HDP패턴을 형성하는 단계와, 리세스 내의 제2 SOD패턴이 노출될 때까지 질화막 패턴을 제거하여 손상부 내에 선택적으로 제2 HDP패턴을 형성하는 단계와, 리세스 내의 제2 SOD패턴을 리세스 내부로부터 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 채널 길이 및 폭이 작아지고 있어, 이에, 트랜지스터의 문턱 전압 및 리프레쉬 감소로 상당한 어려움을 겪고 있다.
이를 해결하기 위해서 리세스 채널을 갖는 트랜지스터, 즉, 반도체 기판을 리세스시켜 홈을 형성한 후, 상기 홈 상에 게이트가 형성되는 구조를 갖는 트랜지스터에 대한 연구가 활발히 진행되고 있다.
그러나, 상기 리세스 채널을 갖는 트랜지스터를 형성하는 경우에는 채널 길이를 확보하기 위한 반도체 기판의 식각 공정 중, 소자분리막의 부분이 일정량 소실하게 되는데, 이와 같은, 소실된 소자분리막 상에 게이트 전극물질이 형성하게 되면 실제 셀(Cell) 동작시의 트랜지스터에 영향을 주게 되고, 이는, 문턱 전압 감소 및 누설 전류를 증가시켜 트랜지스터의 특성이 저하하게 된다.
또한, 후속으로 형성될 게이트 사이의 공간에 도전 물질로 랜딩 플러그를 형성하는 자기 정렬 콘택(Self Aligned Contact : 이하 SAC) 공정에서 게이트와 랜딩 플러그 간의 원하지 않는 전기적 단선, 이른 바, SAC 불량이 발생하게 된다.
그 결과, 반도체 소자의 불량이 유발되어 소자 특성이 열화되고, 제조 수율이 저하하게 된다.
본 발명은 소자분리막의 손실을 보상하여 자기 정렬 콘택(Self Aligned Contact: 이하 SAC) 불량을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 일 실시예에 반도체 소자의 제조방법은, 반도체 기판 상에 형성된 액티브를 절연하는 제1 SOD막 및 상기 제1 SOD막 상에 형성된 제1 HDP막을 갖는 소자분리막을 형성하는 단계와, 상기 액티브 상에 리세스를 형성하는 단계와, 상기 리세스 및 상기 소자분리막의 제1 HDP막 상에 형성된 손상부를 제2 SOD막으로 덮는 단계와, 상기 액티브가 노출될 때까지 상기 제2 SOD막을 제거하여, 상기 리세스 및 상기 손상부를 제2 SOD패턴으로 채우는 단계와, 상기 리세스에 채워진 상기 제2 SOD패턴을 질화막 패턴으로 덮는 단계와, 상기 손상부 내에 채워진 상기 제2 SOD패턴을 상기 질화막 패턴을 식각마스크로 이용하여 제거하는 단계와, 상기 질화막 패턴 및 상기 손상부를 덮는 제2 HDP막을 형성하는 단계와, 상기 질화막 패턴이 노출될 때까지 상기 제2 HDP막을 제거하여, 상기 손상부 내에 제2 HDP패턴을 형성하는 단계와, 상기 리세스 내의 제2 SOD패턴이 노출될 때까지 상기 질화막 패턴을 제거하여 상기 손상부 내에 선택적으로 제2 HDP패턴을 형성하는 단계와, 상기 리세스 내의 제2 SOD패턴을 상기 리세스 내부로부터 제거하는 단계를 포함한다.
여기서, 상기 액티브가 노출될 때까지 상기 제2 SOD막을 제거하여, 상기 리세스 및 상기 손상부를 제2 SOD패턴으로 채우는 단계에서, 상기 제2 SOD막은 세리아(Ceria) 슬러리를 이용하는 연마 공정에 의하여 식각된다.
상기 리세스 및 상기 소자분리막의 제1 HDP막 상에 형성된 손상부를 제2SOD막으로 덮는 단계 이후, 상기 제2 SOD막을 어닐링하는 단계를 포함한다.
상기 제2 SOD막은 300℃∼1,500℃의 온도에서 어닐링된다.
상기 질화막 패턴이 노출될 때까지 상기 제2 HDP막을 제거하여, 상기 손상부를 제2 HDP패턴으로 형성하는 단계에서, 상기 제2 HDP막 대비 상기 질화막 패턴의 식각 선택비는 20:1이다.
상기 리세스 내의 제2 SOD패턴이 노출될 때까지 상기 질화막 패턴을 제거하는 단계에서, 상기 질화막 패턴은 인산 용액에 의하여 제거된다.
상기 리세스 내의 제2 SOD패턴을 상기 리세스 내로부터 제거하는 단계에서, 상기 제2 SOD패턴 대비 상기 제2 HDP막의 식각 선택비는 20:1이다.
본 발명의 다른 실시예에 의한 반도체 소자의 제조방법은, 반도체 기판 상에 형성된 액티브를 절연하는 소자분리막을 형성하는 단계와, 상기 액티브 상에 리세스를 형성하는 단계와, 상기 리세스 및 상기 소자분리막 상에 형성된 손상부를 절연막으로 덮는 단계와, 상기 액티브가 노출될 때까지 상기 절연막을 제거하여, 상기 리세스 및 상기 손상부를 절연막 패턴으로 채우는 단계와, 상기 손상부 내에 채워진 상기 절연막 패턴 및 상기 소자분리막을 덮는 마스크 패턴을 형성하는 단계와, 상기 리세스에 채워진 상기 절연막 패턴을 상기 마스크 패턴을 식각마스크로 이용하여 제거하는 단계와, 상기 마스크 패턴을 상기 절연막 패턴 및 상기 소자분리막으로부터 제거하는 단계를 포함한다.
여기서, 상기 절연막은 질화막을 포함한다.
상기 액티브가 노출될 때까지 상기 절연막을 제거하여, 상기 리세스 및 상기 손상부를 절연막 패턴으로 채우는 단계에서, 상기 절연막은 세리아(Ceria) 슬러리를 이용하는 연마 공정에 의하여 식각된다.
상기 리세스에 채워진 상기 절연막 패턴을 상기 마스크 패턴을 식각마스크로 이용하여 제거하는 단계에서, 상기 절연막 패턴은 인산 용액에 의하여 제거된다.
본 발명은 반도체 기판을 식각하여 리세스를 형성하는 도중 형성된 소자분리막의 손실부를 질화막 및/또는 산화막으로 채워줌으로써, 상기 소자분리막의 손실을 보상할 수 있다.
또한, 후속 게이트 및 랜딩 플러그용 콘택을 형성하기 위한 식각 공정 중, 발생되는 정렬키의 손실을 방지하여 게이트의 정렬 불량 및 자기 정렬 콘택(Self Aligned Contact : 이하 SAC) 불량을 방지할 수 있다.
그 결과, 반도체 소자의 특성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1 내지 도 7들은 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하 기 위한 단면도들이다.
도 1은 반도체 기판에 액티브를 절연하는 제1 SOD막 및 제1 HDP막을 갖는 소자분리막을 형성한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에는 액티브(A)가 형성되고, 상기 액티브(A)를 절연하는 소자분리막(105)이 형성된다.
상기 소자분리막(105)은, 예를 들어, 스핀 온 공정에 의하여 형성된 절연막(Spin-On Dielectric)을 포함하는 제1 SOD막(102)과 고밀도 플라즈마(High Density Plasma) 공정에 의하여 형성된 절연막을 포함하는 제1 HDP막(104)의 적층막으로 형성될 수 있다.
도 2는 도 1의 액티브에 리세스를 형성한 단면도이다.
도 2를 참조하면, 상기 반도체 기판(100) 상에 액티브(A)를 절연하는 소자분리막(105)이 형성된 후, 상기 반도체 기판(100)의 액티브(A)에는 소정 깊이를 갖는 리세스(R)가 형성된다.
상기 반도체 기판(100)의 액티브(A)를 식각하여 상기 리세스(R)를 형성하는 도중, 상기 소자분리막(105)의 제1 HDP막(104)의 일부분이 식각되어, 상기 제1 HDP막(104)에는 손상부(S)가 형성된다.
여기서, 상기 손상부(S)를 갖는 제1 HDP막(104) 상에 후속으로 게이트가 형성될 경우, 문턱 전압 감소 및 누설 전류가 증가되어, 게이트를 갖는 트랜지스터의 특성이 저하하게 된다.
도 3은 도 2의 제1 HDP막 상에 형성된 손상부를 채우는 제2 SOD패턴을 형성 한 단면도이다.
도 3을 참조하면, 상기 손상부(S)를 갖는 제1 HDP막(104)이 형성된 후, 상기 반도체 기판(100) 상에는 상기 리세스(R) 및 상기 손상부(S)를 덮는 제2 SOD막(도시안됨)이 형성된다.
상기 제2 SOD막은 약 300℃∼약 1,500℃의 온도에서 어닐링되고, 이로 인해, 상기 제2 SOD막은 치밀화된다.
계속해서, 어닐링된 상기 제2 SOD막은 상기 반도체 기판(100)의 액티브(A)가 노출될 때까지 식각되어, 상기 리세스(R) 및 상기 손상부(S) 내에는 제2 SOD패턴(106)이 형성된다. 어닐링된 상기 제2 SOD막은, 예를 들어, 세리아(Ceria) 슬러리를 이용하는 연마 공정에 의하여 식각된다.
도 4는 도 3의 리세스에 채워진 제2 SOD패턴을 질화막 패턴으로 덮고, 손상부 내에 채워진 제2 SOD패턴을 질화막 패턴을 이용하여 제거한 단면도이다.
도 4를 참조하면, 상기 리세스(R) 및 상기 손상부(S) 내에 제2 SOD패턴(106)이 형성된 후, 상기 반도체 기판(100)의 액티브(A) 상면에는 상기 제2 SOD패턴(106)에 의하여 채워진 상기 리세스(R)를 덮는 질화막 패턴(108)이 형성된다.
상기 손상부(S) 내에 채워진 상기 제2 SOD패턴(106)은 상기 질화막 패턴(108)을 식각마스크로 이용하여 상기 손상부(S)로부터 제거된다.
도 5는 도 4의 질화막 패턴 및 손상부를 덮는 제2 HDP막을 형성한 단면도이다.
도 5를 참조하면, 상기 손상부(S)로부터 상기 제2 SOD패턴(106)이 제거된 후, 상기 질화막 패턴(108) 및 상기 손상부(S)를 덮는 제2 HDP막(110)이 형성된다. 상기 제2 HDP막(110)은, 예를 들어, 상기 제1 HDP막(104)과 실질적으로 동일한 공정 조건에 의하여 형성된 절연막일 수 있다.
도 6은 도 5의 질화막 패턴이 노출될 때까지 제2 HDP막을 제거하여, 손상부 내에 제2 HDP패턴을 형성한 단면도이다.
도 6을 참조하면, 상기 질화막 패턴(108) 및 상기 손상부(S)를 덮는 제2 HDP막(110)이 형성된 후, 상기 제2 HDP막(110)은 상기 질화막 패턴(108)이 노출될 때까지 식각되어, 상기 손상부(S)를 덮는 제2 예비 HDP패턴(110a)이 형성된다.
여기서, 상기 제2 HDP막(110) 및 상기 질화막 패턴(108)의 식각 선택비는, 예를 들어, 약 20:1일 수 있다.
도 7은 도 6의 질화막 패턴 및 리세스 내의 제2 SOD패턴을 제거한 단면도이다.
도 7을 참조하면, 상기 질화막 패턴(108)이 노출될 때까지 상기 제2 HDP막(110)을 식각하여 상기 손상부(S)를 채우는 제2 예비 HDP패턴(110a)이 형성된 후, 상기 질화막 패턴(108)은 상기 반도체 기판(100)의 액티브(A) 및 상기 리세스(R) 내의 제2 SOD패턴(106)이 노출될 때까지 제거된다. 상기 질화막 패턴(108)은, 예를 들어, 인산 용액에 의하여 제거될 수 있다.
상기 리세스(R) 내의 노출된 제2 SOD패턴(106)은 상기 리세스(R) 내로부터, 예를 들어, 습식 식각 공정에 의하여 제거될 수 있다.
한편, 상기 질화막 패턴(108) 및 상기 제2 SOD패턴(106)이 제거될 때, 상기 제2 예비 HDP패턴(110a)은 상기 질화막 패턴(108)과 동일한 식각률로 식각될 수 있으며, 상기 제2 SOD패턴(106) 대비 상기 제2 예비 HDP패턴(110a)의 식각 선택비는, 예를 들어, 약 20:1일 수 있다.
계속해서, 상기 제1 HDP막(104) 상에는 상기 액티브(A)와 동일 평면상에 형성된 제2 HDP패턴(110b)이 형성된다.
본 실시예에 의하여, 상기 소자분리막(105)의 손상부(S) 내에 상기 제2 HDP패턴(110b)을 형성함으로써 소자분리막의 손실을 보상할 수 있으며, 이로 인해, 편평한 소자분리막(105)을 형성할 수 있다.
또한, 상기 소자분리막의 손실을 보상해줌으로써, 상기 소자분리막의 면적이 감소되는 것을 방지할 수 있으며, 그 결과, 후속 게이트 및 랜딩 플러그용 콘택홀을 형성하기 위한 식각 공정 중 발생되는 정렬키의 손실을 방지할 수 있다.
한편, 상기 소자분리막의 손실을 상기 본 발명에 다른 실시예에 따른 반도체 소자의 제조방법에서와 같이, 상기 소자분리막의 손실부를 질화막으로 채워줌으로써, 상기 소자분리막의 손실을 보상할 수 있으며, 상기 본 발명과 실질적으로 동일한 효과를 얻을 수 있다.
자세하게, 도 8 내지 도 12들은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 8은 반도체 기판에 액티브를 절연하는 제1 SOD막 및 제1 HDP막을 갖는 소자분리막을 형성한 단면도이다.
도 8을 참조하면, 반도체 기판(200) 상에는 액티브(A)가 형성되고, 상기 액 티브(A)를 절연하는 소자분리막(202)이 형성된다.
상기 소자분리막(202)은, 예를 들어, 스핀 온 공정에 의하여 형성된 절연막(Spin-On Dielectric)을 포함하는 SOD막 및/또는 고밀도 플라즈마(High Density Plasma) 공정에 의하여 형성된 절연막을 포함하는 HDP막으로 형성될 수 있다.
도 9는 도 8의 액티브에 리세스를 형성한 단면도이다.
도 9를 참조하면, 상기 반도체 기판(200) 상에 액티브(A)를 절연하는 소자분리막(202)이 형성된 후, 상기 반도체 기판(200)의 액티브(A)에는 소정 깊이를 갖는 리세스(R)가 형성된다.
상기 반도체 기판(200)의 액티브(A)를 식각하여 상기 리세스(R)를 형성하는 도중, 상기 소자분리막(202)의 일부분이 식각되어, 상기 소자분리막(202)에는 손상부(S)가 형성된다.
여기서, 상기 손상부(S)를 갖는 소자분리막(202) 상에 후속으로 게이트가 형성될 경우, 문턱 전압 감소 및 누설 전류가 증가되어, 게이트를 갖는 트랜지스터의 특성이 저하하게 된다.
도 10은 도 9의 리세스 및 소자분리막 상에 형성된 손상부를 채우는 절연막 패턴을 형성한 단면도이다.
도 10을 참조하면, 상기 손상부(S)를 갖는 소자분리막(202)이 형성된 후, 상기 반도체 기판(200) 상에는 상기 리세스(R) 및 상기 손상부(S)를 덮는 절연막(도시안됨)이 형성된다. 상기 절연막은, 예를 들어, 질화막을 포함한다.
상기 절연막은 상기 반도체 기판(200)의 액티브(A)가 노출될 때까지 식각되 어, 상기 리세스(R) 및 상기 손상부(S) 내에는 절연막 패턴(204)이 형성된다. 상기 절연막은, 예를 들어, 세리아(Ceria) 슬러리를 이용하는 연마 공정에 의하여 식각된다.
도 11은 도 10의 손상부 내에 채워진 절연막 패턴 및 소자분리막을 덮는 마스크 패턴을 이용하여 리세스에 채워진 절연막 패턴을 제거한 단면도이다.
도 11을 참조하면, 상기 리세스(R) 및 상기 손상부(S) 내에 절연막 패턴(204)이 형성된 후, 상기 손상부(S) 내에 채워진 상기 절연막 패턴(204) 및 상기 소자분리막(202) 상에는 마스크 패턴(206)이 형성된다.
상기 리세스(R)에 채워진 상기 절연막 패턴(204)은 상기 마스크 패턴(206)을 식각마스크로 이용하여 상기 리세스(R)로부터 제거된다. 상기 리세스(R)에 채워진 상기 절연막 패턴(204)은, 예를 들어, 인산 용액에 의하여 제거될 수 있다.
도 12는 도 11의 마스크 패턴을 손상부 내에 채워진 절연막 패턴 및 소자분리막으로부터 제거된 단면도이다.
도 12를 참조하면, 상기 리세스(R)에 채워진 상기 절연막 패턴(204)이 상기 리세스(R)로부터 제거된 후, 상기 마스크 패턴(206)은 상기 손상부(S) 내에 채워진 상기 절연막 패턴(204) 및 상기 소자분리막(202)으로부터 제거된다.
본 실시예에 의하여, 상기 소자분리막(202)의 손상부(S)를 상기 절연막 패턴(204)으로 보상해줌으로써, 편평한 소자분리막(202)을 형성할 수 있으며, 이로인해, 상기 소자분리막(202)의 면적이 감소되는 것을 방지할 수 있다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1 내지 도 7들은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 8 내지 도 12들은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
A : 액티브 R : 리세스
S : 손상부 100, 200 : 반도체 기판
102 : 제1 SOD막 104 : 제1 HDP막
105, 202 : 소자분리막 106 : 제2 SOD패턴
108 : 질화막 패턴 110 : 제2 HDP막
110a: 제2 예비 HDP패턴 110b: 제2 HDP패턴
204 : 절연막 패턴 206 : 마스크 패턴

Claims (11)

  1. 반도체 기판 상에 형성된 액티브를 절연하는 제1 SOD막 및 상기 제1 SOD막 상에 형성된 제1 HDP막을 갖는 소자분리막을 형성하는 단계;
    상기 액티브 상에 리세스를 형성하는 단계;
    상기 리세스 및 상기 소자분리막의 제1 HDP막 상에 형성된 손상부를 제2 SOD막으로 덮는 단계;
    상기 액티브가 노출될 때까지 상기 제2 SOD막을 제거하여, 상기 리세스 및 상기 손상부를 제2 SOD패턴으로 채우는 단계;
    상기 리세스에 채워진 상기 제2 SOD패턴을 질화막 패턴으로 덮는 단계;
    상기 손상부 내에 채워진 상기 제2 SOD패턴을 상기 질화막 패턴을 식각마스크로 이용하여 제거하는 단계;
    상기 질화막 패턴 및 상기 손상부를 덮는 제2 HDP막을 형성하는 단계;
    상기 질화막 패턴이 노출될 때까지 상기 제2 HDP막을 제거하여, 상기 손상부 내에 제2 HDP패턴을 형성하는 단계;
    상기 리세스 내의 제2 SOD패턴이 노출될 때까지 상기 질화막 패턴을 제거하여 상기 손상부 내에 선택적으로 제2 HDP패턴을 형성하는 단계; 및
    상기 리세스 내의 제2 SOD패턴을 상기 리세스 내부로부터 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 액티브가 노출될 때까지 상기 제2 SOD막을 제거하여, 상기 리세스 및 상기 손상부를 제2 SOD패턴으로 채우는 단계에서, 상기 제2 SOD막은 세리아(Ceria) 슬러리를 이용하는 연마 공정에 의하여 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 리세스 및 상기 소자분리막의 제1 HDP막 상에 형성된 손상부를 제2SOD막으로 덮는 단계 이후, 상기 제2 SOD막을 어닐링하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2 SOD막은 300℃∼1,500℃의 온도에서 어닐링되는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 질화막 패턴이 노출될 때까지 상기 제2 HDP막을 제거하여, 상기 손상부를 제2 HDP패턴으로 형성하는 단계에서, 상기 제2 HDP막 대비 상기 질화막 패턴의 식각 선택비는 20:1인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 리세스 내의 제2 SOD패턴이 노출될 때까지 상기 질화막 패턴을 제거하는 단계에서, 상기 질화막 패턴은 인산 용액에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 리세스 내의 제2 SOD패턴을 상기 리세스 내로부터 제거하는 단계에서, 상기 제2 SOD패턴 대비 상기 제2 HDP막의 식각 선택비는 20:1인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 반도체 기판 상에 형성된 액티브를 절연하는 소자분리막을 형성하는 단계;
    상기 액티브 상에 리세스를 형성하는 단계;
    상기 리세스 및 상기 소자분리막 상에 형성된 손상부를 절연막으로 덮는 단계;
    상기 액티브가 노출될 때까지 상기 절연막을 제거하여, 상기 리세스 및 상기 손상부를 절연막 패턴으로 채우는 단계;
    상기 손상부 내에 채워진 상기 절연막 패턴 및 상기 소자분리막을 덮는 마스크 패턴을 형성하는 단계;
    상기 리세스에 채워진 상기 절연막 패턴을 상기 마스크 패턴을 식각마스크로 이용하여 제거하는 단계; 및
    상기 마스크 패턴을 상기 절연막 패턴 및 상기 소자분리막으로부터 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 절연막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 액티브가 노출될 때까지 상기 절연막을 제거하여, 상기 리세스 및 상기 손상부를 절연막 패턴으로 채우는 단계에서, 상기 절연막은 세리아(Ceria) 슬러리를 이용하는 연마 공정에 의하여 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 리세스에 채워진 상기 절연막 패턴을 상기 마스크 패턴을 식각마스크로 이용하여 제거하는 단계에서, 상기 절연막 패턴은 인산 용액에 의하여 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
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