KR100955935B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 활성영역 및 소자분리영역을 포함하는 반도체기판의 소자분리영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치 내에 소자분리용 하부 절연막을 형성하는 단계와, 상기 소자분리용 하부 절연막을 리세스하는 단계와, 상기 리세스된 하부 절연막 상부를 포함한 반도체기판의 표면 상에 식각보호막을 형성하는 단계와, 상기 식각보호막 상에 상기 하부 절연막이 형성된 트렌치가 매립되도록 소자분리용 상부 절연막을 형성하는 단계 및 상기 상부 절연막이 상기 반도체기판의 활성영역 보다 높은 높이를 갖도록 상기 반도체기판의 활성영역 부분을 리세스하는 단계를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semicontuctor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 소자분리막의 높이를 반도체기판의 활성영역의 높이 보다 높게 형성할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어, 반도체 소자의 고속화, 고집적화가 급속하게 진행되고 있고, 이에 수반해서 반도체 소자의 디자인 룰(design rule)이 점점 감소하고 있는 실정이다.
이러한 시점에서, 소자들을 전기적으로 분리하는 소자분리막(Isolation layer)을 형성하는 기술이 중요하게 대두되고 있는데, 특히 소자들은 전기적으로 분리하는 소자분리막은 좁은 면적을 차지하면서 소자의 절연이 효과적으로 이루어져야 한다.
이하에서는, 도 1a 및 도 1b를 참조하여 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 간략하게 설명하도록 한다.
도 1a를 참조하면, 활성영역(110) 및 소자분리영역으로 구획된 반도체기 판(100)의 소자분리 영역을 식각하여 트렌치(113)를 형성한 후, 상기 트렌치(113)의 전면 상에 측벽 산화막(114), 선형 질화막(115) 및 선형 산화막(116)으로 순차적으로 형성한다.
도 1b를 참조하면, 상기 선형 산화막(116)이 형성된 트렌치(113)가 매립되도록 상기 선형 산화막(115) 상에 소자분리용 절연막을 증착한 후, 상기 소자분리용 절연막을 화학적기계적연마(Chemical Mechanical Polishing; 이하, "CMP"라 칭함)하여 소자분리막(123)을 형성한다. 상기 소자분리막(123)은 반도체기판의 활성영역(110) 보다 높은 높이를 갖으며 형성된다.
그런데, 전술한 바와 같이 형성된 소자분리막은, 후속의 세정 공정시 점차적으로 소실하게 되면서 상기 소자분리막(123)이 상기 반도체기판의 활성영역(110) 보다 낮은 높이를 갖게 된다.
도 2는 후속의 세정 공정에 의해 소자분리막이 소실된 모습을 보여주는 도면이다.
이처럼, 상기 소자분리막(123)이 반도체기판의 활성영역(110) 부분 보다 낮은 높이로 형성하게 되면 반도체기판의 활성영역(110)과 소자분리막(123) 부분의 경계면에 형성된 소자분리막(123) 부분이 푹 꺼지는 현상, 즉, 모트(moat) 현상(117)이 증가하게 되는데, 이러한 현상은, 후속의 게이트 산화막 형성시, 반도체기판의 활성영역 측벽 부분도 산화되면서 활성영역의 폭이 감소하는 현상을 유발시킨다.
도 3는 게이트 산화막(151) 형성시 반도체기판의 활성영역(110) 부분이 산화 되어 활성영역(110)의 폭이 감소된 모습을 보여주는 도면이다.
이러한, 상기 소자분리막의 모트 현상에 의해 발생되는 상기 활성영역의 폭 감소 현상은 소자의 저항을 증가시키는 원인으로 작용하고 있다.
한편, 상기와 같이 상기 활성영역의 폭이 감소함에 따라 발생하는 현상으로 소자의 저항 증가 현상도 있지만, 상기 활성영역의 폭이 감소함에 따라 문턱전압이 불균일해지는 현상도 나타나고 있다.
즉, 상기 활성영역의 폭을 증가시키기 위하여 후속의 실리콘 에피택설 성장(Silicon Epitaxial Growth; 이하, "SEG") 공정을 진행하게 되는데, 이때, 좁은 폭을 갖는 활성영역의 측벽에 비정상으로 에피실리콘막이 성장하게 되면서 상기 활성영역의 폭을 증가시키는 장점은 사라지게 되고, 비정상적으로 형성된 에피실리콘막으로 인해 상기 활성영역 간에 브릿지 현상이 발생하기도 한다.
도 4는 상기 에피실리콘막(160)이 비정상적으로 형성된 모습을 보여주는 도면이고, 도 5는 상기 에피실리콘막(160) 간에 브릿지 현상이 나타난 모습을 보여주는 도면이다.
또한, 상기와 같이 SEG 공정시 반도체기판의 활성영역 상에 비정상적으로 에피실리콘막이 형성하게 되면 후속의 이온주입이 비정상적으로 이루어지게 되면서 문턱전압이 불균일해지는 현상이 나타나고 있다.
본 발명은 후속의 세정 공정시 소자분리막이 소실되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 SEG 공정시 안정적인 실리콘막이 형성을 안정적으로 수행할 수 있어 반도체기판의 활성영역 폭을 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
본 발명은, 활성영역 및 소자분리영역을 포함하는 반도체기판의 소자분리영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 소자분리용 하부 절연막을 형성하는 단계; 상기 소자분리용 하부 절연막을 리세스하는 단계; 상기 리세스된 하부 절연막 상부를 포함한 반도체기판의 표면 상에 식각보호막을 형성하는 단계; 상기 식각보호막 상에 상기 하부 절연막이 형성된 트렌치가 매립되도록 소자분리용 상부 절연막을 형성하는 단계; 및 상기 상부 절연막이 상기 반도체기판의 활성영역 보다 높은 높이를 갖도록 상기 반도체기판의 활성영역 부분을 리세스하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 트렌치는 패드질화막과 패드산화막의 적층막으로 이루어진 하드마스크막을 이용하여 형성하는 것을 특징으로 한다.
상기 패드질화막은 300∼800Å 두께로 형성하는 것을 특징으로 한다.
상기 트렌치를 형성하는 단계 후, 상기 하부 절연막을 형성하는 단계 전, 상기 트렌치의 전면 상에 측벽산화막, 선형 질화막 및 선형 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 선형 산화막을 형성하는 단계 후, 상기 선형 산화막이 형성된 반도체 기판에 SPM, SC-1, BOE, 및 HF 용액 중 어느 하나 이상의 용액을 사용하여 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 한다.
상기 하부 절연막은 유동성 절연막으로 형성하는 것을 특징으로 한다.
상기 유동성 절연막은 SOD 방식에 따라 폴리실라잔(polysilazane) 또는 실록산 졸-겔(siloxane sol gel)을 사용하여 3000∼7000Å 두께로 형성하는 것을 특징으로 한다.
상기 소자분리용 하부 절연막을 형성하는 단계 후, 상기 소자분리용 하부 절연막을 리세스하는 단계 전, 상기 소자분리용 하부 절연막에 열처리하는 단계; 상기 열처리된 소자분리용 하부 절연막에 수분을 흡수시키는 단계; 및 상기 수분이 흡수된 소자분리용 하부 절연막을 산화시키는 단계;를 더 포함하는 것을 특징으로 한다.
상기 소자분리용 하부 절연막에 열처리하는 단계는, 퍼니스에서 200∼650℃의 온도로 H2,O2, H2O, H2O2, O3 가스 중 어느 하나 이상의 가스를 사용하여 20∼200분 동안 수행하는 것을 특징으로 한다.
상기 소자분리용 하부 절연막에 수분을 흡수시키는 단계는, 상기 소자분리용 하부 절연막을 50∼95℃의 DI Water에 5∼60분 동안 담그는 것을 특징으로 한다.
상기 소자분리용 하부 절연막을 산화시키는 단계는, 상기 소자분리용 하부 절연막을 100∼250℃의 SPM 용액에 5∼30분 동안 노출시키는 것을 특징으로 한다.
상기 소자분리용 하부 절연막의 리세스는, 상기 소자분리용 하부 절연막이 상기 트렌치의 높이 보다 50∼200Å 만큼 낮아지도록 수행하는 것을 특징으로 한다.
상기 식각보호막은 질화막으로 형성하는 것을 특징으로 한다.
상기 식각보호막은 50∼200Å 두께로 형성하는 것을 특징으로 한다.
상기 식각보호막을 형성하는 단계 후, 상기 소자분리용 상부 절연막을 형성하는 단계 전, 상기 식각보호막의 표면 상에 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 산화막은 30∼200Å 두께로 형성하는 것을 특징으로 한다.
상기 상부 절연막은 HDP막, 유동성 절연막 및 O3-TEOS막 중 어느 하나의 막으로 형성하는 것을 특징으로 한다.
상기 활성영역의 리세스는, 리세스된 활성영역이 상기 식각 보호막의 높이 보다 50∼300Å 만큼 낮아지도록 수행하는 것을 특징으로 한다.
상기 반도체 기판의 활성영역 부분을 리세스하는 단계 후, 상기 반도체기판의 활성 영역 상에 리세스 게이트를 형성하는 단계; 및 상기 리세스 게이트가 형성된 반도체기판에 SEG 공정을 수행하여 상기 리세스 게이트 양측의 활성영역 상에 에피실리콘막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명은 소자분리막용 하부 절연막과 상부 절연막 사이에 질화막 계열의 식각보호막을 형성함으로써, 후속의 세정 공정시 소자분리막이 소실되는 것을 방지 할 수 있다.
따라서, 본 발명은 상기 소자분리막을 반도체기판의 활성영역 부분 보다 높 은 높이로 형성하게 되어 모트 현상을 억제할 수 있으며, 이를 통해, 활성영역의 폭을 증가시키는 SEG 공정시 상기 활성영역 상에 안정적인 에피실리콘막을 형성할 수 있게 되어 소자의 콘택 저항을 개선시킬 수 있다.
본 발명은 소자분리용 하부 절연막과 소자분리용 상부 절연막 사이에 질화막 계열의 식각보호막을 형성한다.
이처럼, 본 발명은 소자분리용 절연막을 상기 하부 절연막과 상부 절연막으로 나눠서 형성하고, 상기 하부 절연막과 상부 절연막 사이에 식각보호막을 형성함으로써, 후속의 세정 공정시 소자분리막, 바람직하게는, 하부 절연막이 소실되는 것을 방지할 수 있다.
따라서, 본 발명은 상기 소자분리막이 반도체기판의 활성영역 부분 보다 높은 높이로 형성됨으로써, 상기 소자분리막이 반도체기판의 활성영역 부분 보다 낮은 높이를 형성되는 경우에 발생하였던 모트 현상을 방지할 수 있어, 반도체기판의 활성영역 폭을 증가시키는 SEG 공정시 에피실리콘막들 간의 브릿지가 발생하는 현상 없이 안정적인 에피실리콘막을 형성할 수 있다.
결과적으로, 본 발명은, 안정적인 SEG 공정을 통해 반도체기판의 활성영역 크기를 증가시킬 수 있고, 그래서, 소자의 콘택 저항을 개선시킬 수 있다.
자세하게, 도 6a 내지 도 6g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 참조하여 설명하면 다음과 같다.
도 6a 내지 도 6g는 도 7의 X-X' 선을 따라 절단하여 도시된 단면도이다.
도 6a를 참조하면, 활성영역(610) 및 소자분리영역을 포함하는 반도체기판(600) 상에 상기 소자분리영역을 노출시키는 패드 산화막(611)과 패드 질화막(612)을 형성한 후, 상기 패드 질화막(612)을 이용하여 상기 노출된 반도체기판의 소자분리영역을 식각하여 트렌치(613)를 형성한다.
그런다음, 상기 트렌치(613)의 전면 상에 측벽 산화막(614), 선형 질화막(615) 및 선형 산화막(616)을 형성한다. 상기 선형 질화막(615)은 스트레스 완충 및 산화를 방지하기 위한 목적으로 형성되며, 상기 선형 산화막(616)은 후속의 소자분리용 절연막 형성시 접착력을 개선하기 위해 형성된다.
그런다음, 상기 선형 산화막(616)의 표면에 형성된 유기물을 제거하기 위하여 SPM, SC-1, BOE, 및 HF 용액 중 어느 하나 이상의 용액을 사용하는 세정 공정을 수행한다.
도 6b를 참조하면, 상기 트렌치(613)가 매립되도록 상기 선형 산화막(616) 상에 소자분리용 하부 절연막(621)을 증착한다. 상기 하부 절연막(621)은 유동성 절연막으로 증착하며, 바람직하게는, SOD(Spin On dielectric) 방식에 따라 폴리실라잔(polysilazane) 또는 실록산 졸-겔(siloxane sol-gel)을 사용하여 형성한다.
그런다음, 상기 소자분리용 하부 절연막(621)을 50∼400℃의 온도에서 30초∼600초 동안 베이크 처리하여 불순물을 제거한다.
다음으로, 상기 소자분리용 하부 절연막(621)을 치밀화시키기 위하여 상기 하부절연막(621)에 1차 열처리한다. 상기 1차 열처리는 H2, O2, H20, H2O2 및 O3 가스 중에서 적어도 어느 하나 이상의 가스를 사용하면서 퍼니스(furnce)에서 200∼650℃의 온도로 20∼200분 동안 수행한다.
이어서, 상기 열처리시 아웃 개싱(outgassing)에 인한 부피 수축을 보상하기 위하여 상기 소자분리용 하부 절연막을 50∼95℃의 DI Water에 5∼6분 동안 담가서 수분을 흡수하도록 한 후, 상기 소자분리용 하부 절연막의 막질 특성을 향상시키기 위해서 100∼250℃ 온도의 SPM 화합물에 5∼30분 동안 상기 하부 절연막(621)을 노출시켜 산화시킨다.
이어서, 상기 소자분리용 하부 절연막(621)을 상기 패드 질화막(612)이 노출될 때까지 CMP 한 후, 상기 CMP된 소자분리용 하부 절연막을 리세스(recess)한다. 상기 소자분리용 하부 절연막의 리세스는 상기 소자분리용 하부 절연막(621)이 상기 트렌치(613)의 높이 보다 50∼200Å 만큼 낮아지도록 수행한다.
계속해서, 상기 리세스된 소자분리용 하부 절연막(621)에 2차 열처리한다. 상기 2차 열처리는 어닐링(annealing)으로 650∼980℃의 온도에서 수행한다.
도 6c를 참조하면, 상기 소자분리용 하부 절연막(621)을 포함한 반도체기판(600)의 표면 상에 식각보호막(631)을 형성한다. 상기 식각보호막(631)은 질화막 계열의 막으로 형성하고, 50∼200Å 두께를 갖도록 형성한다.
그런다음, 상기 식각보호막(631)을 후속 공정으로부터 보호하기 위해 상기 식각보호막(631)의 표면 상에 스텝 커버리지(step coverage) 특성이 좋은 산화막(632)을 30∼200Å 두께로 형성한다.
도 6d를 참조하면, 상기 소자분리용 하부 절연막(621)이 형성된 트렌치(613) 가 매립되도록 상기 산화막(632) 상에 소자분리용 상부 절연막(622)을 형성한다. 상기 소자분리용 상부 절연막(622)은 SOD 방식, 고밀도 플라즈마(High Density Plasma, HDP) 방식 및 O3-TEOS 방식 중에서 어느 하나의 방식에 따라 증착한다.
그런다음, 상기 소자분리용 상부 절연막(622)을 치밀화시키기 위해서 상기 상부 절연막(622)을 3차 열처리한다. 상기 3차 열처리는 퍼니스에서 300∼900℃의 온도로 수행한다.
도 6e를 참조하면, 상기 패드질화막(612)이 노출될 때까지 상기 소자분리용 상부 절연막(622)을 CMP한 후, 상기 패드 질화막을 제거하여, 상기 소자분리용 하부 절연막(621)과 소자분리용 상부 절연막(622)으로 이루어진 소자분리막(623)을 형성한다.
한편, 상기 패드 질화막을 제거하기 전에, 상기 소자분리용 상부 절연막(622)을 50∼500Å 두께를 식각하고, 그리고, 상기 패드 질화막을 제거한 후에, 상기 소자분리용 상부 절연막(622)을 치밀화시키기 위하여 600∼980℃의 온도로 열처리할 수 있다.
도 6f를 참조하면, 상기 패드질화막을 제거함에 따라 노출된 패드 산화막(611)을 제거한 후, 상기 소자분리막(623)이 반도체기판의 활성영역(610) 부분 보다 높은 높이를 갖도록 상기 반도체기판의 활성영역(610)을 리세스(640)한다.
바람직하게, 상기 리세스(640)는 활성영역(610)이 상기 식각 보호막의 높이 보다 50∼300Å 만큼 낮아지도록 수행한다.
한편, 상기 활성영역의 리세스시, 셀(cell) 지역 및 주변(peri) 지역의 각 활성 영역에 리세스를 수행하게나, 또는, 마스크 패턴을 이용하여 상기 셀 지역에만 선택적으로 리세스를 진행하고, 주변 지역에는 리세스를 진행하지 않을 수 있다.
도 6g를 참조하면, 상기 리세스된 활성영역을 포함한 반도체기판의 홈을 형성한 후, 상기 홈 상에 리세스 게이트를 형성한다.
그런다음, 상기 리세스 게이트 양측의 반도체 기판 내에 소오스/드레인 영역을 형성한 후, 상기 소오스/드레인 영역이 형성된 반도체기판에 SEG 공정을 수행하여 상기 소오스/드레인 영역 상에 에피실리콘막(660)을 형성한다.
한편, 도 6g는 도 7의 X-X' 선에 따라 절단하여 도시된 단면도이기 때문에, 도 6g에서는 리세스 게이트의 모습이 보이지 않는다.
도 8은 도 6a 내지 6f에 도시된 바와 같이 반도체 소자의 제조공정에 따라 얻어진 결과물의 단면도인 도 6g의 평면도이고, 여기에서, 도 6g의 절단 태양은 도 7에 도시된 절단선을 따라 절단하여 도시된 것이다.
도 8의 도면 부호 650은 리세스 게이트를 나타낸다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 소자분리용 절연막을 하부 절연막과 상부 절연막으로 나눠서 형성하고, 상기 소자분리용 하부 절연막 상에 질화막 계열의 식각보호막을 형성함으로써, 상기 식각 보호막을 통해 후속의 세정 공정시 소자분리막이 소실되는 것을 방지할 수 있다.
따라서, 본 발명은 소자분리막의 모트 현상을 억제할 수 있어 후속의 게이트 산화막 형성시 반도체기판의 활성영역 폭이 감소되는 현상을 방지할 수 있고, 이를 통해, SEG 공정시 에피실리콘막 간의 브릿지 발생 없이 안정적인 에피실리콘막을 형성할 수 있다.
결과적으로, 본 발명은 소자분리막을 반도체기판의 활성영역 부분 보다 높은 높이로 형성할 수 있게 되면서 소자분리막 형성시 발생하는 모트 현상이 억제할 수 있으며, 이를 통해, 반도체기판의 활성영역 상에 안정적인 에피실리콘막 형성할 수 있고, 그래서, 소자의 콘택 저항을 개선시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에 따른 소자분리막 형성시 소자분리막이 소실된 모습을 나타낸 도면.
도 3는 종래 기술에 따른 소자분리막 형성시 반도체기판의 활성영역의 폭이 감소된 모습을 나타낸 도면.
도 4는 종래 기술에 따른 소자분리막 형성시 에피실리콘막이 비정상적으로 형성된 모습을 나타낸 도면.
도 5는 종래 기술에 따른 소자분리막 형성시 에피실리콘막 간에 브릿지가 발생한 모습을 나타낸 도면.
도 6a 내지 도 6g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 7은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 평면도.
도 8은 본 발명의 실시예에 따른 반도체 소자의 결과물을 설명하기 위한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
600: 반도체기판 610: 활성영역
611: 패드 산화막 612: 패드 질화막
613: 트렌치 614: 측벽 산화막
615: 선형 질화막 616: 선형 산화막
621: 소자분리용 하부 절연막 622: 소자분리용 상부 절연막
623: 소자분리막 631: 식각보호막
632: 산화막 640: 활성영역의 리세스된 부분
650: 리세스 게이트 660: 에피실리콘막

Claims (19)

  1. 활성영역 및 소자분리영역을 포함하는 반도체기판의 소자분리영역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 소자분리용 하부 절연막을 형성하는 단계;
    상기 소자분리용 하부 절연막을 리세스하는 단계;
    상기 리세스된 하부 절연막 상부를 포함한 반도체기판의 표면 상에 식각보호막을 형성하는 단계;
    상기 식각보호막 상에 상기 하부 절연막이 형성된 트렌치가 매립되도록 소자분리용 상부 절연막을 형성하는 단계; 및
    상기 상부 절연막이 상기 반도체기판의 활성영역 보다 높은 높이를 갖도록 상기 반도체기판의 활성영역을 리세스하는 단계;
    를 포함하며,
    상기 활성영역의 리세스는, 상기 활성영역이 상기 식각 보호막의 높이 보다 낮아지도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 트렌치는 패드질화막과 패드산화막의 적층막으로 이루어진 하드마스크막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 패드질화막은 300∼800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 후, 상기 하부 절연막을 형성하는 단계 전, 상기 트렌치의 전면 상에 측벽산화막, 선형 질화막 및 선형 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 선형 산화막을 형성하는 단계 후, 상기 선형 산화막이 형성된 반도체기판에 SPM, SC-1, BOE, 및 HF 용액 중 어느 하나 이상의 용액을 사용하여 세정 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 하부 절연막은 유동성 절연막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 유동성 절연막은 SOD 방식에 따라 폴리실라잔(polysilazane) 또는 실록산 졸-겔(siloxane sol gel)을 사용하여 3000∼7000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 소자분리용 하부 절연막을 형성하는 단계 후, 상기 소자분리용 하부 절연막을 리세스하는 단계 전,
    상기 소자분리용 하부 절연막에 열처리하는 단계;
    상기 열처리된 소자분리용 하부 절연막에 수분을 흡수시키는 단계; 및
    상기 수분이 흡수된 소자분리용 하부 절연막을 산화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 소자분리용 하부 절연막에 열처리하는 단계는, 퍼니스에서 200∼650℃의 온도로 H2,O2, H2O, H2O2, O3 가스 중 어느 하나 이상의 가스를 사용하여 20∼200분 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 소자분리용 하부 절연막에 수분을 흡수시키는 단계는, 상기 소자분리용 하부 절연막을 50∼95℃의 DI Water에 5∼60분 동안 담그는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 소자분리용 하부 절연막을 산화시키는 단계는, 상기 소자분리용 하부 절연막을 100∼250℃의 SPM 용액에 5∼30분 동안 노출시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 소자분리용 하부 절연막의 리세스는, 상기 소자분리용 하부 절연막이 상기 트렌치의 높이 보다 50∼200Å 만큼 낮아지도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 식각보호막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 1 항에 있어서,
    상기 식각보호막은 50∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 식각보호막을 형성하는 단계 후, 상기 소자분리용 상부 절연막을 형성하는 단계 전, 상기 식각보호막의 표면 상에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 산화막은 30∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 1 항에 있어서,
    상기 상부 절연막은 HDP막, 유동성 절연막 및 O3-TEOS막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 1 항에 있어서,
    상기 활성영역의 리세스는, 리세스된 활성영역이 상기 식각 보호막의 높이 보다 50∼300Å 만큼 낮아지도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 1 항에 있어서,
    상기 반도체 기판의 활성영역 부분을 리세스하는 단계 후,
    상기 반도체기판의 활성 영역 상에 리세스 게이트를 형성하는 단계; 및
    상기 리세스 게이트가 형성된 반도체기판에 SEG 공정을 수행하여 상기 리세스 게이트 양측의 활성영역 상에 에피실리콘막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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