KR20110114857A - 핀형 트랜지스터를 포함하는 반도체 소자 제조방법 - Google Patents

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Abstract

반도체 기판에 활성 영역을 설정하는 소자분리층을 형성하고, 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성한 후, 마스크(mask)를 형성한다. 마스크를 식각 마스크로 이용하여 소자분리층 부분을 식각하여 활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하고, 식각 마스크를 제거하여 잔류하는 버퍼층 부분을 노출한다. 노출된 버퍼층 부분 및 활성 영역 부분을 산화시켜, 활성 영역 부분의 산화에 의한 제1게이트 유전층 및 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하고, 핀 리세스부를 채우고 제1 및 제2게이트 유전층을 덮는 게이트층을 형성하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시한다.

Description

핀형 트랜지스터를 포함하는 반도체 소자 제조방법{Method for manufacturing semiconductor device of fin type transistor}
본 발명은 반도체 소자 기술에 관한 것으로, 특히, 핀(fin)형 트랜지스터를 포함하는 반도체 소자 제조방법에 관한 것이다.
반도체 소자가 미세화됨에 따라 트랜지스터 소자들을 분리시키는 소자분리(isolation) 공정의 개선에 많은 노력이 집중되고 있다. 미세 반도체 소자의 소자분리 구조는 얕은트렌치소자분리(STI) 구조를 채용하고 있는 데, 실리콘(Si) 반도체 기판에 활성 영역(active region)을 설정하는 트렌치(trench)를 절연 물질로 채우기가 점차 어려워 지고 있다. 절연물질로 트렌치 내를 불량의 수반없이 채우기 위해서, 절연물질의 채움(gap fill) 특성의 개선이 요구되고 있다. 트렌치의 채움 특성을 확보하기 위해서, 고밀도플라즈마(HDP: High Density Plasma) 산화물의 증착 보다 채움 특성이 우수한 스핀온유전층(SOD: Spin On Dielectric)과 같은 유동성 절연층의 도입을 고려할 수 있다. 그런데, HDP 산화물의 경우 상대적으로 치밀하고 단단한 막질 특성을 가지고 있으나, SOD 산화물의 경우 상대적으로 치밀도가 떨어지고 무른 막질 특성을 가져, STI 공정 이후에 수행되는 게이트 공정에서 과다하게 소실(loss)되는 취약점이 수반될 수 있다.
STI 소자분리 구조에 의해서 설정되는 활성 영역에 트랜지스터를 구성하기 위해서, 리세스 게이트(recess gate) 과정 또는/ 및 핀(fin) 게이트 과정이 수행될 수 있다. 리세스 게이트 과정은 활성 영역 표면을 리세스하여 게이트 리세스부를 형성하고, 게이트 리세스부를 채우게 게이트를 구성하여 유효 채널(channel) 길이를 보다 길게 확보하기 위해서 도입되고, 핀 게이트 과정은 활성 영역의 채널 영역의 측벽을 노출하게 소자분리층 표면을 리세스하여 핀 리세스부를 형성하고, 핀 리세스부를 게이트 라인(gate line)이 채워 채널 영역의 측부로 게이트 필드(field)가 인가될 수 있게 유도하고 있다. 핀 게이트를 채용하는 핀형 트랜지스터는, 개선된 온/오프(on/off) 특성 및 높은 전류구동능력을 나타내며 백 바이어스(back bias)에 대한 의존성이 상대적으로 낮은 장점을 갖는다.
이와 같은 핀형 게이트를 구현하기 위한 공정 과정에서 소자분리층이 과다하게 소실될 경우, 핀형 게이트를 위한 핀 리세스의 측부로 원하지 않은 측면 보이드(void)가 유발될 수 있고, 이러한 측면 보이드에 게이트를 위한 도전 물질이 채워져 게이트와 이웃하는 다른 게이트가 단락(short)되는 불량이 유발될 수 있다. 이러한 원하지 않은 측면 보이드는 핀형 게이트 구조를 위한 핀 리세스부 형성을 위한 리세스 식각(etch for recessing) 과정 이후에 수반되는 식각 마스크(etch mask)의 제거 과정 및 후속되는 세정 과정에서 유효하게 유발될 수 있다. 따라서, 핀 리세스부 형성을 위한 식각 과정 및 후속 제거 과정 또는 세정 과정의 개선이 요구되고 있다.
본 발명은 소자분리층에의 과다한 소실에 따른 불량을 억제할 수 있는 핀(fin)형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판에 활성 영역을 설정하는 소자분리층을 형성하는 단계; 상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계; 상기 버퍼층 상에 마스크(mask)를 형성하는 단계; 상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계; 상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계; 상기 노출된 버퍼층 부분 및 상기 활성 영역 부분을 산화시켜, 상기 활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계; 및 상기 핀 리세스부를 채우고 상기 제1 및 제2게이트 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판에 제1, 제2 및 제3활성 영역들을 설정하는 소자분리층을 형성하는 단계; 상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계; 상기 버퍼층 상에 마스크(mask)를 형성하는 단계; 상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 제1활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계; 상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계; 상기 노출된 버퍼층 부분 및 상기 노출된 제1활성 영역 부분을 산화시켜, 상기 제1활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계; 상기 제2게이트 유전층의 일부를 선택적으로 제거하여 상기 제2활성 영역 상에 상기 제2게이트 유전층 부분을 잔류시키고 상기 제3활성 영역 표면을 노출시키는 단계; 상기 노출된 제3활성 영역 상에 상기 제2게이트 유전층과 다른 두께의 제3게이트 유전층을 형성하는 단계; 및 상기 핀 리세스부를 채우고 상기 제1, 제2게이트 및 제3 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시한다.
상기 소자분리층을 형성하는 단계는 상기 반도체 기판에 트렌치(trench)를 형성하는 단계; 상기 트렌치를 채우는 스핀온유전층(SOD)을 형성하는 단계; 상기 스핀온유전층이 상기 트렌치를 부분적으로 채우게 리세스(recess)하는 단계; 및 상기 리세스된 스핀온유전층 상에 상기 트렌치를 다시 채우게 고밀도플라즈마(HDP) 산화물층 또는 오존 테오스(O3 - TEOS)층을 형성하는 단계를 포함하여 수행될 수 있다.
상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는 상기 테오스 소스(TEOS source) 및 상기 테오스 소스에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 소스를 제공하는 고종횡비채움공정(HARP)으로 수행될 수 있다.
상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는 상기 테오스 소스(TEOS source) 및 상기 오존(O3) 소스와 함께 유기물 제거를 위한 수증기(H2O)를 상기 테오스 소스의 흐름량 보다 크고 상기 오존 소스의 흐름량 보다 작은 흐름량으로 더 제공하게 수행될 수 있다.
상기 스핀온유전층을 리세스(recess)하는 단계는 상기 스핀온유전층을 화학기계적연마(CMP)로 평탄화하는 단계; 및 상기 평탄화된 스핀온유전층을 상측 표면이 상기 트렌치의 입구 아래로 내려가게 불산(HF)을 포함하는 습식 에천트(etchant)로 식각하는 단계를 포함할 수 있다.
상기 실리콘질화물층은 30Å 내지 50Å 두께로 증착될 수 있다.
상기 마스크는 비정질 카본층(a-carbon)을 포함하여 형성될 수 있다.
상기 마스크를 식각 마스크로 이용하여 상기 활성 영역 부분을 선택적으로 식각하여 상기 게이트층이 채워질 게이트 리세스부를 형성하는 단계를 더 포함하고, 상기 핀 리세스부는 상기 게이트 리세스부에 연결되고 상기 활성 영역의 측면이 노출되게 상기 게이트 리세스부 보다 깊은 깊이를 가지게 형성될 수 있다.
상기 버퍼층 부분 및 상기 활성 영역 부분을 산화시키는 단계는 산소 가스(O2) 및 수소 가스(H2)의 플라즈마를 이용하는 플라즈마 산화를 포함하여 수행될 수 있다.
상기 제3게이트 유전층은 상기 노출된 제3활성 영역 표면을 산화시켜 상기 제2게이트 유전층의 두께 보다 얇은 두께로 형성될 수 있다.
본 발명에 따르면, 소자분리층에의 과다한 소실에 따른 불량을 억제할 수 있는 핀(fin)형 트랜지스터를 포함하는 반도체 소자 제조방법을 제시하다. 또한, 게이트 유전층의 유전율 개선에 의한 신뢰성 개선을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 설명하기 위해서 제시한 평면도이다.
도 2 내지 도 15는 본 발명의 실시예에 따른 핀형 트랜지스터를 포함하는 반도체 소자 제조방법을 설명하기 위해서 제시한 도면들이다.
본 발명의 실시예는 핀형 트랜지스터 구조를 위한 핀 리세스부를 식각하는 식각 마스크으로 비정질 카본층(a-carbon)을 이용하고, 비정질 카본층의 스트레스(stress)에 의한 게이트 유전층의 열화에 의한 게이트 유전층 무결성(GOI: Gate Oxide Integrity) 열화 문제를 억제하기 위해서 계면 버퍼층(buffer layer)으로 실리콘질화물(Si3N4)의 버퍼층을 도입한다. 핀 게이트 구조를 위한 핀 리세스(fin recess)부의 형성을 위한 식각 과정 이후에, 버퍼층을 인산(H3PO4)을 이용하여 제거하는 방안이 고려될 수 있으나, 인산에 의한 소자분리층을 구성하는 폴리실라잔(polysiliazane)과 같은 스핀온유전층(SOD)의 과다 소실을 억제하기 위해서, 버퍼층의 제거 과정을 생략한다.
잔존하는 버퍼층에 높은 밀도의 플라즈마(plasma)를이용하는 고도 플라즈마 산화(high plasma oxidation) 처리를 수행하여 실리콘산질화물로 전환시키고, 실리콘산질화물의 층을 후속 과정에서 게이트 유전층, 특히, 주변 영역(periperal region)의 게이트 유전층으로 이용한다. 게이트 유전층에 질소(nitrogen)이 함유되도록 할 수 있으므로, 질소 함유에 의한 게이트 유전층의 유전율 증가를 구현할 수 있고, 이에 따라, 유효 게이트 유전층 두께(effective gate oxide thickness)의 증가로, 문턱 전압 Vt의 개선을 구현할 수 있다.
도 1을 참조하면, 본 발명의 실시예에 핀형 트랜지스터를 포함하는 반도체 소자 제조방법은 40㎚급 또는 그 이하의 30㎚급 DRAM 반도체 소자에 적용될 수 있다. 이때, 채널 길이의 확보를 위해서, 핀형 트랜지스터는 리세스 게이트 트랜지스터의 구성을 포함할 수 있다. 실리콘 반도체 기판(100)의 셀 영역(cell region: 101)에 셀 트랜지스터들이 집적될 제1활성 영역(active region: 111)이 배치되고, 주변회로들이 구성될 주변 영역(102, 103)이 셀 영역(101)의 주변에 배치된다. 주변 영역(102, 103)은 주변회로를 구성할 주변 트랜지스터들이 요구하는 게이트 유전층의 두께에 따라, 보다 두꺼운 두께의 게이트 유전층이 형성될 제1주변 영역(102)과 상대적으로 얇은 두께의 게이트 유전층이 형성될 제2주변 영역(103)으로 나눠질 수 있다. 제1주변 영역(102)에 제2활성 영역(113) 및 제2주변 영역(103)에 제3활성 영역(115)이 배치될 수 있다. 이러한 제1, 제2 및 제3활성 영역(111, 113, 115)을 포함하는 활성 영역(110)을 설정하는 소자분리층(200)이 설정된다.
셀 영역(101)의 제1활성 영역(111)은 장방형 형상으로 설정될 수 있으며, 장방형을 가로지르게 워드 라인(word line)인 게이트가 배치되게 설정될 수 있다. 게이트가 배치되는 노출 영역(332)을 노출하게 마스크(331)가 설정될 수 있다. 이러한 마스크(331)는 핀형 트랜지스터의 게이트가 채워지는 핀 리세스부(fin recess portion)를 형성하는 식각 과정에 식각 마스크로 이용될 수 있다. 이때, 마스크(331)는 제1활성 영역(111)을 가로지르게 형성되어 게이트가 채워질 게이트 리세스부(gate recess portion)을 형성하는 식각 마스크로 함께 이용되게 형성될 수 있다. 이를 위해서, 마스크(331)의 노출 영역(332)은 장방형의 홀(hole) 형상이나 라인(line) 형의 밴드(band) 형상으로 설정될 수 있다.
도 1의 평면도에서 A - A' 의 절단선을 따르는 단면을 보여주는 도 2를 참조하면, 실리콘(Si) 기판과 같은 반도체 기판(100)에 활성영역(active region: 110)을 설정하게 얕은트랜치소자분리(STI) 공정을 수행한다. 반도체 기판(100)의 활성영역(110) 이외의 부분에 트렌치(120)를 형성한다. 이를 위해서, 반도체 기판(100) 상에 패드 산화물층(pad oxide: 131) 및 패드 질화물층(pad nitride: 133)을 형성하고, 이를 이용하여 노출된 반도체 기판(100) 부분을 선택적으로 식각한다. 이러한 식각에 의해서 트렌치(120)가 형성된다.
도 3을 참조하면, 트렌치(120)을 채우는 트렌치 소자분리층 구조를 구현하기 위해서, 트렌치(120)을 채우는 제1절연층을 1차 형성한다. 이때, 디자인 룰(design rule)이 44㎚ 이하로 감소됨에 따라 트렌치의 종횡비(aspect ratio)가 증가되고, 종횡비가 증가된 트렌치를 채움 불량(filling failure)없이 채우기 위해서 제1절연층은 스핀온유전층(SOD: Spin On Dielectric: 210)을 포함하여 형성한다. 트렌치(120)의 갭(gap) 채움이 어려운 트렌치(120) 내측 하부를 채우게 유동성 절연물질인 폴리실라잔(polysilazane)을 도포한다. SOD층(210)을 형성하기 이전에, 트렌치(120)의 측벽, 즉, 활성영역(110) 부분을 측벽 산화시켜 측벽 산화물(wall oxide)층, 실리콘질화물(Si3N4)층의 질화물 라이너(nitride liner), 산화물 라이너(oxide liner)의 복합층(도시되지 않음)을 형성할 수 있다. 이때, SOD층(210)의 상측 중앙부에는 심(seam; 219)과 같은 층 형성 시 수반되는 채움 불량 부분이 유발될 수 있다. 또한, SOD층(210)은 상당히 기공들이 많은 다공성 막질 특성을 가지고, 불산(HF)을 포함하는 산화물 에천트(etcant)를 이용하는 습식 식각에 대해 원하지 않게 빠른 식각율을 나타내고 있어, 단층으로 소자분리층을 구성할 때 다양한 취약점들이 유발될 수 있다.
도 4를 참조하면, SOD층(도 3의 210)의 표면을 리세스(recess)하여 트렌치(120)의 바닥부(bottom portion)을 채우고, 트렌치(120)의 내측 상측 부분을 채우지 않게, 즉, 부분적으로 채우게 SOD층(211)을 에치 백(etch back)한다. 이때, SOD층(211)의 리세스 균일도(recess uniformity)를 높이기 위해서, 리세스 과정 이전에 도포된 SOD층(도 3의 210)의 표면을 화학기계적연마(CMP)로 평탄화한다. 이때, 평탄화는 패드 질화물층(133)을 연마 종료점으로 이용하게 수행된다. 연마된 SOD층(210)의 표면에 불산을 포함하는 습식 에천트를 이용하는 습식 식각을 수행하여, 트렌치(120)의 입구 높이 보다 낮은 표면 높이를 가지는 리세스된 SOD층(211)을 구현한다. 리세스된 SOD층(211)은 트렌치(120)의 깊이 절반 정도를 채울 수 있으며, 이에 따라 트렌치(120) 바닥을 높여주어 종횡비를 낮춰주는 것과 유사한 효과를 유도한다.
도 5를 참조하면, SOD층(211) 상에 트렌치(120)의 나머지 부분을 채우는 제2절연층(230)을 형성한다. 제2절연층(230)은 SOD층(211)에 비해 보다 치밀하고 단단한 막질을 가지는 산화물층으로 형성될 수 있다. 예컨대, 고밀도플라즈마(HDP) 산화물층을 증착할 수 있다. 이때, 반도체 소자의 디자인 룰이 매우 엄격하여, 트렌치(120)를 HDP 산화물층으로 보이드(void) 유발없이 채우기 어려울 수 있다. 이러한 경우 제2절연층(230)은 오존 테오스(O3 - TEOS)층을 포함하여 형성될 수 있다. 이때, 오존 테오스층은 테오스 소스(TEOS source)의 흐름량에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 소스를 제공하는 고종횡비채움공정(HARP: High Aspect Ratio Process)으로 수행될 수 있다. 예컨대, 테오스 소스를 2100 sccm 흐름량으로 공급하고, 오존(O3) 가스를 15000 sccm 흐름량으로 공급하고, 질소 가스(N2)를 분위기 가스로 26000 sccm 흐름량을 공급하며, 공정 챔버(chamber)는 대략 520℃ 온도 및 430Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변동될 수 있으며, 온도 또한 (+), (-) 10% 정도 변동될 수 있다. 이러한 HARP 과정은 열분해에 의한 오존 테오스층의 증착이 매우 느리게 이루어지도록 하여, 오존 테오스층이 매우 높은 수준, 적어도 HDP 산화물층 이상의 스텝 커버리지(step coverage) 특성을 가지도록 수행된다. 이때, 테오스 소스 내에 함유되어 있는 리간드(legand)의 유기물을 제거하기 위해, 수증기(H2O)를 테오스 소스의 흐름량 보다 크고 오존 소스의 흐름량 보다 작게 더 공급할 수 있다. 예컨대, 테오스 소스의 공급량을 1000sccm으로 줄이고, 수증기(H2O)를 9000sccm 정도로 공급할 수 있다. 수증기는 유기물과 결합하여 생성되는 오존 테오스층 내에 유기 잔류물을 줄여주는 역할을 하게 된다.
도 6을 참조하면, 제2절연층(230)으로 트렌치(120)를 채운 후, 어닐링(annealing) 과정을 수행한다. 어닐링 과정에서 하부의 SOD층(211)은 큐어될 수 있다. 연후에, 화학기계적연마(CMP)로 평탄화하고, 패드 질화물층(133) 및 패드 산화물층(131)을 스트립(strip) 제거하여 이층 구조의 소자분리층(211, 231)을 형성한다. 이후에, 게이트 리세스부를 형성하는 리세스 과정 및 핀 리세스부를 형성하는 리세스 과정을 수행한다. 이때, 게이트 리세스 과정의 수행없이 핀 리세스부를 형성하는 핀 리세스부 식각 과정만 수행될 수도 있다.
도 7을 참조하면, 게이트 리세스부 또는 /및 핀 리세스부를 식각하는 과정에서 식각 마스크으로 비정질 카본층(a-carbon)의 스트레스(stress)에 의한, 후속 게이트 유전층의 열화 및 이에 의한 게이트 유전층 무결성(GOI: Gate Oxide Integrity) 열화 문제를 억제하기 위해서, 계면 버퍼층(buffer layer)으로 실리콘질화물(Si3N4)의 버퍼층(310)을 형성한다. 예컨대, 대략 650℃의 온도 및 0.25 Torr의 챔버 압력에서, 암모니아(NH3) 및 다이클로로실란(DCS:SiH2Cl2)를 1000cc 및 100cc 공급하여, 30Å 내지 50Å 정도 두께의 실리콘질화물의 버퍼층(310)을 형성한다. 버퍼층(310) 상에 핀 리세스부 식각을 위한 마스크층(330)으로 비정질 카본층(a-C)을 1500Å 정도 증착한다.
도 8을 참조하면, 마스크층(330) 상에 반사방지코팅층(ARC: 도시되지 않음)으로서 실리콘산질화물층(SiON)을 300Å 증착하고, 포토레지스트층을 도포한 후 사진 노광 및 현상하여 포토레지스트 패턴을 형성하고, 이를 이용하여 마스크층(330) 및 버퍼층(310)을 패터닝하여 마스크(331)를 형성한다. 이러한 마스크(331)를 이용하여 핀 리세스부를 형성하는 선택적 식각 과정을 수행한다. 이때, 주변 영역(102, 103)에는 핀 게이트 구조가 도입되지 않을 수 있으므로, 주변 영역(102, 103)에는 마스크(331)가 하부 기판(100) 부분을 열지 않게 된다.
도 9 및 도 11을 함께 참조하면, 마스크(331)을 식각 마스크로 이용하는 선택적 식각 과정을 수행하여, 리세스부(130)을 형성한다. 제1활성 영역(111)에 게이트가 채워져 리세스 게이트 구조를 유도할 게이트 리세스부(133)를 선택적 식각하고, 게이트 리세스부(133)의 바닥의 제1활성 영역(111)의 아래 측면을 노출하는 핀 리세스부(134)를 형성한다. 게이트 리세스부(133)는 제1활성 영역(111) 부분을 식각하여 형성되고, 핀 리세스부(134)는 제1활성 영역(111)에 인접하는 소자분리층(211, 231) 부분을 식각하여 형성된다. 게이트 리세스부(133)의 바닥 부분(105)은 셀 트랜지스터의 채널 영역으로 작용하게 된다. 이때, 게이트 리세스부(133)의 깊이 보다 깊은 깊이로 핀 리세스부(134)가 형성되어, 게이트 리세스부(133) 바닥의 제1활성 영역(110)의 측면이 노출되게 한다. 이때, 핀 리세스부(134)는 소자분리층(211, 231)의 복층 구조 중 하층인 SOD층(211)에까지 이르는 깊이로 형성될 수 있다. 이와 같이 핀 리세스부(134)를 형성하는 과정은 동일한 마스크(331)을 사용하게, 게이트 리세스부(133)을 형성하는 과정과 함께 수행될 수도 있고, 별도의 식각 마스크를 이용하게 분리된 식각 과정으로 수행될 수도 있다.
도 10을 참조하면, 핀 리세스부(134)를 형성한 후, 마스크(331)로 사용된 비정질 카본층을 스트립 제거한다. 이에 따라, 하부의 버퍼층(310)이 잔류하게 된다.
도 10과 함께 도 11을 참조하면, 버퍼층(310)으로 도입된 실리콘질화물의 잔류층을 인산을 이용하는 습식 스트립 과정으로 제거하는 과정을 고려할 수 있다. 그런데, 이러한 습식 스트립 과정은 소자분리층(211, 231)에의 소실을 억제할 수 있지만, 핀 리세스부(134)의 바닥으로 노출되는 SOD층(211)의 원하지 않는 소실에 의한 게이트 브리지(gate bridge)와 같은 불량이 실험적으로 확인된다. 도 11은 도 1의 "B" 방향으로 본 사시도로서, 버퍼층(310)의 인산 스트립 시 인산에 의해서 핀 리세스부(134)의 바닥이 소실되어, 이웃하는 다른 핀 리세스부와 연결되는 통로를 제공하는 빈 공간(217)을 실험적으로 확인할 수 있다.
이러한 빈 공간(217)은 후속 게이트 증착 시 게이트 도전 물질로 채워져 이웃하는 게이트들 간을 단락시키는 게이트 브리지 불량을 유발하게 된다. SOD층(211)은 기본적으로 실리콘 산화물로서 인산에 식각되지 않아야 하지만, SOD층(211)을 형성하는 데 사용되는 SOD 소스(source)에 함유된 아민(amine)기(215)가 SOD층(211) 내부에 잔류될 수 있다. 이러한 아민기(215)는 SOD층(211)의 큐어 과정에서 외부로 배출되지 못하고, 내부에 잔류하며, 특히, SOD층(211)의 중앙 부분에 축적될 수 있다. 이러한 아민기(215)가 축적된 SOD층(211) 부분에 인산이 도달할 경우, 인산에 의해 아민기(215)가 함유된 SOD 부분이 식각 소실되어 빈 공간(217)이 형성되고, 이러한 빈 공간(217)은 이웃하는 두 게이트를 연결시키는 통로로 작용할 수 있다.
본 발명의 실시예에서는 인산을 이용한 버퍼층(310)의 스트립 과정을 배제하여, 인산에 의한 SOD층(211)의 소실 및 이에 따른 게이트 브리지 불량을 근원적으로 방지한다.
도 12 및 도 13을 참조하면, 잔류하는 버퍼층(310) 상에 산화 과정을 수행한다. 예컨대, 산소 가스(O2) 및 수소 가스(H2)의 고밀도 플라즈마(high plasma)를 이용한 플라즈마 산화 과정을 수행한다. 잔류하는 버퍼층(310) 주위에 노출되는 제1활성 영역(111)의 표면은 산소 플라즈마에 의해 산화되어, 실리콘산화물의 제1게이트 유전층(315)이 제1활성 영역(111)의 노출된 표면에 형성된다. 제1게이트 유전층(315)은 게이트 리세스부(133)의 측벽 및 바닥 표면을 덮게 형성되고, 또한, 핀 리세스부(134)의 노출된 측벽의 제1활성 영역(111)의 측벽 표면에 형성된다. 이와 함께, 플라즈마 산화에 의해서, 버퍼층(310)의 실리콘질화물은 산화되어 실리콘산질화물(SiON)으로 전환된다. 이에 따라, 잔류된 버퍼층(310) 부분은 실리콘산질화물의 제2게이트 유전층(311)을 형성하게 된다. 제2게이트 유전층(311)은 특히 주변 영역(102, 103) 상을 덮게 형성된다. 플라즈마 산화에 사용된 고밀도의 산소 플라즈마에 의해서 실리콘질화물은 산화되게 되며, 이때, 산화된 실리콘산질화물의 층 내에서의 질소 분포는 표면으로부터 기판(100)으로 갈수록 질소 함량이 증가하는 형상을 나타내게 된다. 즉, 기판(100)과 산화된 실리콘산질화물의 계면에는 질소 함량이 상대적으로 높은 질화물성 산화막이 존재하게 된다. 이에 따라, 제2게이트 유전층(311)의 유전율은 제1게이트 유전층(315) 보다 높게 구현되며, 이에 따라, 유효 게이트 유전층 두께의 증가 효과를 구현할 수 있어, 보다 높은 문턱 전압 Vt를 구현할 수 있다.
한편, 플라즈마 산화 과정은 산소 플라즈마와 함께 수소 플라즈마가 포함되게 수행된다. 수소 플라즈마에 포함된 수소 또는 수소 이온은 반도체 기판(100)의 표면으로 치환되어 침투하여, 기판(100) 표면의 결함 밀도(defect density)를 감소시키는 효과를 구현한다. 수소 이온은 이전의 이온 주입(ion implantation)이나 식각 과정 등에서 유발된 표면의 손상 부분(damage)에 치환되어 침투하여, 결함 밀도를 감소시킨다. 이에 따라, 전류 누설(leakage)를 감소시켜 DRAM 소자의 리프레시(refresh) 시간을 증가시키는 효과를 구현할 수 있다. 플라즈마 산화 과정은 산소 가스 및 수소 가스와 함께 헬륨(He)을 더 포함하는 플라즈마를 이용하여 수행될 수 있다.
도 14를 참조하면, 주변 영역(102, 103) 중 보다 두꺼운 두께의 게이트 유전층이 요구되는 제1주변 영역(102) 상의 제2게이트 유전층(311) 부분을 잔류시키고, 상대적으로 얇은 두께의 게이트 유전층이 요구되는 제2주변 영역(103) 상의 제2게이트 유전층(311) 부분을 선택적으로 제거한다. 이에 따라, 제2주변 영역(103) 상의 제3활성 영역(115)의 표면은 노출된다. 노출된 제3활성 영역(115)의 표면을 산화시켜 보다 얇은 두께의 제3게이트 유전층(317)을 실리콘산화물을 포함하게 형성한다. 이때, 제3게이트 유전층(317)은 제2활성 영역(113) 상에 잔류하는 제2게이트 유전층(311) 부분 보다 얇은 두께로 형성된다.
도 15를 참조하면, 핀 리세스부(134)를 채워 핀 게이트 구조를 구현하고, 게이트 리세스부(133)을 채워 리세스 게이트 구조를 구현하도록, 게이트층을 도전성 폴리실리콘층 및 텅스텐(W)과 같은 금속층을 증착하여 형성한다. 게이트층 상에 하드마스크(hard mask) 또는 캡층(capping layer: 403)을 실리콘질화물을 포함하여 게이트 스택을 형성하고 패터닝한다. 제1활성 영역(111) 상에 핀 게이트 구조를 가지는 셀 트랜지스터를 위한 제1게이트(410), 제2활성 영역(113) 상에 주변 트랜지스터를 위한 제2게이트(420), 제3활성 영역(115) 상에 매우 얇은 제3게이트 유전층(317)을 요구하는 트랜지스터를 위한 제3게이트(430)를 포함하는 게이트(400)를 형성한다. 이후에, 게이트(400) 측벽에 측벽 스페이서(401)를 형성한다.
이와 같이 본 발명의 실시예에서는 비정질 카본층의 스트레스 완화를 위해 도입된 실리콘질화물의 버퍼층(310)을 스트립 제거하지 않고, 플라즈마 산화 처리 과정으로 산화시켜 게이트 유전층으로 이용한다. 이에 따라, 보다 높은 유전율을 가지는 게이트 유전층을 구현할 수 있으며, 또한, 인산 스트립 시 유발될 수 있는 SOD층에서의 과다 손실에 의한 게이트 브리지 불량을 억제할 수 있다.
100...반도체 기판 110...활성 영역
133...게이트 리세스부 134...핀 리세스부
210...SOD층 230...오존-테오스층의 제2절연층
310...버퍼층 311...제2게이트 유전층
315...제2게이트 유전층 317...제3게이트 유전층
331...마스크 400...게이트

Claims (16)

  1. 반도체 기판에 활성 영역을 설정하는 소자분리층을 형성하는 단계;
    상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계;
    상기 버퍼층 상에 마스크(mask)를 형성하는 단계;
    상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계;
    상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계;
    상기 노출된 버퍼층 부분 및 상기 활성 영역 부분을 산화시켜, 상기 활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계; 및
    상기 핀 리세스부를 채우고 상기 제1 및 제2게이트 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  2. 제1항에 있어서,
    상기 소자분리층을 형성하는 단계는
    상기 반도체 기판에 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 채우는 스핀온유전층(SOD)을 형성하는 단계;
    상기 스핀온유전층이 상기 트렌치를 부분적으로 채우게 리세스(recess)하는 단계; 및
    상기 리세스된 스핀온유전층 상에 상기 트렌치를 다시 채우게 고밀도플라즈마(HDP) 산화물층 또는 오존 테오스(O3 - TEOS)층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  3. 제2항에 있어서,
    상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는
    상기 테오스 소스(TEOS source) 및 상기 테오스 소스에 비해 1배 내지 20배 큰 흐름량(flow rate)으로 오존(O3) 소스를 제공하는 고종횡비채움공정(HARP)으로 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  4. 제3항에 있어서,
    상기 오존 테오스(O3 - TEOS)층을 형성하는 단계는
    상기 테오스 소스(TEOS source) 및 상기 오존(O3) 소스와 함께 유기물 제거를 위한 수증기(H2O)를 상기 테오스 소스의 흐름량 보다 크고 상기 오존 소스의 흐름량 보다 작은 흐름량으로 더 제공하게 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  5. 제2항에 있어서,
    상기 스핀온유전층을 리세스(recess)하는 단계는
    상기 스핀온유전층을 화학기계적연마(CMP)로 평탄화하는 단계; 및
    상기 평탄화된 스핀온유전층을 상측 표면이 상기 트렌치의 입구 아래로 내려가게 불산(HF)을 포함하는 습식 에천트(etchant)로 식각하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  6. 제1항에 있어서,
    상기 실리콘질화물층은
    30Å 내지 50Å 두께로 증착되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  7. 제1항에 있어서,
    상기 마스크는
    비정질 카본층(a-carbon)을 포함하여 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  8. 제1항에 있어서,
    상기 마스크를 식각 마스크로 이용하여 상기 활성 영역 부분을 선택적으로 식각하여 상기 게이트층이 채워질 게이트 리세스부를 형성하는 단계를 더 포함하고,
    상기 핀 리세스부는 상기 게이트 리세스부에 연결되고 상기 활성 영역의 측면이 노출되게 상기 게이트 리세스부 보다 깊은 깊이를 가지게 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  9. 제1항에 있어서,
    상기 버퍼층 부분 및 상기 활성 영역 부분을 산화시키는 단계는
    산소 가스(O2) 및 수소 가스(H2)의 플라즈마를 이용하는 플라즈마 산화를 포함하여 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  10. 반도체 기판에 제1, 제2 및 제3활성 영역들을 설정하는 소자분리층을 형성하는 단계;
    상기 반도체 기판 상에 실리콘질화물의 버퍼(buffer)층을 형성하는 단계;
    상기 버퍼층 상에 마스크(mask)를 형성하는 단계;
    상기 마스크를 식각 마스크로 이용하여 상기 소자분리층 부분을 식각하여 상기 제1활성 영역의 측면을 노출하는 핀 리세스(fin recess)부를 형성하는 단계;
    상기 식각 마스크를 제거하여 잔류하는 상기 버퍼층 부분을 노출하는 단계;
    상기 노출된 버퍼층 부분 및 상기 노출된 제1활성 영역 부분을 산화시켜, 상기 제1활성 영역 부분의 산화에 의한 제1게이트 유전층 및 상기 버퍼층의 산화에 의한 실리콘산질화물의 제2게이트 유전층을 형성하는 단계;
    상기 제2게이트 유전층의 일부를 선택적으로 제거하여 상기 제2활성 영역 상에 상기 제2게이트 유전층 부분을 잔류시키고 상기 제3활성 영역 표면을 노출시키는 단계;
    상기 노출된 제3활성 영역 상에 상기 제2게이트 유전층과 다른 두께의 제3게이트 유전층을 형성하는 단계; 및
    상기 핀 리세스부를 채우고 상기 제1, 제2게이트 및 제3 유전층을 덮는 게이트층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  11. 제10항에 있어서,
    상기 소자분리층을 형성하는 단계는
    상기 반도체 기판에 트렌치(trench)를 형성하는 단계;
    상기 트렌치를 채우는 스핀온유전층(SOD)을 형성하는 단계;
    상기 스핀온유전층이 상기 트렌치를 부분적으로 채우게 리세스(recess)하는 단계; 및
    상기 리세스된 스핀온유전층 상에 상기 트렌치를 다시 채우게 고밀도플라즈마(HDP) 산화물층 또는 오존 테오스(O3 - TEOS)층을 형성하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  12. 제11항에 있어서,
    상기 스핀온유전층을 리세스(recess)하는 단계는
    상기 스핀온유전층을 화학기계적연마(CMP)로 평탄화하는 단계; 및
    상기 평탄화된 스핀온유전층을 상측 표면이 상기 트렌치의 입구 아래로 내려가게 불산(HF)을 포함하는 습식 에천트(etchant)로 식각하는 단계를 포함하는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  13. 제10항에 있어서,
    상기 마스크는
    비정질 카본층(a-carbon)을 포함하여 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  14. 제10항에 있어서,
    상기 마스크를 식각 마스크로 이용하여 상기 제1활성 영역 부분을 선택적으로 식각하여 상기 게이트층이 채워질 게이트 리세스부를 형성하는 단계를 더 포함하고,
    상기 핀 리세스부는 상기 게이트 리세스부에 연결되고 상기 제1활성 영역의 측면이 노출되게 상기 게이트 리세스부 보다 깊은 깊이를 가지게 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  15. 제10항에 있어서,
    상기 버퍼층 부분 및 상기 활성 영역 부분을 산화시키는 단계는
    산소 가스(O2) 및 수소 가스(H2)의 플라즈마를 이용하는 플라즈마 산화를 포함하여 수행되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.
  16. 제10항에 있어서,
    상기 제3게이트 유전층은
    상기 노출된 제3활성 영역 표면을 산화시켜 상기 제2게이트 유전층의 두께 보다 얇은 두께로 형성되는 핀형 트랜지스터를 포함하는 반도체 소자 제조방법.


KR1020100034224A 2010-04-14 2010-04-14 핀형 트랜지스터를 포함하는 반도체 소자 제조방법 KR101143630B1 (ko)

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